JP5548550B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
特許文献１には、ｐＭＯＳ領域およびｎＭＯＳ領域のゲートスタック（ゲート電極およびゲート絶縁膜）に、それぞれ異なる仕事関数変調元素を注入する技術が記載されている。
同文献によれば、ゲート電極上に、仕事関数変調元素を含む層を形成し、フォトリソグラフィー法を用いて、ｐＭＯＳ領域上の該層を除去して、ｎＭＯＳ領域上の仕事関数変調元素のみに残す。続いて、ゲートスタックを熱処理することにより、仕事関数変調元素を該ゲートスタック中に注入する。これにより、ｐＭＯＳ領域とｎＭＯＳ領域とで、異なる仕事関数変調元素を注入して、それぞれのゲートスタックの仕事関数を制御できると記載されている。
特許文献２には、リフトオフ法により、２つの領域のうち一方のみに、ゲート絶縁膜を構成する誘電体材料層を残す技術が記載されている。
特開２００９−１１１３８０号公報 特開２００８−１６６７１３号公報
本発明者が検討した結果、フォトリソグラフィー法を用いると、レジストを剥離するために、アッシングが必要となる。しかし、このアッシングを行うと、ゲート電極などの下地膜へのプラズマダメージが発生し、トランジスタ特性が変動することが判明した。
本発明によれば、
ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタを備える半導体装置の製造方法であって、
基板上に、界面絶縁層および高誘電率層をこの順で形成する工程と、
前記高誘電率層上に、犠牲層のパターンを形成する工程と、
前記犠牲層が形成されている第１の領域の前記高誘電率層上および前記犠牲層が形成されていない第２の領域の前記高誘電率層上に、金属元素を含む金属含有膜を形成する工程と、
熱処理を行うことにより、前記第２の領域における前記界面絶縁層と前記高誘電率層との界面に前記金属元素を導入する工程と、
前記犠牲層をウエットエッチングにより除去する工程と、を含み、
除去する前記工程において、前記犠牲層は、前記高誘電率層よりもエッチングされやすい、半導体装置の製造方法が提供される。
本発明によれば、犠牲層のパターンを用いて、仕事関数を変調する金属元素を、第２の領域における界面絶縁層と高誘電率層との界面に導入している。そして、この犠牲層を除去する際、下地の高誘電率層とのエッチング選択比が高い条件で除去できるので、アッシングで除去する方法と比較して、高誘電率層へのダメージを低減できる。したがって、信頼性に優れた半導体装置が得られる。
本発明によれば、信頼性に優れた半導体装置が得られる製造方法が提供される。
本発明の実施の形態における半導体装置を示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 比較例における半導体装置の製造手順を示す工程断面図である。 比較例における半導体装置の製造手順を示す工程断面図である。 比較例における半導体装置の製造手順を示す工程断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
＜第１の実施の形態＞
まず、第１の実施の形態について説明する。
図１は、本実施の形態における半導体装置の構成を示す断面図である。
第１の実施の形態の半導体装置１００は、同一の半導体基板１０６上に設けられた、Ｐ型電界効果トランジスタおよびＮ型電界効果トランジスタを備える。ｐＭＯＳ領域１０２およびｎＭＯＳ領域１０４には、それぞれ、ゲート絶縁膜（界面酸化膜１１０、高誘電率膜１１２）およびゲート電極（ＴｉＮ電極１２４、アモルファス電極１２６）の共通の構造が設けられている。ｐＭＯＳ領域１０２において、界面酸化膜１１０と高誘電率膜１１２との界面に、仕事関数変調金属１２２が導入されている。一方、ｎＭＯＳ領域１０４において、界面酸化膜１１０と高誘電率膜１１２との界面に、仕事関数変調金属１２２とは異なる種類の仕事関数変調金属１２０が導入されている。
また、図１に示すように、ゲート電極の両壁側の、半導体基板１０６の表層近傍には、ソースドレインエクステンション領域１２８およびソースドレイン領域１３０が設けられている。また、ゲート電極の両壁側には、サイドウオール１３２が設けられている。
次に、第１の実施の形態の半導体装置１００の製造方法について説明する。図２〜図４は、本実施の形態の半導体装置の製造手順を示す工程断面図である。
この半導体装置１００の製造方法は、ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタを備える半導体装置の製造方法であって、以下の工程を含む。
半導体基板１０６上に、界面絶縁層（界面酸化膜１１０）および高誘電率層（高誘電率膜１１２）をこの順で形成する工程。
高誘電率膜１１２上に、犠牲膜１１４のパターンを形成する工程。
犠牲膜１１４が形成されている第１の領域（ｐＭＯＳ領域１０２）および犠牲膜１１４が形成されていない第２の領域（ｎＭＯＳ領域１０４）の高誘電率膜１１２上に、金属元素を含む金属含有膜１１８を形成する工程。
熱処理を行うことにより、第２の領域（ｎＭＯＳ領域１０４）における界面酸化膜１１０と高誘電率膜１１２との界面に金属元素を導入する工程。
犠牲膜１１４をウエットエッチングにより除去する工程。
この本実施の形態の半導体装置１００の製造方法の除去する上記工程において、犠牲膜１１４は、高誘電率膜１１２よりもエッチングされやすい。
まず、図２（ａ）に示すように、半導体基板１０６（シリコン基板）の主面に、ＳＴＩ１０８（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離領域（ＳｉＯ２膜）を周知の方法により形成する。
続いて、半導体基板１０６上に、例えば熱酸化により形成される界面酸化膜１１０および例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により形成される高誘電率膜１１２を、この順で積層する。本実施の形態では、界面酸化膜１１０としては、例えば、ＳｉＯ２やＳｉＯＮ等を用いることができる。また、高誘電率膜１１２としては、例えば、ＨｆＳｉＯＮやＨｆＯ２等を用いることができる。
続いて、ｐＭＯＳ領域１０２およびｎＭＯＳ領域１０４における高誘電率膜１１２の上に、例えばＰＶＤ法により、犠牲膜１１４を形成する。この犠牲膜１１４は、高誘電率膜１１２に対してエッチング選択比が高い。このエッチング選択比は、特に限定されず、５以上が好ましく１０以上がより好ましい。また、犠牲膜１１４は、少なくともその一部に、チタン、アルミニウム、第ＩＩＩ族の金属元素、および第Ｖ属の金属元素からなる群から選択される少なくとも一種を含む窒化金属層を備えることが好ましい。本実施の形態では、犠牲膜１１４として、例えばＴｉＮ膜、ＡｌＮ膜、３族または５族元素を含む金属窒化膜を用いることができる。
続いて、図２（ｂ）に示すように、犠牲膜１１４の全面にレジストパターン１１６を形成し、フォトリソグラフィー法を用いて、レジストパターン１１６にパターンを形成する。このレジストパターン１１６は、ｎＭＯＳ領域１０４に開口部が設けられている。このレジストパターン１１６のパターンをマスクとして、犠牲膜１１４の一部を除去して、犠牲膜１１４のパターンを形成する。この犠牲膜１１４のパターンは、ｎＭＯＳ領域１０４に開口部が設けられている。そして、レジストパターン１１６を、一般的な有機酸を含む薬液を用いて剥離する。
続いて、図３（ａ）に示すように、高誘電率膜１１２上の全面に、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、仕事関数を変調する金属元素（以下、仕事関数変調金属元素という）を含む金属含有膜１１８を形成する。この金属含有膜１１８は、ｐＭＯＳ領域１０２（第１の領域）では、犠牲膜１１４を介して高誘電率膜１１２上に設けられている。一方、金属含有膜１１８は、ｎＭＯＳ領域１０４（第２の領域）では、高誘電率膜１１２上に直接設けられている。金属含有膜１１８の仕事関数変調金属元素としては、例えば、ランタノイド、イットリウム、マグネシウム、アルミニウム等が挙げられる。本実施の形態では、金属含有膜１１８の仕事関数変調金属元素としてＬａを用いる。金属含有膜１１８は、仕事関数変調金属元素含む膜であれば特に限定されないが、金属酸化膜が好ましい。本実施の形態の金属含有膜１１８は、Ｌａ２Ｏ３を用いる。
続いて、図３（ｂ）に示すように、金属含有膜１１８が、ｎＭＯＳ領域１０４の高誘電率膜１１２にのみ直接設けられた状態で、積層構造体に対して、窒素ガス雰囲気中で熱処理を行う。このとき、窒素ガスの濃度は、特に限定されないが、例えば１００％が好ましい。これにより、金属含有膜１１８中の仕事関数変調金属元素であるＬａを、界面酸化膜１１０と高誘電率膜１１２との界面に導入することができる。このとき、仕事関数変調金属元素のプロファイルは、例えば高誘電率膜１１２の表層から当該界面に向かって高くなる。
上記の熱処理の過程において、犠牲膜１１４は窒素を含む材料で構成されているため、金属含有膜１１８中の仕事関数変調金属元素が、該犠牲膜１１４を通って高誘電率膜１１２内に拡散することが抑制される。
このように、本実施の形態の熱処理工程では、図３（ｂ）に示すように、Ｌａは、犠牲膜１１４がない領域（ｎＭＯＳ領域１０４）では界面酸化膜１１０と高誘電率膜１１２との界面まで拡散し、一方、犠牲膜１１４でマスクした領域（ｐＭＯＳ領域１０２）では、犠牲膜１１４に留まる。
続いて、犠牲膜１１４を、例えば、アンモニア過水、硫酸過水、塩酸過水等の薬液を用いて、ウエットエッチングにより除去する。この犠牲膜１１４は、高誘電率膜１１２として例えばＨｉＳｉＯＮやＨｆＯ２との選択比が高い。このため、犠牲膜１１４のウエットエッチング時に、高誘電率膜１１２へのダメージを抑制できる。
引き続き、余剰のＬａ（金属含有膜１１８）および犠牲膜１１４を除去する。これにより、ｎＭＯＳ領域１０４のみの界面酸化膜１１０と高誘電率膜１１２の界面にＬａ（仕事関数変調金属１２０）が存在する構造が得られる（図４（ａ））。
続いて、ｐＭＯＳ領域１０２側で、図２（ａ）〜図４（ａ）と同様のプロセスを行う。このとき、仕事関数変調金属元素としては、ｎＭＯＳ領域１０４側のＬａと異なるＡｌを用いる。これにより、図４（ｂ）に示すように、ｐＭＯＳ領域１０２において、界面酸化膜１１０と高誘電率膜１１２との界面に、仕事関数変調金属１２２（Ａｌ）が導入され、ｎＭＯＳ領域１０４において、上記界面に、仕事関数変調金属１２２とは異なる種類の仕事関数変調金属１２０（Ｌａ）が導入されている構造が得られる。
引き続き、通常の半導体製造プロセスを行い、図１に示す構造体を形成する。つまり、ＴｉＮ（窒化チタン）膜をＴｉターゲットの反応性スパッタ法で全面に成膜する。スパッタ法の代わりに、ＣＶＤ法やＡＬＤ法でＴｉＮ膜１２４を成膜しても構わない。ＴｉＮ膜上にアモルファスＳｉ膜を形成する。続いて、ハードマスク（図示しない）を用いて、アモルファスＳｉ膜、ＴｉＮ膜をＲＩＥ加工し、ＴｉＮ電極１２４およびアモルファス電極１２６を形成する。続いて、不図示のレジストをマスクに用いてＢをｐチャネル領域にイオン注入し、同様にレジストマスクを用いてｎチャネル領域にＰまたはＡｓをイオン注入し、熱処理を行うことにより、ソースドレインエクステンション領域１２８を形成する。ＣＶＤ法およびＲＩＥ法を用いて、ＳｉＯ２膜とシリコン窒化膜からなる２層のサイドウオール１３２を形成する。その後、不図示のレジストをマスクに用いてＢをｐチャネル領域にイオン注入し、同様に不図示のレジストをマスクに用いてｎチャネル領域にＰまたはＡｓをイオン注入し、その後、熱処理を行うことにより、ソースドレイン領域１３０を形成する。引き続き、周知のサリサイドプロセスにより、ソースドレイン領域１３０およびアモルファス電極１２６の表面にシリサイド膜を自己整合的に形成する。その結果、図１の積層構造を有するゲート電極が形成される。この後は、従来のトランジスタで用いられているように、層間絶縁膜の形成、コンタクトホールの開口および埋め込み、配線形成等を行うことによって、本実施の形態の半導体装置１００が得られる。本実施の形態では、ゲート電極として、ＴｉＮ電極１２４とアモルファス電極１２６との積層構造を用いているが、これに限定されず、各種のメタルゲートを用いることができる。
次に、第１の実施の形態の作用効果について、説明する。
第１の実施の形態では、犠牲膜１１４を除去する際、下地の高誘電率膜１１２とのエッチング選択比が高い条件で除去できるので、レジストをアッシングで除去する方法と比較して、高誘電率膜１１２へのダメージを低減できる。したがって、トランジスタ特性の変動が少なくなり、信頼性に優れた半導体装置１００が得られる。
また、第１の実施の形態では、ｐＭＯＳ領域１０２とｎＭＯＳ領域１０４とで、それぞれ異なる仕事関数変調金属を、界面酸化膜１１０と高誘電率膜１１２との界面に導入できる。これにより、同一半導体基板上での、ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタの閾値を、それぞれ所望の値に制御することができる。
次に、図８〜図１０に示す比較例を参照しつつ、本発明の効果についてさらに説明する。
比較例のプロセスは、特許文献１と同様に、レジストパターン１６を用いて、仕事関数変調金属を含む金属含有膜１８を、ｐＭＯＳ領域２以外のｎＭＯＳ領域上に作り分けるものである。つまり、この比較例は、犠牲膜１１４ではなく、レジストパターン１６を用いる点が本実施の形態と相違する。
続いて、比較例のプロセスの流れについて説明する。まず、図８（ａ）に示すように、ＳＴＩ８を介してｐＭＯＳ領域２およびｎＭＯＳ領域４が設けられている半導体基板６上に、界面酸化膜１０および高誘電率膜１２をこの順で積層する。続いて、高誘電率膜１２の全面に直接、金属含有膜１８（Ｌａ２Ｏ３）を形成する。続いて、図８（ｂ）に示すように、フォトリソグラフィー法を用いて、金属含有膜１８上にレジストパターン１６のパターンを形成する。続いて、図９に示すように、レジストパターン１６をマスクとして、ｐＭＯＳ領域２上の金属含有膜１８を除去して、ｎＭＯＳ領域４上の金属含有膜１８のみ残す。この後、ｐＭＯＳ領域２上の高誘電率膜１２が露出した状態で、金属含有膜１８上のレジストパターン１６をアッシングにより除去する。
このような比較例において、主に次の２つのトランジスタ特性の変動が生じることが、本発明者の検討により判明した。第１には、下地の高誘電率膜１２が露出しているため、レジストパターン１６をアッシングにより除去すると、高誘電率膜１２の窒化や増膜が起きたり、高誘電率膜１２にプラズマダメージが生じることがあった。また、第２には、金属含有膜１８上にレジストを塗布すると、レジスト中の炭素や窒素と仕事関数変調金属であるＬａとが反応して、Ｌａ−Ｆ等の反応物が生じることがあった。この反応物は、Ｌａの剥離を阻害したり、Ｌａの拡散を阻害する。このように、フォトリソグラフィー法を用いてＬａを含む層のパターンを形成する比較例において、様々なトランジスタ特性（電気特性）の変動が起こることがあった。
また、比較例において、目合わせズレが生じた場合には、上記プロセスを再度やり直すという、リワークが必要な場合がある。この場合、図１０（ａ）に示すように、まず、金属含有膜１８を一度除去するが、このとき、高誘電率膜１２上には、レジストとＬａとの反応物２２や、Ｌａの残渣２０が残留する。このような高誘電率膜１２上に、再度金属含有膜１８を形成し（図１０（ｂ））、上記図８（ｂ）および図９のプロセスを繰り返す。このため、前述の２つのトランジスタ特性の変動がさらに大きくなることがあった。
これに対して、本実施の形態においては、Ｌａを含む金属含有膜１１８のパターンを形成するために、フォトリソグラフィー法を用いずに、犠牲膜１１４を用いている。このため、本実施の形態では、レジストによるＬａの反応物が生じない。また、高誘電率膜１１２上に犠牲膜１１４が設けられているので、高誘電率膜１１２上にＬａ残渣が発生しない。また、高誘電率膜１１２の表面を露出させた状態で、レジストをアッシングにより剥離するプロセスがないので、高誘電率膜１１２の窒化や増膜が起きたり、高誘電率膜１１２にプラズマダメージが生じることがない。つまり、本実施の形態では、比較例のプロセスで生じるようなトランジスタ特性の変動を抑制することができる。また、高誘電率膜１１２が露出しないので、リワークによるトランジスタ特性の変動も抑制される。
＜第２の実施の形態＞
次に、第２の実施の形態について説明する。
図５〜図７は、第２の実施の形態の半導体装置の製造手順を示す工程断面図である。
第２の実施の形態の半導体装置１００の製造方法は、犠牲膜１３４を形成する工程以外は、第１の実施の形態と同様である。つまり、この半導体装置１００の製造方法の犠牲膜１３４のパターンを形成する工程は、Ｔｉ、Ａｌ、第３族の金属元素、および第５族の金属元素からなる群から選択される少なくとも一種を金属層（犠牲膜１３４）を形成する工程と、犠牲膜１３４のパターンを形成する工程と、犠牲膜１３４の表層に対して窒化処理を行う工程と、を含む。
まず、図５（ａ）に示すように、第１の実施の形態と同様に、ｐＭＯＳ領域１０２およびｎＭＯＳ領域１０４の半導体基板１０６上に、界面酸化膜１１０および高誘電率膜１１２を積層する。続いて、高誘電率膜１１２上に、犠牲膜１３４を形成する。この犠牲膜１３４は、まだ窒化されておらず、例えば、Ｔｉ、Ａｌ、第３族の金属元素、および第５族の金属元素からなる群から選択される少なくとも一種を金属層とすることができる。続いて、レジストパターン１１６を用いて、犠牲膜１３４にパターンを形成する。このとき、犠牲膜１３４は窒化されていないので、パターンの形成が容易となる。
続いて、図５（ｂ）に示すように、パターン形状の犠牲膜１３４の表層に対して、窒化処理を行う。これにより、犠牲膜１３４の表層に、窒化層１３６を形成する。
この後のプロセスは、第１の実施の形態と同様する。つまり、ｐＭＯＳ領域１０２の窒化層１３６上およびｎＭＯＳ領域１０４の高誘電率膜１１２上に、仕事関数変調金属元素を含む金属含有膜１１８を形成する（図６（ａ））。続いて、熱処理を行い、ｎＭＯＳ領域１０４の界面酸化膜１１０と高誘電率膜１１２との界面に仕事関数変調金属１２０（Ｌａ）を導入する（図６（ｂ））。引き続き、金属含有膜１１８、犠牲膜１３４および窒化層１３６の除去を、第１の実施の形態と同様に行う（図７（ａ））。この後、図５（ａ）〜図７（ａ）のプロセスをｐＭＯＳ領域１０２において行い、図７（ｂ）に示すように、ｐＭＯＳ領域１０２の界面酸化膜１１０と高誘電率膜１１２との界面に仕事関数変調金属１２２（Ａｌ）が導入された構造が得られる。そして、通常の半導体装置の製造プロセスを行い、図１に示す半導体装置１００を得る。
第２実施の形態は、窒化していない金属膜を犠牲膜１３４に用いる。これにより、犠牲膜１３４のパターニングが容易になり、プロセス安定性が高まる。また、パターニング後に犠牲膜１３４に対して窒化処理を行うことで、犠牲膜１３４の表層に窒化層１３６を形成できる。この犠牲膜１３４は、ｐＭＯＳ領域１０２の高誘電率膜１１２にＬａが拡散することを抑制することができる。なお、第２の実施の形態でも、第１の実施の形態と同様の効果が得られる。
＜第３の実施の形態＞
第３の実施の形態では、リフトオフ法により、犠牲膜１１４を除去する工程が異なる以外は、第１の実施の形態と同様である。
第３の実施の形態では、図３（ａ）に示す工程において、犠牲膜１１４を除去することにより、ｐＭＯＳ領域１０２の金属含有膜１１８のみ除去することができる。このようなリフトオフ法により、金属含有膜１１８を、ｎＭＯＳ領域１０４の高誘電率膜１１２上のみに残すことができる。この後、熱処理により、ｐＭＯＳ領域１０２のみの界面酸化膜１１０と高誘電率膜１１２との界面に、仕事関数変調金属１２０を導入することができる。
以上により、第３の実施の形態でも、第１の実施の形態と同様の効果が得られる。
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
２ ｐＭＯＳ領域
４ ｎＭＯＳ領域
６ 半導体基板
８ ＳＴＩ
１０ 界面酸化膜
１２ 高誘電率膜
１６ レジストパターン
１８ 金属含有膜
２０ 残渣
２２ 反応物
１００ 半導体装置
１０２ ｐＭＯＳ領域
１０４ ｎＭＯＳ領域
１０６ 半導体基板
１０８ ＳＴＩ
１１０ 界面酸化膜
１１２ 高誘電率膜
１１４ 犠牲膜
１１６ レジストパターン
１１８ 金属含有膜
１２０ 仕事関数変調金属
１２２ 仕事関数変調金属
１２４ ＴｉＮ電極
１２６ アモルファス電極
１２８ ソースドレインエクステンション領域
１３０ ソースドレイン領域
１３２ サイドウオール
１３４ 犠牲膜
１３６ 窒化層

Claims (4)

  1. ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタを備える半導体装置の製造方法であって、
    基板上に、界面絶縁層および高誘電率層をこの順で形成する工程と、
    前記高誘電率層上に、犠牲層のパターンを形成する工程と、
    前記犠牲層が形成されている第１の領域の前記高誘電率層上および前記犠牲層が形成されていない第２の領域の前記高誘電率層上に、金属元素を含む金属含有膜を形成する工程と、
    熱処理を行うことにより、前記第２の領域における前記界面絶縁層と前記高誘電率層との界面に前記金属元素を導入する工程と、
    前記犠牲層をウエットエッチングにより除去する工程と、を含み、
    除去する前記工程において、前記犠牲層は、前記高誘電率層よりもエッチングされやすく、
    前記犠牲層のパターンを形成する工程は、
    チタン、アルミニウム、第３族の金属元素、および第５族の金属元素からなる群から選択される少なくとも一種を含む金属層を形成する工程と、
    前記金属層のパターンを形成する工程と、
    前記金属層の表層に対して窒化処理を行う工程と、を含む半導体装置の製造方法。
  2. 前記犠牲層の少なくとも一部が、チタン、アルミニウム、第３族の金属元素、および第５族の金属元素からなる群から選択される少なくとも一種を含む窒化金属層を備える、請求項１に記載の半導体装置の製造方法。
  3. 前記金属元素が、ランタノイド、イットリウム、マグネシウム、アルミニウムからなる群から選択される少なくとも一種を含む、請求項１または２に記載の半導体装置の製造方法。
  4. 前記界面に前記金属元素を導入する前記工程は、前記ｐ型電界効果トランジスタの前記界面にＡｌを導入する工程と、前記ｎ型電界効果トランジスタの前記界面にＬａを導入する工程と、を含む、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
JP3790237B2 (ja) * 2003-08-26 2006-06-28 株式会社東芝 半導体装置の製造方法
JP2007036116A (ja) * 2005-07-29 2007-02-08 Renesas Technology Corp 半導体装置の製造方法
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US7994036B2 (en) * 2008-07-01 2011-08-09 Panasonic Corporation Semiconductor device and fabrication method for the same
JP5314964B2 (ja) * 2008-08-13 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010177265A (ja) * 2009-01-27 2010-08-12 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2010238685A (ja) * 2009-03-30 2010-10-21 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011054843A (ja) * 2009-09-03 2011-03-17 Panasonic Corp 半導体装置及びその製造方法
US8343865B2 (en) * 2010-01-21 2013-01-01 Renesas Electronics Corporation Semiconductor device having dual work function metal
JP2013084637A (ja) * 2010-02-23 2013-05-09 Panasonic Corp 半導体装置の製造方法
JP2011187478A (ja) * 2010-03-04 2011-09-22 Toshiba Corp 半導体装置およびその製造方法
KR20120054935A (ko) * 2010-11-22 2012-05-31 삼성전자주식회사 고유전체층을 게이트 절연층으로 채택하는 반도체 소자 및 그 제조방법들

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