KR100920054B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 콘택홀을 구비한 절연막을 형성하는 단계; 상기 콘택홀의 표면을 포함한 절연막 상에 Co막을 형성하는 단계; 상기 Co막과 반도체 기판 부분이 반응하여 그 계면에 CoSi막이 형성되도록 1차 열처리하는 단계; 상기 1차 열처리시 미반응된 Co막이 제거되도록 세정하는 단계; 상기 CoSi막 및 콘택홀의 표면을 포함한 절연막 상에 베리어막을 형성하는 단계; 및 상기 CoSi막이 CoSi2막으로 변환되도록 2차 열처리하는 단계;를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자에서는 게이트 양측의 반도체 기판 부분 상에 트랜지스터의 접합 영역(소오스 영역 및 드레인 영역)과 비트 라인 및 캐패시터를 전기적으로 연결시켜주는 콘택 플러그가 형성된다.
한편, 반도체 소자의 고집적화 추세에 부합하여 상기 콘택 플러그의 콘택 저항이 증가하였으며, 이에, 상기 콘택 저항을 개선하기 위해 금속 실리사이드막, 예컨대, CoSi2막을 형성하는 방법이 제안된 바 있다. 상기 CoSi2막은 상대적으로 낮은 비저항을 가지며, 고온 분위기의 열처리 공정에도 안정하다는 장점이 있다. 또한, 상기 CoSi2막은 불순물에 대한 의존성이 낮기 때문에 N형, 또는, P형 불순물이 이온주입된 접합 영역과의 콘택 저항을 일정하게 유지할 수 있다.
이하에서는 종래 기술에 따른 콘택 플러그의 형성 공정을 포함하는 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
반도체 기판 상에 게이트 절연막과 게이트 도전막 및 게이트 하드마스크막을 차례로 형성한 후, 상기 하드마스크막과 게이트 도전막 및 게이트 절연막을 식각하여 반도체 기판 상에 게이트를 형성한다. 상기 게이트 양측의 반도체 기판 표면 내에 불순물을 이온주입하여 상기 게이트 양측의 반도체 기판 표면 내에 접합 영역을 형성한다.
상기 게이트와 접합 영역이 형성된 반도체 기판 상에 절연막을 형성하고, 상기 절연막을 식각하여 상기 접합 영역을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀의 표면을 포함한 절연막 상에 Co막과 베리어막을 형성한다. 상기 Co막과 그 아래의 반도체 기판 부분이 반응하여 그 계면에 CoSi막이 형성되도록 1차 열처리를 수행한다. 그리고 나서, 상기 1차 열처리시 미반응된 Co막과 베리어막이 제거되도록 세정 공정을 수행한다. 상기 세정 공정은 황산과 과산화수소를 포함하는 SPM(Sulfuric Acid Perioxide Mixture) 용액을 사용하여 수행한다.
계속해서, 상기 CoSi막이 그 아래의 반도체 기판 부분과 반응하여 CoSi2막으로 변환되도록 2차 열처리를 수행한 후, 상기 CoSi2막이 형성된 콘택홀을 매립하도록 도전막, 예컨대, W막을 형성한다. 그리고 나서, 상기 W막을 식각하여 상기 콘택홀 내에 상기 접합 영역과 콘택하는 콘택 플러그를 형성한다.
그러나, 전술한 종래 기술은 상기 세정 공정시 CoSi막 상에 비정질의 Si-리치(Rich)한 막이 형성되며, 상기 비정질의 Si-리치한 막은 2차 열처리 후에도 CoSi2막 상에 잔류되어 상기 콘택 플러그의 콘택 저항 증가를 유발한다.
도 1a 내지 도 1b는 종래 기술에 따른 콘택 플러그 형성시 콘택홀의 저면과 반도체 기판의 표면 상에 CoSi2막과 비정질의 Si-리치한 막이 형성된 모습을 각각 보여주는 반도체 소자의 사진이다. 도시된 바와 같이, 상기 SPM 용액을 사용하는 세정 공정시 CoSi2막 상에 얇은 두께의 비정질의 Si-리치한 막이 형성되며, 이러한 비정질의 Si-리치한 막은 콘택홀 뿐 아니라 편평한 반도체 기판의 표면 상에서도 형성된다.
도 2a 내지 도 2b는 종래 기술에 따른 콘택 플러그 형성시 엔모스와 피모스 소자의 저항을 각각 도시한 그래프이다. 도시된 바와 같이, 콘택홀의 저면에 종래 기술에 따라 CoSi2막을 형성하는 경우에는, 상기 CoSi2막 상에 비정질의 Si-리치한 박막이 형성되기 때문에, TiSi2막을 형성하는 경우보다 저항이 매우 높은 것을 알 수 있다.
본 발명은 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 콘택홀을 구비한 절연막을 형성하는 단계; 상기 콘택홀의 표면을 포함한 절연막 상에 Co막을 형성하는 단계; 상기 Co막과 반도체 기판 부분이 반응하여 그 계면에 CoSi막이 형성되도록 1차 열처리하는 단계; 상기 1차 열처리시 미반응된 Co막이 제 거되도록 세정하는 단계; 상기 CoSi막 및 콘택홀의 표면을 포함한 절연막 상에 베리어막을 형성하는 단계; 및 상기 CoSi막이 CoSi2막으로 변환되도록 2차 열처리하는 단계;를 포함한다.
상기 절연막을 형성하는 단계 후, 그리고, 상기 Co막을 형성하는 단계 전, 상기 콘택홀을 구비한 절연막 표면의 자연 산화막을 제거하는 단계;를 더 포함한다.
삭제
상기 캡핑막은 Ti막, 또는, TiN막을 포함한다.
상기 Co막을 형성하는 단계와 상기 캡핑막을 형성하는 단계는, 인-시튜(In-Situ)로 수행한다.
상기 1차 열처리는 RTA(Rapid Thermal Annealing) 방식으로 수행한다.
상기 1차 열처리는 400∼550℃의 온도 조건으로 수행한다.
상기 세정은 SPM(Sulfuric Acid Perioxide Mixture) 용액을 사용하여 수행한다.
상기 베리어막은 Ti막과 TiN막의 적층 구조를 포함한다.
상기 2차 열처리는 RTA 방식으로 수행한다.
상기 2차 열처리는 700∼800℃의 온도 조건으로 수행한다.
상기 2차 열처리하는 단계 후, 상기 베리어막 상에 추가로 글루막을 형성하 는 단계; 및 상기 글루막 상에 상기 콘택홀을 매립하도록 도전막을 형성하는 단계;를 더 포함한다.
상기 글루막은 TiN막을 포함한다.
상기 도전막은 W막을 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 반도체 기판 표면 내에 접합 영역을 형성하는 단계; 상기 접합 영역이 형성된 반도체 기판 상에 상기 접합 영역을 노출시키는 콘택홀을 구비한 절연막을 형성하는 단계; 상기 콘택홀의 표면을 포함한 절연막 상에 Co막을 형성하는 단계; 상기 Co막과 반도체 기판 부분이 반응하여 그 계면에 CoSi막이 형성되도록 1차 열처리하는 단계; 상기 1차 열처리시 미반응된 Co막이 제거되도록 세정하는 단계; 상기 CoSi막 및 콘택홀의 표면을 포함한 절연막 상에 베리어막을 형성하는 단계; 및 상기 CoSi막이 CoSi2막으로 변환되도록 2차 열처리하는 단계;를 포함한다.
상기 절연막을 형성하는 단계 후, 그리고, 상기 Co막을 형성하는 단계 전, 상기 콘택홀을 구비한 절연막 표면의 자연 산화막을 제거하는 단계;를 더 포함한다.
삭제
상기 캡핑막은 Ti막, 또는, TiN막을 포함한다.
상기 Co막을 형성하는 단계와 상기 캡핑막을 형성하는 단계는, 인-시튜로 수행한다.
상기 1차 열처리는 RTA 방식으로 수행한다.
상기 1차 열처리는 400∼550℃의 온도 조건으로 수행한다.
상기 세정은 SPM 용액을 사용하여 수행한다.
상기 베리어막은 Ti막과 TiN막의 적층 구조를 포함한다.
상기 2차 열처리는 RTA 방식으로 수행한다.
상기 2차 열처리는 700∼800℃의 온도 조건으로 수행한다.
상기 2차 열처리하는 단계 후, 상기 베리어막 상에 추가로 글루막을 형성하는 단계; 및 상기 글루막 상에 상기 콘택홀을 매립하도록 도전막을 형성하는 단계;를 더 포함한다.
상기 글루막은 TiN막을 포함한다.
상기 도전막은 W막을 포함한다.
본 발명은 1차 열처리 및 세정 공정을 통해 CoSi막 및 비정질의 Si-리치(Rich)한 막이 형성된 콘택홀의 표면 상에 Ti/TiN의 적층막을 형성한 다음, 2차 열처리를 통해 상기 비정질의 Si-리치한 막과 CoSi막을 반응시켜 CoSi2막을 형성함으로써, 상기 비정질의 Si-리치한 막을 제거할 수 있다.
따라서, 본 발명은 상기 비정질의 Si-리치한 막으로 인해 유발되는 콘택 저 항 증가를 방지할 수 있으므로, 콘택 저항을 효과적으로 개선할 수 있다.
또한, 본 발명은 상기 Ti/TiN의 적층막의 두께를 조절함으로써, 상기 콘택호의 저면에 균일한 두께의 CoSi2막을 형성할 수 있으며, 이에 따라, 누설 전류를 개선할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 반도체 기판(300) 상에 절연막(302)을 형성한 후, 상기 절연막(302)을 식각하여 반도체 기판(300) 부분을 노출시키는 콘택홀(H)을 형성한다. 여기서, 상기 절연막(302)은 반도체 기판(300) 상에 구비된 게이트(도시안됨)를 덮도록 형성함이 바람직하며, 상기 콘택홀(H)은 반도체 기판(300)의 접합 영역, 예컨대, 비트 라인 콘택용 접합 영역이 노출되도록 형성한다.
도 3b를 참조하면, 상기 콘택홀(H) 및 절연막(302) 표면에 발생된 자연 산화막을 제거한다. 상기 자연 산화막의 제거는 습식 케미컬을 사용하는 습식 방식, 또는, 건식 식각 방식 등의 방식으로 수행한다.
그런 다음, 상기 자연 산화막이 제거된 콘택홀(H)의 표면을 포함한 절연막(302) 상에 Co막(304)을 형성한다. 상기 Co막(304)은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 등의 방식으로 형성한다. 이어서, 상기 Co막(304) 상에 Co막(304)의 산화 및 확산을 방지하기 위한 캡핑막(306)을 형성한다. 상기 캡핑막(306)은 Ti막, 또는, TiN막을 포함한다. 여기서, 상기 Co막(304)과 캡핑막(306)은 진공 상태에서 인-시튜(In-Situ)로 형성한다.
도 3c를 참조하면, 상기 Co막(304)과 그 아래의 반도체 기판(300) 부분이 반응하여 Co막(304)과 그 아래의 반도체 기판(300) 부분 사이의 계면에 CoSi막(308a)이 형성되도록 1차 열처리를 수행한다. 상기 1차 열처리는 RTA(Rapid Thermal Annealing) 방식으로 수행하며, 예컨대, 400∼550℃의 온도 조건으로 수행한다.
도 3d를 참조하면, 상기 캡핑막과 상기 1차 열처리시 미반응된 Co막이 제거되도록 세정 공정을 수행한다. 상기 세정 공정은 황산 용액과 과산화수소 용액을 포함하는SPM(Sulfuric Acid Perioxide Mixture) 용액을 사용하여 수행한다. 이때, 상기 세정 공정시 상기 CoSi막(308a) 상에 비정질의 이상층, 예컨대, 비정질의 Si-리치(Rich)한 막(310)이 형성된다.
도 3e를 참조하면, 상기 비정질의 Si-리치한 막(310) 및 콘택홀(H)의 표면을 포함한 절연막(302) 상에 베리어막(316)을 형성한다. 상기 베리어막(316)은 Ti막(312)과 TiN막(314)의 적층 구조를 포함한다. 여기서, 상기 TiN막(314)은 상기 Ti막(312)의 산화를 방지하기 위해 Ti막(312)과 인-시튜로 형성한다.
도 3f를 참조하면, 상기 CoSi막이 CoSi2막(308)으로 변환되도록(308a→308) 2차 열처리를 수행한다. 상기 2차 열처리는 RTA 방식으로 수행하며, 예컨대, 700∼800℃의 온도 조건으로 수행한다.
여기서, 본 발명은 상기 2차 열처리를 베리어막(316)이 형성된 상태에서 수행하므로, 상기 CoSi막이 그 아래의 반도체 기판(300) 부분뿐 아니라, 그 위의 비정질의 Si-리치한 막과 반응하여 CoSi2막(308)으로 변환된다. 따라서, 본 발명은 상기 2차 열처리를 통해 CoSi2막(308)을 형성함과 아울러 비정질의 Si-리치한 막을 제거할 수 있다. 또한, 상기 2차 열처리시 비정질의 Si-리치한 막이 그 위의 베리어막(316)과 반응하여 코발트티타늄실리사이드막(도시안됨)이 형성되어도 무방하며, 그래서, 본 발명은 상기 비정질의 Si-리치한 막을 보다 효과적으로 제거하는 것이 가능하다.
도 3g를 참조하면, 상기 베리어막(316) 상에 글루막(318)을 형성한다. 이어서, 상기 글루막(318) 상에 상기 콘택홀을 매립하도록 콘택 플러그용 도전막, 예컨대, W막(320)을 형성하여 콘택 플러그를 형성한다. 상기 글루막(318)은 후속으로 수행되는 W막(320)의 형성시 소오스 가스인 WF6 가스가 CoSi2막(308) 및 그 아래의 반도체 기판(300) 부분까지 침투하는 것을 방지하고 상기 W막(320)과의 접착력을 향상시키는 역할을 한다. 상기 글루막(318)은, 예컨대, TiN막을 포함하며, 스퍼터링 방식, CVD 등의 방식으로 형성한다. 여기서, 본 발명은 상기 글루막(318)을 종래보다 얇은 두께로 형성함으로써, 상기 W막(306)의 표면적을 증가시킬 수 있으며, 이에 따라, 콘택 저항을 개선할 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명의 실시예에서는 CoSi막 및 비정질의 Si-리치한 막 이 형성된 콘택홀의 표면 상에 베리어막을 형성한 후에 2차 열처리를 수행함으로써, 상기 2차 열처리시 CoSi막과 비정질의 Si-리치한 막을 반응시켜 상기 비정질의 Si-리치한 막을 제거할 수 있다. 그러므로, 본 발명은 상기 비정질의 Si-리치한 막으로 인해 유발되는 콘택 저항 증가를 방지할 수 있으며, 이에 따라, 콘택 저항을 개선할 수 있다.
또한, 본 발명은 상기 베리어막의 두께를 조절함으로써, 상기 2차 열처리시 콘택홀의 저면에 균일한 두께의 CoSi2막을 형성할 수 있으므로, 이를 통해, 본 발명은 누설 전류를 감소시킬 수 있다.
한편, 전술한 본 발명의 실시예에 따른 콘택 플러그 형성 공정은 반도체 기판의 접합 영역 상에 형성되는 비트 라인 콘택 플러그뿐 아니라, 콘택되는 부분에 실리사이드 공정을 통해 오믹 콘택층을 형성하는 모든 콘택 플러그의 형성시 적용 가능하다.
도 4a 내지 도 4b는 본 발명의 실시예에 따른 콘택 플러그 형성시 엔모스와 피모스 소자의 저항을 각각 도시한 그래프이다. 도시된 바와 같이, 본 발명의 실시예에 따라 베리어막이 형성된 상태에서 콘택홀의 저면에 CoSi2막을 형성하고 비정질의 Si-리치한 막을 제거하는 경우에는, TiSi2막을 형성하는 경우보다 콘택 저항이 감소된 것을 알 수 있다. 특히, 본 발명은 엔모스와 피모스 소자의 콘택 저항을 각각 48%와 40% 이상 감소시킬 수 있다.
도 5a 내지 도 5b는 본 발명의 실시예에 따른 콘택 플러그 형성시 엔모스와 피모스 소자의 누설 전류를 각각 도시한 그래프이다. 도시된 바와 같이, 본 발명의 실시예에 따라 베리어막이 형성된 상태에서 콘택홀의 저면에 CoSi2막을 형성하고 비정질의 Si-리치한 막을 제거하는 경우에는, TiSi2막을 형성하는 경우와 유사한 수준의 누설 전류 값을 갖는 것을 알 수 있다.
따라서, 본 발명은 베리어막이 형성된 상태에서 CoSi2막을 형성함에 따라 비정질의 Si-리치한 막이 제거됨으로써, 종래 기술 대비 엔모스와 피모스 소자의 콘택 저항을 모두 효과적으로 개선할 수 있으며, 또한, 누설 전류의 발생을 억제할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1b는 종래 기술의 문제점을 보여주는 반도체 소자의 사진.
도 2a 내지 도 2b는 종래 기술에 따른 콘택 플러그 형성시 엔모스와 피모스 소자의 저항을 각각 도시한 그래프.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4b는 본 발명의 실시예에 따른 콘택 플러그 형성시 엔모스와 피모스 소자의 저항을 각각 도시한 그래프.
도 5a 내지 도 5b는 본 발명의 실시예에 따른 콘택 플러그 형성시 엔모스와 피모스 소자의 누설 전류를 각각 도시한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 반도체 기판 302 : 절연막
H : 콘택홀 304 : Co막
306 : 캡핑막 308a : CoSi막
310 : 비정질의 Si-리치한 막 312 : Ti막
314 : TiN막 316 : 베리어막
308 : CoSi2막 318 : 글루막
320 : W막
Claims (28)
- 반도체 기판 상에 콘택홀을 구비한 절연막을 형성하는 단계;상기 콘택홀의 표면을 포함한 절연막 상에 Co막을 형성하는 단계;상기 Co막 상에 캡핑막을 형성하는 단계;상기 Co막과 반도체 기판 부분이 반응하여 그 계면에 CoSi막이 형성되도록 1차 열처리하는 단계;상기 캡핑막 및 상기 1차 열처리시 미반응된 Co막이 제거됨과 동시에 상기 CoSi막 상에 비정질의 Si-리치막이 형성되도록 세정하는 단계;상기 비정질의 Si-리치막 및 콘택홀의 표면을 포함한 절연막 상에 베리어막을 형성하는 단계; 및상기 CoSi막이 반도체 기판 부분 및 상기 비정질의 Si-리치막과 반응하여 CoSi2막으로 변환됨과 동시에 상기 반응에 의해 비정질의 Si-리치막이 제거되도록, 상기 베리어막이 형성된 상태에서 2차 열처리하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막을 형성하는 단계 후, 그리고, 상기 Co막을 형성하는 단계 전,상기 콘택홀을 구비한 절연막 표면의 자연 산화막을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 캡핑막은 Ti막, 또는, TiN막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 Co막을 형성하는 단계와 상기 캡핑막을 형성하는 단계는,인-시튜(In-Situ)로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 1차 열처리는 RTA(Rapid Thermal Annealing) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 1차 열처리는 400∼550℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 세정은 SPM(Sulfuric Acid Perioxide Mixture) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 베리어막은 Ti막과 TiN막의 적층 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 열처리는 RTA 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 열처리는 700∼800℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 열처리하는 단계 후,상기 베리어막 상에 글루막을 형성하는 단계; 및상기 글루막 상에 상기 콘택홀을 매립하도록 도전막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 글루막은 TiN막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 도전막은 W막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트 양측의 반도체 기판 표면 내에 접합 영역을 형성하는 단계;상기 접합 영역이 형성된 반도체 기판 상에 상기 접합 영역을 노출시키는 콘택홀을 구비한 절연막을 형성하는 단계;상기 콘택홀의 표면을 포함한 절연막 상에 Co막을 형성하는 단계;상기 Co막 상에 캡핑막을 형성하는 단계;상기 Co막과 반도체 기판 부분이 반응하여 그 계면에 CoSi막이 형성되도록 1차 열처리하는 단계;상기 캡핑막 및 상기 1차 열처리시 미반응된 Co막이 제거됨과 동시에 상기 CoSi막 상에 비정질의 Si-리치막이 형성되도록 세정하는 단계;상기 비정질의 Si-리치막 및 콘택홀의 표면을 포함한 절연막 상에 베리어막을 형성하는 단계; 및상기 CoSi막이 반도체 기판 부분 및 상기 비정질의 Si-리치막과 반응하여 CoSi2막으로 변환됨과 동시에 상기 반응에 의해 비정질의 Si-리치막이 제거되도록, 상기 베리어막이 형성된 상태에서 2차 열처리하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 절연막을 형성하는 단계 후, 그리고, 상기 Co막을 형성하는 단계 전,상기 콘택홀을 구비한 절연막 표면의 자연 산화막을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 15 항에 있어서,상기 캡핑막은 Ti막, 또는, TiN막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 Co막을 형성하는 단계와 상기 캡핑막을 형성하는 단계는,인-시튜로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 1차 열처리는 RTA 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 1차 열처리는 400∼550℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 세정은 SPM 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 베리어막은 Ti막과 TiN막의 적층 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 2차 열처리는 RTA 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 2차 열처리는 700∼800℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 2차 열처리하는 단계 후,상기 베리어막 상에 추가로 글루막을 형성하는 단계; 및상기 글루막 상에 상기 콘택홀을 매립하도록 도전막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 글루막은 TiN막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 도전막은 W막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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