KR100458119B1 - 반도체 장치의 실리사이드막 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 실리사이드막 제조 방법에 관한 것으로, 특히 이 방법은 반도체 기판에 실리콘막을 포함하는 구조물을 형성하며 반도체 기판의 제 1영역(실리사이드 미형성 영역)에 실리콘질화물질로 실리사이드 블록킹막을 형성하며 반도체 기판 전면에 금속층(Ti/TiN)을 형성한 후에, 제 1어닐 공정을 실시하여 제 2영역(실리사이드 형성 영역)에 금속 실리사이드막(TiSi)을 형성한다. 그리고 제 1어닐 공정에 의해 실리콘막과 미반응된 금속층을 산성 용액(황산)을 포함한 제 1습식 세정 공정으로 제거한 후에, 염기성 용액(암모니아 또는 TMH)을 포함한 제 2습식 세정 공정을 진행하여 잔여된 금속층을 제거하고나서, 잔여된 금속층이 제거된 반도체 기판에 제 2어닐 공정을 실시한다. 그러므로, 본 발명은 실리사이드로 반응하지 않고 잔여된 금속을 실리사이드막의 손상없이 제거함으로써 제조 공정의 수율을 향상시킬 수 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 실리사이드막 형성 후에, 남아있는 금속을 제거하여 반도체 제조 수율을 높일 수 있는 반도체 장치의 실리사이드막 제조 방법에 관한 것이다.
일반적으로 금속 실리사이드는 낮은 저항, 높은 열적 안정성, 현 실리콘 공정과의 적용 등이 용이하여 VLSI 배선 공정에 활발히 적용되고 있다. 더욱이, 게이트전극 및 소오스/드레인 접합 표면에 형성되는 실리사이드막은 각각 게이트전극의 비저항과 소오스/ 드레인의 접촉저항을 낮출 수 있기 때문에 배선 저항을 크게 낮출 수 있는 이점이 있다. 대개 실리사이드의 물질로서 실리콘과 반응하는 희토류 금속을 이용하는데, 예를 들어 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 등이 있다.
도 1 내지 도 5는 종래 기술에 의한 반도체 장치의 실리사이드막 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하여, 실리사이드막 제조 공정은 다음과 같다. 여기서, 도면 부호 100은 실리사이드막이 형성되지 않는 영역이고 200은 실리사이드막이 형성되는 영역을 가르키는 것이다.
우선 도 1에 도시된 바와 같이, 반도체기판으로서 실리콘 기판(10)에 STI(Shallow Trench Isolation)형 소자분리막(14)을 형성하고, 기판 전면에 게이트산화막(미도시함)을 형성하고 그 위에 도프트 폴리실리콘을 포함하는 게이트전극(16)을 형성한다. 이때, 소자분리막(14)이 형성된 기판의 트렌치 내벽에는 라이너 산화막(12)이 추가 형성될 수 있다.
그리고 도 2에 도시된 바와 같이, 게이트전극(16)을 마스크로 삼아 도전형 불순물을 저농도로 이온 주입하여 게이트전극(16)에 셀프얼라인(self-align)된 LDD 영역(18)을 형성한다. LDD 영역(18)을 형성한 후에, 절연물질로서 실리콘질화막을 기판 전면에 증착하고, 이를 건식 식각 공정으로 식각하여 게이트전극(16)의 측벽에 스페이서(20)를 형성한다. 결과물 전면에 LDD 영역(18)과 동일한 도전형 불순물을 고농도로 이온 주입함으로써 소오스/드레인 접합(22)을 형성한다. 이로 인해, LDD 구조의 모스 트랜지스터가 완성된다.
그 다음 도 3에 도시된 바와 같이, LDD 구조의 모스 트랜지스터에 실리사이드 공정을 진행하기 전에 실리사이드막이 형성되지 않을 예정 영역(100)에만 배리어 역할을 하기 위해 실리콘질화막으로 실리사이드 블록킹막(24)을 형성한다. 이로 인해, 실리사이드막이 형성될 예정인 200영역에는 실리사이드 블록킹막(24)이 형성되지 않는다.
그런 다음 도 4에 도시된 바와 같이, 결과물 전면에 실리사이드용 금속으로서, 티타늄(Ti)/질화티타늄(TiN)(26)을 순차증착하고 어닐(annel) 공정을 실시한다. 그러면 도 5에 도시된 바와 같이, 100 영역을 제외한 200 영역에서만 게이트전극(16) 및 소오스/드레인 접합(22)의 실리콘 표면과 티타늄(Ti)이 반응을 하여 티타늄 실리사이드막(TiSi)(28)이 형성된다. 100 영역에서는 실리사이드 블록킹막(24)이 형성되어 있기 때문에 A와 같이 티타늄 실리사이드막(28)이 형성되지 않고, 200 영역의 스페이서(20)는 티타늄과 반응을 하지 않는 질소를 함유하기 때문에 그 표면에서 티타늄 실리사이드막이 형성되지 않을 뿐만 아니라 B와 같이 소자분리막(14) 위에서도 티타늄 실리사이드막이 형성되지 않는다.
그리고나서 세정 공정을 실시하여 200 영역의 게이트전극(16) 및 소오스/드레인 접합(22)의 표면에 형성된 티타늄 실리사이드막(28)을 제외하고, 200 영역의 스페이서(20) 표면과 100 영역의 실리사이드 블록킹막(24) 위에 있는 티타늄/질화티타늄(26)을 제거한다. 이때 티타늄/질화티타늄(26)의 세정은 습식 세정 공정으로 제거하는데, 주로 황산(HSO4) 또는 암모니아(NH4)로 실리사이드 반응 후에 남아 있는 티타늄/질화티타늄(26)을 제거한다.
그러나, 상기와 같은 황산 또는 암모니아 등의 습식 세정 공정 후에 티타늄이 완전히 제거되지 않고 남아 있는 경우 이후 공정에서 결함이 발생할 수 있는데, 다음 도 6a 및 도 6b를 참조하여 설명하기로 한다.
도 6a 및 도 6b는 종래 기술의 실리사이드막 제조 공정에서 세정 공정 이후에 실리콘 산화막과 실리콘질화막으로 이루어진 실리사이드 블록킹막 위에 각각 잔여된 티타늄을 나타낸 비교도이다. 도 6a에 비해 도 6b의 티타늄 잔류물이 적음을 알 수 있다. 이는 황산 또는 암모니아의 세정 공정에 의해 200 영역의 실리콘 산화막으로 이루어진 소자분리막에서는 티타늄 잔류물이 대부분 제거되기 때문에 잔류량이 적다. 하지만, 100 영역의 실리콘 질화막으로 이루어진 실리사이드 블록킹막(또는 스페이서) 위에서는 티타늄 잔류물이 황산 또는 암모니아에 의해 잘 제거되지 않기 때문에 잔류량이 많아지는데, 산화 물질의 영역보다 약 2배이상 많아진다.
이와 같이 세정 공정 이후 남아 있는 티타늄 잔류물은 실리사이드 블록킹막과 층간 절연막과의 접착력을 약화시키고 이 부분에 스트레스가 가해지면 들뜸 현상을 일으킨다. 또한 이후 공정에서 습식 세정 공정을 진행할 경우 남아 있는 티타늄이 핵 역할을 하여 워터 마크(water mark)를 만들 수 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 실리사이드로 반응하지 않고 잔여된 금속을 실리사이드막의 손상없이 제거함으로써 제조 공정의 수율을 향상시킬 수 있는 반도체 장치의 실리사이드막 제조 방법을 제공하고자 한다.
이러한 목적을 달성하기 위하여 본 발명은 반도체 기판에 실리콘막을 포함하는 구조물을 형성하는 단계와, 반도체 기판의 제 1영역에 실리콘질화물질로 실리사이드 블록킹막을 형성하는 단계와, 반도체 기판 전면에 금속층을 형성하고, 제 1어닐 공정을 실시하여 제 2영역에 금속 실리사이드막을 형성하는 단계와, 제 1어닐 공정에 의해 실리콘막과 미반응된 금속층을 황산을 갖는 산성 용액을 포함한 제 1습식 세정 공정으로 제거하는 단계와, 제 1습식 세정 공정을 진행한 후에, 아민기를 갖는 염기성 용액을 포함한 제 2습식 세정 공정을 진행하여 잔여된 금속층을 제거하는 단계와, 잔여된 금속층이 제거된 반도체 기판에 제 2어닐 공정을 실시하는 단계를 포함한다.
도 1 내지 도 5는 종래 기술에 의한 반도체 장치의 실리사이드막 제조 방법을 설명하기 위한 공정 순서도,
도 6a 및 도 6b는 종래 기술의 실리사이드막 제조 공정에서 세정 공정 이후에 실리콘 산화막과 실리콘질화막으로 이루어진 실리사이드 블록킹막 위에 각각 잔여된 티타늄을 나타낸 비교도,
도 7 내지 도 12는 본 발명에 따른 반도체 장치의 실리사이드막 제조 방법을 설명하기 위한 공정 순서도,
도 13a 및 도 13b는 본 발명에 따른 실리사이드막 제조 공정에서 2차 세정 공정이후에 실리콘 산화막과 실리콘질화막으로 이루어진 실리사이드 블록킹막 위에 각각 잔여된 티타늄을 나타낸 비교도.
＜도면의 주요부분에 대한 부호의 설명＞
10 : 실리콘 기판 12 : 라이너 산화막
14 : 트렌치 소자분리막 16 : 게이트 전극
18 : LDD 영역 20 : 스페이서
22 : 소오스/드레인 접합 24 : 실리사이드 블록킹막
26 : 금속층(Ti/TiN) 28 : 실리사이드막
A : 실리사이드 비형성 영역 B : 실리사이드 형성 영역
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 7 내지 도 12는 본 발명에 따른 반도체 장치의 실리사이드막 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하면, 본 발명의 제조 공정은 다음과 같다. 종래 기술과 동일한 부분에 대해서는 설명의 간략화를 위해 동일한 도면 부호를 사용하기로 한다.
먼저 도 7에 도시된 바와 같이, 반도체기판으로서 실리콘 기판(10)에 STI형 소자분리막(14)을 형성하고, 기판 전면에 게이트산화막(미도시함)을 형성한 후에 그 위에 도프트 폴리실리콘을 포함하는 게이트전극(16)을 형성한다. 이때, 소자분리막(14)이 형성된 기판의 트렌치 내벽에는 라이너 산화막(12)이 추가 형성될 수 있다.
그리고 도 8에 도시된 바와 같이, 게이트전극(16)을 마스크로 삼아 도전형 불순물을 저농도로 이온 주입하여 게이트전극(16)에 셀프얼라인된 LDD 영역(18)을 형성한다. LDD 영역(18)을 형성한 후에, 절연물질로서 실리콘질화막을 기판 전면에 증착하고, 이를 건식 식각 공정으로 식각하여 게이트전극(16)의 측벽에 스페이서(20)를 형성한다. 결과물 전면에 LDD 영역(18)과 동일한 도전형 불순물을 고농도로 이온 주입함으로써 소오스/드레인 접합(22)을 형성한다. 이로 인해, LDD 구조의 모스 트랜지스터가 완성된다.
그 다음 도 9에 도시된 바와 같이, LDD 구조의 모스 트랜지스터에 실리사이드 공정을 진행하기 전에 실리사이드막이 형성되지 않을 예정 영역(100)에만 실리콘질화막으로 실리사이드 블록킹막(24)을 형성한다. 이로 인해, 실리사이드막이 형성될 예정인 200영역에는 실리사이드 블록킹막(24)이 형성되지 않는다.
그런 다음 도 10에 도시된 바와 같이, 결과물 전면에 실리사이드용 금속으로서, 티타늄(Ti)/질화티타늄(TiN)(26)을 순차증착하고 제 1차 어닐 공정을 실시한다. 그러면 도 11에 도시된 바와 같이, 100 영역을 제외한 200 영역에서만 게이트전극(16) 및 소오스/드레인 접합(22)의 실리콘 표면과 티타늄(Ti)이 반응을 하여 티타늄 실리사이드막(TiSi)(28)이 형성된다. 100 영역에서는 실리사이드 블록킹막(24)이 형성되어 있기 때문에 티타늄 실리사이드막(28)이 형성되지 않고, 200 영역의 스페이서(20)는 티타늄과 반응을 하지 않는 질소를 함유하기 때문에 그 표면에서 티타늄 실리사이드막이 형성되지 않는다.
이어서 도 11에 도시된 바와 같이, 산성 용액으로서 황산 용액을 포함한 제 1습식 세정 공정을 실시한다. 이러한 1차의 습식 세정 공정으로 제 1어닐 공정에 의해 실리콘과 미반응된 티타늄/질화티타늄(26)을 우선적으로 제거한다. 이때, 200 영역의 게이트전극(16) 및 소오스/드레인 접합(22)의 표면에 형성된 티타늄 실리사이드막(28)은 제외하고 200 영역의 스페이서(20) 표면과 100 영역의 실리사이드 블록킹막(24) 위에 있는 티타늄/질화티타늄(26)이 제거된다.
제 1습식 세정 공정을 진행한 후에, 아민기(-NH)를 포함하는 염기성 용액으로서 암모니아 또는 TMH을 사용한 제 2습식 세정 공정을 진행한다. 예를 들어, TMH를 사용할 경우에는 과산화수소(H2O2) 및 초순수(DI water)를 특정 비율(1:4:20)로 혼합하여 40℃∼80℃에서 세정 공정을 진행한다. 이러한 제 2습식 세정 공정에 의해 1차 습식 세정 공정에서 제거되지 못하고 남아 있는 티타늄 잔류물이 제거된다. 그러므로, 본 발명은 2차의 습식 세정 공정에 의해 하지막이 실리콘 질화막인 실리사이드 블록킹막(또는 스페이서) 위에 있는 티타늄 잔류물을 다시 한번 제거한다.
그리고나서 도 12에 도시된 바와 같이, 2차의 습식 세정 공정을 완료한 후에 결과물에 제 2어닐 공정을 실시하여 상기 제거되지 못한 티타늄 잔류물을 다시 한번 실리콘과 실리사이드 반응을 일으킴으로써 본 발명의 공정을 종료한다.
도 13a 및 도 13b는 본 발명에 따른 실리사이드막 제조 공정에서 2차 세정 공정이후에 실리콘 산화막과 실리콘질화막으로 이루어진 실리사이드 블록킹막 위에 각각 잔여된 티타늄을 나타낸 비교도이다. 도 13a 및 도 13b는 도 6a 및 도 6b에 비해 티타늄 잔류물이 감소했음을 보여주고 있다.
| 하지막 | 세정 용액 | Ti 잔류량(E+10 atoms/㎠) | |
| 종래 기술 | SiO2 | 황산(또는 암모니아) | 26.13 |
| SiN | 48.26 | ||
| 본 발명 | SiO2 | 황산 + TMH | 31.52 |
| SiN | 0.08 |
표 1을 참조하면, 종래 기술에서는 황산 또는 암모니아를 사용한 단 한번의세정 공정에 의해 실리사이드로 반응하지 못한 티타늄/질화티타늄을 제거하였다. 이에, 하지막이 실리콘산화막(SiO2)인 경우에는 티타늄(Ti) 잔류량이 26.13E+10 atoms/㎠, 실리콘질화막(SiN)인 경우에는 티타늄 잔류량이 48.26E+10 atoms/㎠으로 남게 되었다. 그러나, 본 발명에서는 황산 등의 산성 용액으로 1차 세정 공정을 실시하여 티타늄/질화티타늄을 제거한 후에, 암모니아 또는 TMH의 염기성 용액으로 2차 세정 공정을 실시하여 티타늄 잔류물을 제거하였다. 이에 본 발명에서 하지막이 실리콘산화막(SiO2)인 경우에는 티타늄(Ti) 잔류량이 31.52E+10 atoms/㎠, 실리콘질화막(SiN)인 경우에는 티타늄 잔류량이 0.08E+10 atoms/㎠으로 남게 되었다.
그러므로, 본 발명은 산성 및 염기성 세정 용액을 사용하여 2차의 실리사이드막의 세정 공정을 진행함으로써 실리콘 산화막에 비해 실리콘 질화막 위에서 잘 제거되지 않고 남아 있는 티타늄 잔류물을 다시 한번 제거함으로써 잔류된 티타늄으로 인한 결함을 미연에 방지할 수 있다.
이상 설명한 바와 같이, 본 발명은 제 1 및 제 2어닐 공정 사이에 2차의 세정 공정 이후 남아 있는 티타늄 잔류물이 크게 줄기 때문에 티타늄 잔류물로 인해 실리사이드 블록킹막과 층간 절연막과의 접착력이 약화되어 들뜸 현상이 발생되는 것과, 이후 습식 세정 공정에 의해 워터 마크가 발생되는 결함을 방지할 수 있다.
따라서, 본 발명은 실리사이드로 반응하지 않고 잔여된 금속을 실리사이드막의 손상없이 제거함으로써 제조 공정의 수율을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (6)
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- 반도체 기판에 실리콘막을 포함하는 구조물을 형성하는 단계;상기 반도체 기판의 제 1영역에 실리콘질화물질로 실리사이드 블록킹막을 형성하는 단계;상기 반도체 기판 전면에 금속층을 형성하고, 제 1어닐 공정을 실시하여 제 2영역에 금속 실리사이드막을 형성하는 단계;상기 제 1어닐 공정에 의해 상기 실리콘막과 미반응된 금속층을 황산을 갖는 산성 용액을 포함한 제 1습식 세정 공정으로 제거하는 단계;상기 제 1습식 세정 공정을 진행한 후에, 아민기를 갖는 염기성 용액을 포함한 제 2습식 세정 공정을 진행하여 상기 잔여된 금속층을 제거하는 단계; 및상기 잔여된 금속층이 제거된 반도체 기판에 제 2어닐 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 실리사이드막 제조 방법.
- 제 3항에 있어서, 상기 염기성 용액은 암모니아 또는 TMH인 것을 특징으로 하는 반도체 장치의 실리사이드막 제조 방법.
- 제 3항에 있어서, 상기 제 2습식 세정 공정은 염기성 용액과 과산화수소 및 초순수를 혼합해서 사용하는 것을 특징으로 하는 반도체 장치의 실리사이드막 제조 방법.
- 제 3항에 있어서, 상기 제 2습식 세정 공정은 40℃∼80℃에서 진행하는 것을 특징으로 하는 반도체 장치의 실리사이드막 제조 방법.
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