KR100800944B1 - 플래시 메모리의 게이트 전극 제조방법 - Google Patents

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Abstract

본 발명은 플래시 메모리의 게이트 전극 제조방법에 관한 것으로, 더욱 상세하게는 플래시 메모리의 플로팅게이트 전극 제조 공정시 발생되는 식각 잔류물을 완전히 제거할 수 있는 플래시 메모리의 게이트 전극 제조방법에 관한 것이다.
본 발명의 플래시 메모리의 게이트 전극 제조방법은 소자 분리막이 형성된 반도체 기판 상에 터널 산화막을 형성한 후 폴리실리콘막을 증착하고나서 사진/식각 공정을 진행하여 상기 폴리실리콘막을 패터닝하여 플로팅 게이트를 형성하는 플로팅 게이트 형성단계; 제1 산화막, 질화막, 제2 산화막을 순차로 적층하여 ONO 막을 형성하는 ONO 형성 단계; 사진 공정을 진행하여 감광막 패턴을 형성하는 과정, 상기 감광막 패턴을 마스크로 하여 식각공정을 진행하는 건식식각 과정, 그리고 애싱 공정진행 후 황산·과산화수소를 포함한 제1 세정액과 TMH·과산화수소를 포함한 제2 세정액으로 세정하는 감광막 제거 과정을 포함하여 이루어진 ONO 패터닝 단계; 활성영역 부분에 산화막을 형성시키는 게이트 산화막 형성단계; 그리고 반도체 기판의 전면에 폴리실리콘막을 증착하고나서 사진/식각 공정을 진행하여 상기 폴리실리콘막을 패터닝하는 컨트롤 게이트 형성단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 플래시 메모리의 게이트 전극 제조방법에 의하면 TMH를 포함하는 세정액에 의한 세정단계를 구비함으로써 플래시 메모리의 플로팅게이트 전극 제조 공정에서 발생하는 식각 잔류물을 ONO 막의 손실 없이 완전히 제거할 수 있어 공정을 안정화시키고 생산수율을 향상시킬 수 있는 효과가 있다.
플래시 메모리, 식각 잔류물, TMH(trimethyl-oxyethyl-ammonium-hydroxide)

Description

플래시 메모리의 게이트 전극 제조방법{Gate electrode manufacturing method for flash memory device}
도 1a, 도 b, 도 d는 종래의 기술에 의한 플래시 메모리의 게이트 전극 제조방법을 설명하기 위한 단면도,
도 1c는 종래의 기술에 의한 플래시 메모리의 게이트 전극 제조방법을 설명하기 위한 공정순서도,
도 2a는 잔류물에 의한 디펙트를 보여주는 광학현미경 사진 및 주사전자현미경 사진,
도 2b는 디펙트가 형성된 단면을 보여주는 모식도,
도 3은 본 발명의 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법을 설명하기 위한 공정순서도,
도 4는 종래의 게이트 전극 제조방법과 본 발명의 일실시예에 따른 게이트 전극 제조방법에 의하여 진행된 웨이퍼 상에 발생하는 디펙트를 관찰한 데이터를 보여주는 그래프.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기판 20 : 소자 분리막
30 : 터널 산화막 40 : 플로팅 게이트
50 : ONO 막 51 : 제1 산화막
52 : 질화막 53 : 제2 산화막
60 : 산화막 70 : 콘트롤 게이트
본 발명은 플래시 메모리의 게이트 전극 제조방법에 관한 것으로, 더욱 상세하게는 플래시 메모리의 플로팅게이트 전극 제조 공정시 발생되는 식각 잔류물을 완전히 제거할 수 있는 플래시 메모리의 게이트 전극 제조방법에 관한 것이다.
비휘발성 메모리(non-volatile memory)로 널리 사용되고 있는 플래시 메모리(flash memory)는 플래시 EEPROM(electrically erasable programmable read only memory)을 지칭한다.
메모리 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있으며, 플래시 메모리는 게이트 전극 간 절연막을 통상의 실리콘 산화막(SiO2) 대신에 NO(nitride-oxide), ONO(oxide-nitride-oxide, 이하 'ONO'라 한다.) 또는 다른 고유전체막을 사용함으로써 정전 용량을 증가시키고 있다.
종래 기술에 따른 플래쉬 메모리 소자의 게이트 전극 제조방법은 플로팅 게이트 형성단계, ONO 형성 단계, ONO 패터닝 단계, 게이트 산화막 형성단계, 그리고 컨트롤 게이트 형성단계로 이루어진다.
첨부된 도 1a를 참조하면, 상기 플로팅 게이트 형성단계는 소자 분리막(20)이 형성된 반도체 기판(10) 상에 터널 산화막(30)을 형성한 후 폴리실리콘막을 증착하고나서 사진/식각 공정을 진행하여 상기 폴리실리콘막을 패터닝하여 플로팅 게이트(40)를 형성하는 단계이다.
첨부된 도 1b를 참조하면, 이후 ONO 형성 단계를 진행하여 상기 반도체 기판의 전면에 제1 산화막(51), 질화막(52), 제2 산화막(53)을 순차로 적층하여 ONO 막(50)을 형성한다.
상기 ONO 패터닝 단계는 사진/식각 공정을 진행하여 상기 플로팅 게이트(40)를 제외한 나머지 부분의 ONO 막을 제거하는 단계이다. 첨부된 도 1c를 참조하면, 사진 공정을 진행하여 감광막 패턴을 형성하는 과정(step 1), 상기 감광막 패턴을 마스크로 하여 비등방성 건식식각을 진행하고나서 케미컬 다운스트림 식각(chemical downstream etch, 이하 'CDE'라 한다) 및 습식식각을 진행하여 ONO 막을 제거하는 과정(step 2), 상기 감광막을 제거하는 과정(step 3)으로 이루어져 있다.
첨부된 도 1d를 참조하면, 상기 게이트 산화막 형성단계는 상기 ONO 패터닝 단계에서 ONO막이 제거된 활성영역 부분에 산화막(60)을 형성시키는 단계이며, 상기 컨트롤 게이트 형성단계는 상기 반도체 기판의 전면에 폴리실리콘막을 증착하고 나서 사진/식각 공정을 진행하여 상기 폴리실리콘막을 패터닝하여 콘트롤 게이트(70)를 형성하는 단계이다.
그러나 상기 ONO 패터닝 단계에서 경화된 감광제(hardened photoresist)는 용이하게 제거가 되지 아니하고 잔류물(PR residue)이 남아서 콘트롤 게이트 형성을 위한 폴리실리콘이 증착된 후 관찰이 된다.
첨부된 도 2a는 상기 잔류물에 의한 디펙트(이하 '실오라기'라 한다)를 보여주는 광학현미경 사진 및 주사전자현미경 사진이고, 첨부된 도 2b는 디펙트가 형성된 단면을 보여주는 모식도이다.
종래의 ONO 패터닝 단계에서 감광막 제거과정(step 3)은 O2 플라즈마를 사용한 감광막 스트립 공정과 습식세정 공정으로 이루어져 있으며, 상기 습식세정은 황산(H2SO4)과 과산화수소(H2O2)를 6:1 비율로 혼합된 세정액을 130℃ 온도, 20 min 조건으로 진행하고 있으나 상기 세정액만으로는 ONO 막의 손실(loss) 없이 상기 실오라기를 완전히 제거할 수 없다는 문제점이 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 플래시 메모리의 플로팅게이트 전극 제조 공정에서 발생하는 식각 잔류물을 ONO 막의 손실 없이 완전히 제거할 수 있는 플래시 메모리의 게이트 전극 제조방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 플래시 메모리의 게이트 전극 제조방법은 소자 분리막이 형성된 반도체 기판 상에 터널 산화막을 형성한 후 폴리실리콘막을 증착하고나서 사진/식각 공정을 진행하여 상기 폴리실리콘막을 패터닝하여 플로팅 게이트를 형성하는 플로팅 게이트 형성단계; 제1 산화막, 질화막, 제2 산화막을 순차로 적층하여 ONO 막을 형성하는 ONO 형성 단계; 사진 공정을 진행하여 감광막 패턴을 형성하는 과정, 상기 감광막 패턴을 마스크로 하여 식각공정을 진행하는 건식식각 과정, 그리고 애싱 공정진행 후 황산·과산화수소를 포함한 제1 세정액과 TMH·과산화수소를 포함한 제2 세정액으로 세정하는 감광막 제거 과정을 포함하여 이루어진 ONO 패터닝 단계; 활성영역 부분에 산화막을 형성시키는 게이트 산화막 형성단계; 그리고 반도체 기판의 전면에 폴리실리콘막을 증착하고나서 사진/식각 공정을 진행하여 상기 폴리실리콘막을 패터닝하는 컨트롤 게이트 형성단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 ONO 패터닝 단계에서 감광막 제거 과정의 제2 세정액은 TMH:과산화수소:DIW의 혼합비를 1 : 2.3 : 36.7의 비율로 하는 것을 특징으로 한다.
또한, 상기 제2 세정액은 40℃±1℃의 온도로 유지하여 사용하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
본 발명의 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법은 플로팅 게이트 형성단계, ONO 형성 단계, ONO 패터닝 단계, 게이트 산화막 형성단계, 그리고 컨트롤 게이트 형성단계를 포함하여 이루어져 있다.
상기 플로팅 게이트 형성단계, ONO 형성 단계, 게이트 산화막 형성단계, 그리고 컨트롤 게이트 형성단계의 내용은 종래의 기술과 동일하므로 설명의 중복을 피하기 위하여 상세한 설명은 생략하고, 새로이 부가되는 단계들의 작용을 중심으로 하여 상세히 설명한다.
첨부된 도 3에 도시한 바와 같이, 본 발명의 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법의 ONO 패터닝 단계는 감광막 패터닝 과정, 건식식각 과정, 그리고 감광막 제거 과정을 포함하여 이루어진 것이다.
상기 감광막 패터닝 과정은 사진 공정을 진행하여 감광막 패턴을 형성하는 것으로서, 플로팅 게이트에 형성된 ONO 막을 제외한 나머지 부분 중에서 저전압(low voltage) 소자의 활성영역 영역에 존재하는 ONO 막을 선택적으로 제거하기 위해 사진 공정을 진행하는 것이다.
상기 건식식각 과정은 상기 감광막 패턴을 마스크로 하여 식각공정을 진행하여 ONO 막을 이루는 상기 제2 산화막, 질화막, 제1 산화막을 순차로 식각하는 과정이다. 이 과정에서 종래의 방법과 같이 건식식각 뿐만 아니라 습식식각을 사용하여 상기 ONO막을 제거하는 것도 가능하다.
상기 감광막 제거 과정은 애싱(ashing) 공정 진행 후 황산·과산화수소를 포 함한 제1 세정액과 TMH·과산화수소를 포함한 제2 세정액으로 세정하는 공정으로 이루어진 것이다.
상기 애싱 공정은 O2 플라즈마를 사용하여 상기 감광막을 제거하는 것이고, 상기 제1 세정액은 황산(H2SO4)과 과산화수소(H2O2)를 6:1 비율로 혼합된 세정액으로서, 130℃ 온도, 20 min 조건으로 사용된다.
상기 제2 세정액은 TMH(trimethyl-oxyethyl-ammonium-hydroxide;[(CH3)3NCH2CH2OH]OH, 이하 'TMH'라 한다)·과산화수소(H2O2)를 포함한 용액으로서, 경화된 감광막의 제거, 파티클 제거 등에 주로 사용되는 세정액이다.
상기 TMH는 단독으로 사용할 경우 실리콘의 표면을 비등방성(anisotropic) 식각하고 식각율이 높아서 실리콘 표면의 거칠기(roughmess)가 증가하기 때문에 과산화수소(H2O2) 및 DIW(deionized water)와 함께 혼합하여 사용한다. 즉 상기 과산화수소는 유기 오염물(organic contaminants)의 분해와 실리콘 표면에 산화막을 형성하여 표면 거칠기를 감소시킨다.
따라서 본 발명의 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법은 상기 TMH·과산화수소를 포함한 세정액에 의한 세정과정을 추가함으로써 경화된 감광막의 잔류물인 실오라기 디펙트를 완전히 제거할 수 있는 것이다.
도 4는 종래의 게이트 전극 제조방법과 본 발명의 일실시예에 따른 게이트 전극 제조방법에 의하여 진행된 웨이퍼 상에 발생되는 디펙트를 관찰한 데이터를 보여주는 그래프이다. 첨부된 도 4로부터 본 발명의 일실시예에 따른 게이트 전극 제조방법에 의하여 진행된 웨이퍼(우측 그래프) 상에는 실오라기가 발생하지 아니하였음을 관찰할 수 있다.
본 발명의 다른 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법의 ONO 패터닝 단계에서 감광막 제거 과정의 제2 세정액은 TMH:과산화수소:DIW의 혼합비를 1 : 2.3 : 36.7의 비율로 하는 것이 바람직하다.
상기 제2 세정액에서 과산화수소에 의한 산화 반응과 TMH에 의한 식각 반응이 동시에 일어나기 때문에 두 성분의 혼합비는 식각 잔류물 제거에 있어서 중요한 요소이다. 상기 TMH:과산화수소:DIW의 혼합비는 1 : 2.3 : 36.7의 비율로 하여 세정하는 것이 최적의 세정 조건이다.
본 발명의 또 다른 일실시예에 따른 플래시 메모리의 게이트 전극 제조방법의 제2 세정액은 40℃±1℃의 온도로 유지하여 사용하는 것이 바람직하다.
일반적으로 상기 제2 세정액에 의한 세정 공정은 75℃의 온도로 진행하는데, 이러한 조건은 열산화막(thermal oxide)기준으로 3 ~ 5Å/sec 정도의 산화막 손실(oxide loss)가 발생하므로, 본 발명의 또 다른 일실시예에 따른 제2 세정액은 40℃±1℃의 온도로 유지하여 사용하여 산화막 손실을 최소화함으로써 ONO 막의 손실 없이 실오라기 디펙트를 완전히 제거할 수 있는 것이다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 플래시 메모리의 게이트 전극 제조방법에 의하면 TMH를 포함하는 세정액에 의한 세정단계를 구비함으로써 플래시 메모리의 플로팅게이트 전극 제조 공정에서 발생하는 식각 잔류물을 ONO 막의 손실 없이 완전히 제거할 수 있어 공정을 안정화시키고 생산수율을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 소자 분리막이 형성된 반도체 기판 상에 터널 산화막을 형성한 후 제1 폴리실리콘막을 증착하고나서 사진/식각 공정을 진행하여 상기 제1 폴리실리콘막을 패터닝하여 플로팅 게이트를 형성하는 플로팅 게이트 형성단계; 제1 산화막, 질화막, 제2 산화막을 순차로 적층하여 ONO 막을 형성하는 ONO 형성 단계; 사진 공정을 진행하여 감광막 패턴을 형성하는 과정, 상기 감광막 패턴을 마스크로 하여 식각공정을 진행하는 건식식각 과정, 그리고 애싱 공정진행 후 황산·과산화수소를 포함한 제1 세정액과 TMH·과산화수소를 포함한 제2 세정액으로 세정하는 감광막 제거 과정을 포함하여 이루어진 ONO 패터닝 단계; 활성영역 부분에 산화막을 형성시키는 게이트 산화막 형성단계; 그리고 반도체 기판의 전면에 제2 폴리실리콘막을 증착하고나서 사진/식각 공정을 진행하여 상기 제2 폴리실리콘막을 패터닝하는 컨트롤 게이트 형성단계;를 포함하여 이루어진 것을 특징으로 하는 플래시 메모리의 게이트 전극 제조방법.
  2. 제1항에 있어서, 상기 ONO 패터닝 단계에서 감광막 제거 과정의 제2 세정액은 TMH:과산화수소:DIW의 혼합비를 1 : 2.3 : 36.7의 비율로 하는 것을 특징으로 하는 플래시 메모리의 게이트 전극 제조방법.
  3. 제1항에 있어서, 상기 제2 세정액은 40℃±1℃의 온도로 유지하여 사용하는 것을 특징으로 하는 플래시 메모리의 게이트 전극 제조방법.
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KR20030095589A (ko) * 2002-06-12 2003-12-24 동부전자 주식회사 반도체 소자의 제조 방법

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