KR100557611B1 - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로서, 고전압용 소자에 적용 가능한 듀얼 게이트 산화막(dual gate oxide)의 형성시 고전압 소자부를 정의하는 감광막을 제거하기 위하여 O2 플라즈마를 이용한 건식 제거방법을 적용함으로써 셀(Cell) 전압 변화 폭을 감소시켜 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
Description
도 1a 내지 도 1g 는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 공정도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체 소자의 게이트 산화막 형성 공정도.
도 3 은 종래 기술 및 본 발명에 따른 게이트 산화막의 두께 비교도.
< 도면의 주요한 부분에 대한 부호의 설명>
10,40 : 반도체 기판 12,20,42,50 : 산화막
14,44 : 고전압 소자부 16,46 : 저전압 소자부
18,48 : 감광막 패턴
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로서, 특히 고전압용 소자에 적용 가능한 듀얼 게이트 산화막(dual gate oxide)의 형성시 고전압 소자부를 정의하는 감광막을 제거하기 위하여 O2 플라즈마를 이용한 건식 제거 방법을 적용함으로써 셀(Cell) 전압 변화 폭을 감소시켜 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
일반적으로 고전압 소자부의 게이트 산화막 두께는 매우 두꺼운데 반하여 저전압 소자부의 게이트 산화막 두께는 매우 얇다. 기존의 방법을 적용하여 듀얼 게이트 산화막을 형성하면 초기에 성장시킨 저전압 소자부의 게이트 산화막 식각시 소자분리 산화막의 손실이 심하여 저전압 소자의 게이트 산화막 특성이 열화된다.
현재 개발되고 있는 듀얼 게이트 산화막 형성공정에서는 BOE(buffered oxide etchant)를 이용한 습식 딥-아웃(dip-out) 공정 이후 고전압 소자부에 존재하는 감광막을 제거하기 위한 공정으로 황산과 과수의 희석용액을 사용한 습식 세정공정을 진행한다.
하지만, 종래 기술의 모든 세정 장비들이 습식 감광막 제거 공정을 적용하지 않고 있고, 산화막 습식 딥-아웃 공정과 동시에 습식 감광막 제거 공정을 진행하기 위해서는 추가의 습식 세정장비의 투입이 반드시 요구된다.
이와 더불어 현재 제2차 게이트 산화막 성장 전 세정과정에서 적용되는 암모니아와 과수, DI의 희석용액의 경우 세정과정에서 상기 암모니아나 과수에 함유된 금속이온이 함유된 산화막(oxide)인 케미컬 산화막(chemical oxide)이 성장되며, 이로 인한 동작속도를 더 빠르게 하기 위해 저전압 소자부 상의 게이트 산화막 두께를 더 낮출 경우 전체 게이트 산화막의 두께에서 케미컬 산화막(chemical oxide)이 차지하는 비율이 점점 증가되어, 게이트 산화막의 신뢰성에 문제가 발생되어 소자의 오동작을 유발시킨다는 문제점이 있다.
도 1a 내지 도 1g 는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 공정도이다.
도 1a 를 참조하면, 반도체 기판(10) 상에 제1 산화막(12)을 형성한다.
도 1b 를 참조하면, 상기 구조의 전표면에 평탄화된 감광막(도시안됨)을 형성한다. 그다음, 고전압 소자부(14)을 정의하는 마스크(도시안됨)를 이용한 선택적 노광 및 현상 공정으로 저전압 소자부(16)상의 상기 감광막을 제거하여 제1 산화막(12)을 노출시킨다. 여기서, 고전압 소자부(14)상에 감광막 패턴(18)이 형성된다.
도 1c 를 참조하면, 상기 구조상의 스컴(scum)을 제거하기 위하여 세정공정을 실시한다.
도 1d 를 참조하면, 저전압 소자부(16)상의 제1 산화막(12)을 제거하여 반도체 기판(10)을 노출시킨다. 여기서, 제1 산화막(12)의 제거는 습식 식각방법으로 제거한다. 그리고, 상기 습식 식각방법은 BOE를 사용하는 것이 바람직하다.
도 1e 를 참조하면, 고전압 소자부(14)상에 형성된 감광막 패턴(18)을 제거한다. 여기서, 감광막 패턴(18)의 제거 또한 습식 식각방법으로 제거한다.
도 1f 를 참조하면, 상기 구조에 세정공정을 실시하고 상기 구조의 전표면에 제2 산화막(20)을 형성한다.
삭제
상기와 같은 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 방법은, 습식식각 방법으로 저전압 소자부 영역 상의 산화막을 제거하여 반도체 기판을 노출시키는데, 후속 감광막 패턴 제거공정에서 반도체 기판 상에 케미컬 산화막이 형성되어 소자의 오동작 등으로 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 고전압용 소자에 적용 가능한 듀얼 게이트 산화막(dual gate oxide)의 형성시 고전압 소자부를 정의하는 감광막을 제거하기 위하여 O2 플라즈마를 이용한 건식 제거방법을 적용함으로써 셀(Cell) 전압 변화 폭을 감소시켜 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법은,
반도체 기판 상에 제1 산화막을 형성하는 공정과,
저전압 소자부 상의 산화막을 노출시키는 감광막 패턴을 형성하는 공정과,
전체표면상부를 제1 세정하는 공정과,
상기 감광막 패턴을 마스크로 상기 저전압 소자부 상의 제1 산화막을 일정 두께 식각하는 공정과
상기 감광막 패턴을 O2 플라즈마를 이용하여 제거하는 공정과,
전체표면상부를 제2 세정하는 공정과,
반도체 기판 상에 제1 산화막을 형성하는 공정과,
저전압 소자부 상의 산화막을 노출시키는 감광막 패턴을 형성하는 공정과,
전체표면상부를 제1 세정하는 공정과,
상기 감광막 패턴을 마스크로 상기 저전압 소자부 상의 제1 산화막을 일정 두께 식각하는 공정과
상기 감광막 패턴을 O2 플라즈마를 이용하여 제거하는 공정과,
전체표면상부를 제2 세정하는 공정과,
전체표면상부에 제2 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
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또한 본 발명의 다른 특징은, 상기 저전압 소자부 상의 제1 산화막 식각 공정은 H2O : HF 의 비율이 100 : 1 인 용액을 이용하는 것과, 상기 저전압 소자부 상의 제1 산화막 식각 공정은 상기 제1 산화막의 두께가 10 Å이 될 때까지 식각하는 것과, 상기 감광막 패턴의 제거 공정은 100 ~ 150 ℃의 온도조건하의 O2 분위기에서 1000 ~ 2000 W의 파워를 가한 플라즈마 방식으로 제거하는 것과, 상기 제2 세정공정은 황산(H2SO4)과 과수(H2O2)의 희석용액을 사용하여 세정하는 제1단계와, H2O : HF 의 비율이 100 : 1 인 용액을 이용하여 세정하는 제2단계를 포함하는 것이다.
이하 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법에 관하여 첨부도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2g 는 본 발명에 따른 반도체 소자의 게이트 산화막 형성 공정도이다.
도 2a 를 참조하면, 반도체 기판(40) 상에 제1 산화막(42)을 형성한다. 여기서, 제1 산화막(42)의 두께는 후속 공정에서의 손실(loss)를 고려하여 10 Å 높게 형성한다.
도 2b 를 참조하면, 상기 구조의 전표면에 감광막(도시안됨)을 형성한다. 그다음, 고전압 소자부(44)을 정의하는 마스크(도시안됨)를 이용한 선택적 노광 및 현상 공정으로 저전압 소자부(46)상의 상기 감광막을 제거하여 저전압 소자부(46)의 제1 산화막(42)을 노출시킨다. 여기서, 고전압 소자부(44)상에만 감광막 패턴(48)이 남는다.
도 2c 를 참조하면, 상기 구조상의 스컴(scum)을 제거하기 위하여 세정공정을 실시한다.
도 2d 를 참조하면, 저전압 소자부(46)상의 제1 산화막(42)을 일정 두께 식각한다. 여기서, 상기 식각공정은 H2O : HF 의 부피 비율이 100 : 1 인 용액을 이용하는 것이 바람직하다. 또한, 상기 식각된 제1 산화막(42)의 두께는 10 Å 인 것이 바람직하다.
불화수소(HF) 수용액은 종래 기술에서 사용하는 BOE 보다 산화막의 제거에 있어 제거량을 조절하는 것이 더 용이하다.
도 2e 를 참조하면, 감광막 패턴(48)을 O2 플라즈마를 이용하여 제거한다. 여기서, 상기 제거공정은 100 ~ 150 ℃의 온도조건하의 O2 분위기에서 1000 ~ 2000 W의 파워를 가한 플라즈마 방식인 것이 바람직하다. 일반적으로, 플라즈마 타입은 CCP ( Capacitively Coupled Plasma ) 또는 ICP ( Inductively Coupled Plasma )의 두 가지 타입을 사용하며, 상기 CCP 타입은 감광막의 제거나 초창기의 식각장비로 주로 사용하였고, 최근에는 ICP 타입을 식각장비로 사용한다.
도 2f 를 참조하면, 상기 구조에 세정공정을 실시한다. 여기서, 상기 세정공정은 2단계로 수행되는데, 제1단계는 상기 플라즈마에 의한 감광막(48) 제거 공정에서 발생하는 잔류물을 황산(H2SO4)과 과수(H2O2)의 희석용액을 사용하여 제거하는 것이고, 제2단계는 노출된 반도체 기판 상의 잔류물을 H2O : HF 의 부피 비율이 100 : 1 인 용액을 이용하여 제거하는 것이다.
도 2g 를 참조하면, 상기 구조의 전표면에 제2 산화막(50)을 형성한다.
도 3 은 종래 기술과 본 발명에 따른 게이트 산화막의 두께 비교도이다.
도 3 을 참조하면, 각각의 공정 진행에 따라 게이트 산화막의 두께가 변동되는 것을 볼 수 있고, 특히, 습식 식각방법과 건식 식각방법을 사용하여 감광막 패턴을 제거했을 때의 게이트 산화막의 두께 변동을 관측할 수 있다.
이상에서 설명한 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법은, 저전압 소자부상의 산화막을 10 Å 남겨 후속 감광막 제거 공정에서의 반도체 기판의 손상을 방지하는 한편, 세정공정을 통해 남겨진 산화막에 형성된 케미컬 산화막(chemical oxide)을 제거함으로써, 결함없는 게이트 산화막을 형성할 수 있으므로 소자의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법은, 고전압용 소자에 적용 가능한 듀얼 게이트 산화막(dual gate oxide)의 형성시 고전압 소자부를 정의하는 감광막을 제거하기 위하여 O2 플라즈마를 이용한 건식 제거방법을 적용함으로써 셀(Cell) 전압 변화 폭을 감소시켜 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (5)
- 반도체 기판 상에 제1 산화막을 형성하는 공정과,저전압 소자부 상의 산화막을 노출시키는 감광막 패턴을 형성하는 공정과,전체표면상부를 제1 세정하는 공정과,상기 감광막 패턴을 마스크로 상기 저전압 소자부 상의 제1 산화막을 일정 두께 식각하는 공정과상기 감광막 패턴을 O2 플라즈마를 이용하여 제거하는 공정과,전체표면상부를 제2 세정하는 공정과,전체표면상부에 제2 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제1항에 있어서,상기 저전압 소자부 상의 제1 산화막 식각 공정은 H2O : HF 의 비율이 100 : 1 인 용액을 이용하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제1항에 있어서,상기 저전압 소자부 상의 제1 산화막 식각 공정은 상기 제1 산화막의 두께가 10 Å이 될 때까지 식각하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형 성 방법.
- 제1항에 있어서,상기 감광막 패턴의 제거 공정은 100 ~ 150 ℃의 온도조건하의 O2 분위기에서 1000 ~ 2000 W의 파워를 가한 플라즈마 방식으로 제거하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제1항에 있어서,상기 제2 세정공정은, 황산(H2SO4)과 과수(H2O2)의 희석용액을 사용하여 세정하는 제1단계와, H2O : HF 의 비율이 100 : 1 인 용액을 이용하여 세정하는 제2단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
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