JP3740792B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、トランジスタのゲート酸化膜などの薄い酸化膜を、パターン化されたレジストを用いてウエットエッチングする工程を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来、図4に示すように、例えばシリコン基板1上にある薄い酸化膜2の上に、レジストマスク3を形成した後、レジストマスク3が形成されていない部分の酸化膜3を薬液でウエットエッチングする際には、通常、フッ酸ではなく、バッファードフッ酸(これはフッ化アンモニウム(NH4 F)とフッ酸(HF)の混合液であるが、成分としては水(H2 O)を含む3成分系である。なお、これは、緩衝フッ酸とも言うが、以下、BHFと記載する)が用いられている。BHFが用いられる理由としては、まず、酸化膜2の上に形成されたレジストマスク3がほとんどエッチングされないことが挙げられる。また、他の理由としては、レジストマスク3と酸化膜2との界面にエッチング液が浸透し密着性を悪化させるということがないため、レジストマスク3の剥れが生じないことである。
【0003】
【発明が解決しようとする課題】
すなわち、従来、パターン化されたレジストを用いて酸化膜をエッチングする際に、フッ酸を用いると、レジストがエッチングされたり、レジストが剥れたりするため、所望のエッチングを行うことができず、良好な特性の半導体装置を製造することができなかった。
【0004】
ところで、ウエットエッチングでは、公知のように、薬液に漬ける時間が長い程、そのウェーハ面内では、精度良く均一にエッチングされる。しかしながら、ウェーハ面内で均一にエッチングしようとして、長時間、上述したBHF(通常、NH4 Fが40%、HFが50%の成分である)に漬けると、これによりシリコン基板1も多少、エッチングされてしまい、シリコン基板1がダメージを受ける。更に、集積回路では、すなわち1つのウェーハ上に複数の素子を形成する場合には、各素子を分離するためのフィールド酸化膜が形成されているのであるが、エッチングレートの大きいウエットエッチングを行うと、このフィールド酸化膜の膜減りが大きくなり、素子分離特性に悪影響が出る。そのため、オーバーエッチングを抑えて、適度なエッチングレートでエッチングを行うのがよい。
【0005】
そこで、例えば5nm程度の薄い酸化膜(トランジスタのゲート酸化膜では、現在、このような薄さの膜となっている)をウエットエッチングする際には、エッチングレートを抑制したBHFを用いる。BHFのエッチングレートの抑制は、BHF中に含まれるNH4 Fの成分比を大きくすることで行われる。しかしながら、その成分比を大きくすると、NH4 Fは結晶化しやすいため、(液状を保てなくなり)装置の安定稼働が難しくなる。そのため、通常、市販されているBHFでは、最もNH4 Fの成分比が多いものでは、NH4 F:HF=100:1程度であり、このエッチングレートは約9nm/min程度である。そこで、酸化膜の厚さが、上述したように5nm程度と薄い場合には、薬液に漬ける時間はごく短時間となる。そのため、ウェーハ面内で精度よくエッチングが行われない。すなわち、均一なエッチングが施されないので、ウェーハ上に形成される半導体装置の特性がばらつき、良好な半導体装置を製造することができない。
【0006】
そこで、現在、約5nm程度の薄い酸化膜をレジストマスクを用いてウエットエッチングするには、BHFを希釈した薬液(例えばNH4 F:HF=100:12程度の成分比のBHFを20〜50倍に水で希薄した薬液)が使用されている。しかしながら、BHFに多量の水を加えると、ぬれ性が低下し、エッチングを確実に行うことができなくなる。そこで、ぬれ性を補うために、BHFを希釈した薬液には、界面活性剤が添加されている。しかしながら、この界面活性剤は有機物であり、この有機物がウェーハの表面に残って、例えば、ゲート耐圧が劣化するなど、製造される半導体装置の特性を悪化させる要因になっている。
【0007】
本発明は、上述の問題に鑑みてなされ、レジストマスクが剥れることなく、更に、例えば5nm程度の薄い酸化膜を、均一にウエットエッチングして、良好な特性の半導体装置を製造することのできる半導体装置の製造方法を提供することを課題とする。
【0008】
【課題を解決するための手段】
以上の課題は、薄い酸化膜の上に、パターン化されたレジストを形成した状態で、フッ化水素の濃度が0.5重量パーセント以下であるフッ酸を用いて、レジストが形成されていない部分の薄い酸化膜を、ウエットエッチングにより除去する工程を有する半導酸装置の製造方法によって解決される。フッ酸を用いても、レジスト剥れが生じないので、所望のパターンを確実にエッチングすることができ、良好な特性の半導体装置を得ることができる。
【0009】
また、以上の課題は、シリコン基板の上に、熱酸化によって形成された第1の薄い酸化膜を形成する工程と、この第1の薄い酸化膜の上に、パターン化したレジストを形成する工程と、フッ化水素の濃度が0.5重量パーセント以下であるフッ酸を用いて、このレジストが形成されていない部分の前記第1の薄い酸化膜を除去するウエットエッチング工程と、使用したレジストを除去し、少なくとも前記シリコン基板の上に形成されている第1の薄い酸化膜の上に、第2の薄い酸化膜を形成する工程とによって、上記シリコン基板の上に、厚さの異なるゲート酸化膜を形成した半導体装置の製造方法によって達成される。これにより、熱酸化によって形成された第1の酸化膜が薄くても、レジストの剥離が生じることなく、ウェーハ面内で均一にエッチングされるので、良好な特性の半導体装置を製造することができる。
【0010】
【発明の実施の形態】
本発明では、パターン化されたレジストが形成されていない薄い酸化膜を、フッ化水素の濃度が0.5重量%以下のフッ酸を用いるウエットエッチングにより除去する工程を有する半導体装置の製造方法によって、解決される。これにより、薄い酸化膜の上に形成されたパターン化されたレジストが、全く剥れることがないので、所望のエッチングを行うことができ、すなわち、薄い酸化膜を所望のパターンにすることができる。なお、フッ化水素の濃度が0.5重量%以下のフッ酸を用いてウエットエッチングを行うことで、レジスト剥れが生じない理由としては、以下のようなことが考えられる。現在、薄い酸化膜の上に、レジストを所望のパターンに形成した後、レジストが形成されていない露出した薄い酸化膜をウエットエッチングする薬液としては、HF濃度が20重量%以下のフッ酸が用いられている。そして、この濃度では、HF2 -の電子供与力による化学反応が行われて、薄い酸化膜がエッチングされている。また、HF濃度が0.5〜10重量%の範囲では、HF濃度に比例して、HF2 -が生成される。加えて、HF濃度が0.5重量%を境として、すなわちHF濃度を0.5重量%以下とすると、エッチングに寄与するHF2 -が急激に減少するため、レジストもほとんどエッチングされず、レジストの剥れが生じない。
【0011】
また、HF濃度が0.5重量%以下のフッ酸では、そのエッチングレートは、熱酸化によって形成されたSiO2 膜に対しては、最大でも3nm/minである。そのため、従来、使用されていたBHFよりもはるかにエッチングレートを低下することができるので、ウエットエッチングを行う薬液に、長時間、晒すことができる。従って、ウェーハ面内で均一なエッチングを行うことができ、良好な特性の半導体装置を製造することができる。なお、CVD法により形成された酸化膜では、そのエッチングレートは10倍〜20倍大きくなるため、長時間、薬液に晒して、均一にエッチングを行うためには、このCVD法により形成された薄い酸化膜の膜厚を大きくすればよい。
【0012】
また、シリコン基板の上に、厚さの異なるゲート酸化膜を形成するためには、シリコン基板の上に、熱酸化によって形成された第1の薄い酸化膜を形成する工程と、この第1の薄い酸化膜の上に、パターン化したレジストを形成する工程と、フッ化水素の濃度が0.5重量パーセント以下であるフッ酸を用いて、このレジストが形成されていない部分の前記第1の薄い酸化膜を除去するウエットエッチング工程と、使用したレジストを除去し、少なくとも前記シリコン基板の上に形成されている第1の薄い酸化膜の上に、第2の薄い酸化膜を形成する工程とを経れば、レジストが剥れることなく、所望のエッチングが行え、かつウェーハ面内で均一にエッチングされるので、良好な特性の半導体装置を製造することができる。すなわち、例えば、メモリ回路とロジック回路とを混載させる半導体集積回路において、異なる厚さの比較的薄い(等方性のウエットエッチングをしてもそのサイドエッチングが許容できる程度の厚さの)酸化膜をウェーハ面内で均一にエッチングすることができるので、良好な特性の半導体装置を製造することができる。
【0013】
なお、薄い酸化膜として、トランジスタなどのゲート酸化膜が挙げられるが、微細化の進む現在では、ゲート酸化膜の厚さは、5nm程度となっている。なお、公知のように、ゲート酸化膜は、3nm付近にトンネル現象で決まる薄膜化の限界があるので、ゲート酸化膜としては、この限界である3nm程度の大きさは、一般に、形成されていない。
【0014】
なお、フッ酸のフッ化水素の濃度が低くなり過ぎると、例えば、HF濃度が0.125重量%程度(例えば50%濃度のフッ酸を400倍に希釈した濃度(このときのエッチングレートは0.75nm/min程度である)より低い場合)では、今度は上述したエッチングに寄与するHF2 -がフッ酸中にまばらに点在するようになってしまうため、生産効率が悪くなってしまう。従って、生産効率を低下させないようにするためには、フッ化水素の濃度は、0.5重量%以下であっても、フッ化水素の濃度の高いほうが好ましい。なお、ウエットエッチングする前に、薄い酸化膜の除去しない部分に形成されているレジストを、酸素(O2)プラズマにより表面処理すれば、ぬれ性が改善され、より効果的に、本発明のウエットエッチングを行うことができる。
【0015】
また、従来、例えば5nmの膜厚をウエットエッチングする際に使用されていた例えば50倍程度に希釈されたBHFより、本発明のフッ化水素の濃度が0.5重量%以下のフッ酸のほうが、Fイオンが少ないため、廃液にかかるコストを低下することができる。
【0016】
【実施例】
以下、本発明の実施例について、図面を参照して説明するが、これは、メモリとロジックとを混載させている半導体装置など、2つの厚みのゲートの酸化膜を1つのウェーハWに形成する製造工程を有する半導体装置の製造方法について説明する。
【0017】
図1乃至図3は、本発明の半導体装置の製造工程を示すものであるが、まず、図1のAに示すように、シリコン基板11上に、例えば950℃の公知のウエット酸化の選択酸化法(LOCOS法)で、フィールド酸化膜14を、例えば400nm〜600nm程度、形成する。次に、フィールド酸化膜14に比べて、かなり薄い膜である第1ゲート酸化膜部12を、850℃の熱酸化により、例えば5nm程度、形成する。なお、見やすくするため、図では、フィールド酸化膜14の厚さをかなり小さく示している。また、第1ゲート酸化膜部12は、フィールド酸化膜14上にも形成されるが、フィールド酸化膜14に対して、微々たる厚さであるので、図では省略している。
【0018】
次に、図1のBに示すように、レジスト13’を全面に塗布した後、公知のフォトリソグラフィ技術を用いて、図2のAに示すように、比較的厚いゲート酸化膜を形成するべき領域X、すなわち第1ゲート酸化膜部12の部分12aの上にのみレジスト13を形成されるようにする。すなわち、フィールド酸化膜14及び第1ゲート酸化膜部12の上に、パターン化したレジスト13(例えばノボラック樹脂でなる)を形成する。その後、このレジスト13をマスクとして、HF濃度が0.5%程度のフッ酸(例えば、50%濃度の市販のフッ酸を、100倍に希釈したもの)でウエットエッチングを行う。すると、図2のBに示すように、比較的薄いゲート酸化膜を形成するべき領域Y、すなわち第1ゲート酸化膜部12の、レジスト13が上に形成されず露出されている部分12bはエッチングされ、その下のシリコン基板11が露出される。なお、このとき、フィールド酸化膜14のレジスト13が形成されていない部分も、第1ゲート酸化膜部12の厚さ程度、エッチングされるが、上述したようにフィールド酸化膜14の厚さは、第1ゲート酸化膜12の厚さに比べてはるかに大きいので、これについては図示は省略して示している。
【0019】
このとき、第1ゲート酸化膜部12は、等方性であるウエットエッチングにより行われるが、エッチングすべき第1ゲート酸化膜部12の厚さは、約5nm程度と薄いので、サイドエッチングは、ほとんど生じない。なお、このとき、レジスト13の剥れは全く生じていなかった。なおまた、レジスト13が他の材料、例えば、環化ゴムやポリけい皮酸などの材料でも、レジスト13の剥れは全く生じなかった。
【0020】
次に、例えば公知の硫酸過水(H2SO4+H2O2+H2O)などのレジスト剥離液を用いて、レジスト13を除去する。そして、850℃の熱酸化を行い、第2ゲート酸化膜部15を、図3に示すように、例えば5nm程度形成する。なお、この第2ゲート酸化膜部15も、上記第1ゲート酸化膜部12と同様に、フィールド酸化膜14上にも形成されるが、フィールド酸化膜14に対して、微々たる厚さであるので、図では省略している。このとき、比較的厚いゲート酸化膜を形成するべき領域Xには、約10nm程度の厚さのゲート酸化膜16(これは第1ゲート酸化膜部12の部分12aと第2ゲート酸化膜部15の部分15aとからなり、特許請求の範囲の第1の薄い酸化膜に相当する)が形成され、また薄いゲート酸化膜を形成するべき領域Yには、約5nm程度の厚さのゲート酸化膜17(これは第2ゲート酸化膜部15の部分15bからなり、特許請求の範囲の第2の薄い酸化膜に相当する)が形成される。その後、種々の工程を経て、上述した半導体装置を製造する。
【0021】
本実施例では、2つの厚さのゲート酸化膜16、17を1つのウェーハWとして形成するために、HF濃度が0.5重量%程度のフッ酸を用いてウエットエッチングを行った。そのため、そのエッチングレートは3nm/min程度の速度であるので、約5nmの厚さの第1ゲート酸化膜部12をエッチングする際には、薬液に晒す時間を、従来よりも充分、長くすることができる。従って、従来より、均一なエッチングを行うことができるので、良好な特性の半導体装置を製造することができる。また、本実施例では、ウエットエッチングを行う際に、フッ酸を用いても、レジスト剥れが生ぜず、エッチングされるレジスト13の量も少なくなるので、所望のパターンで薄い酸化膜をエッチングすることができる。加えて、第1ゲート酸化膜部12のウエットエッチングでは、サイドエッチングの量がごくわずかであるので、よりレジストが剥れにくくなっている。
【0022】
以上、本発明の実施例について説明したが、勿論、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【0023】
例えば、上記実施例では、厚さが異なる酸化膜として酸化膜16、17という2の膜を示したが、例えば、3つ以上の異なる酸化膜を形成する際にも、勿論、適用することができる。また、上記実施例において、パターン化したレジスト13を、酸素プラズマによる表面処理を施せば、本発明を、更に、効果的に行うことが可能である。
【0024】
また、上記実施例では、薄い酸化膜がゲート酸化であるとして説明したが、勿論、従来のウエットエッチングのエッチングレートでは、長い時間、薬液に晒すことができないために、均一にエッチングが行われないようなかった薄い酸化膜を、パターン化したレジストを用いてエッチングする場合であればよく、例えば、酸化膜でなる薄い層間絶縁膜をエッチングする工程にも、適用可能である。
【0025】
更に、上述した実施例では、ゲート酸化膜17の厚さは、約5nm程度に形成したが、例えば、3.5nm程度の厚さ(ただし、上述したようにゲート酸化膜は、3nm付近にトンネル現象で決まる薄膜化の限界があるので、ゲート酸化膜としては、3nmより厚いほうがよい)としてもよい。なお、上記実施例では、本発明のウエットエッチングを行った後に形成する第2ゲート酸化膜部15は、CVD法によって形成してもよい。なお、上記実施例では、ゲート酸化膜として熱酸化によって形成された酸化膜としたが、上記実施例の形態で述べたように、CVD法による酸化膜や窒化酸化膜を用いてもよい。
【0026】
【発明の効果】
以上述べたように、本発明の半導体装置の製造方法によれば、フッ酸を用いてウエットエッチングしても、レジストの剥れが生じない。また、フッ酸を用いてウエットエッチングしたので、例えば5nm程度と比較的薄い酸化膜を、有機物を半導体装置に残留させることなく、均一にエッチングすることができる。従って、レジストを用いたウエットエッチングで、所望のパターンの酸化膜を、確実に、形成することができるので、良好な特性の半導体装置を製造することができる。
【図面の簡単な説明】
【図1】本発明の実施例における未完の半導体装置を示す正面断面図であり、Aは熱酸化による第1の薄い酸化膜を形成した工程を示し、Bは第1の薄い酸化膜の上にレジストを塗布した工程を示している。
【図2】本発明の実施例における未完の半導体装置を示す正面断面図であり、Aはレジストをパターン化した工程を示し、Bはウエットエッチングを行った工程を示している。
【図3】本発明の実施例における未完の半導体装置を示す正面断面図であり、第2の薄い酸化膜を形成した工程を示している。
【図4】従来例における未完の半導体装置を示す正面断面図であり、シリコン基板上にパターン化したレジストを形成した工程を示している。
【符号の説明】
11……シリコン基板、12……第1ゲート酸化膜部、12a……部分、12b……露出されている部分、13……レジスト、15……第2ゲート酸化膜部、16……ゲート酸化膜部、17……ゲート酸化膜部、W……ウェーハ。
Claims (1)
- シリコン基板表面にフィールド酸化膜を形成し、前記フィールド酸化膜により画定された、比較的厚いゲート酸化膜を形成するべき領域Xと、比較的薄いゲート酸化膜を形成するべき領域Yとを形成する工程と、
前記領域Xと領域Y表面に3nm以上5nm以下の第1の薄い酸化膜を形成する工程と、
前記領域Xの第1の薄い酸化膜上に、パターン化したレジストを形成する工程と、
前記領域Yの第1の薄い酸化膜を除去してシリコン基板表面を露出する工程と、
前記パターン化したレジストを除去する工程と、
前記領域Xの第1の薄い酸化膜上と、領域Yのシリコン基板表面に、第2の薄い酸化膜を形成する工程とによって、
前記シリコン基板の上に、厚さの異なるゲート酸化膜を形成する半導体装置の製造方法であって、
前記領域Yの第1の薄い酸化膜を除去してシリコン基板表面を露出する工程は、
フッ化水素の濃度が0.125重量%以上0.5重量%以下であるフッ酸を用いたウエットエッチング工程
であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14890497A JP3740792B2 (ja) | 1997-06-06 | 1997-06-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14890497A JP3740792B2 (ja) | 1997-06-06 | 1997-06-06 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10340882A JPH10340882A (ja) | 1998-12-22 |
JP3740792B2 true JP3740792B2 (ja) | 2006-02-01 |
Family
ID=15463277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14890497A Expired - Lifetime JP3740792B2 (ja) | 1997-06-06 | 1997-06-06 | 半導体装置の製造方法 |
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Country | Link |
---|---|
JP (1) | JP3740792B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245602A (ja) * | 1999-03-03 | 2006-09-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
KR20020050370A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 물반점 형성을 억제하는 반도체 소자의 제조 방법 |
-
1997
- 1997-06-06 JP JP14890497A patent/JP3740792B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10340882A (ja) | 1998-12-22 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050628 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050902 |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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