JP4358556B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、高誘電率の絶縁膜を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路装置における高集積化が大きく進展しており、MOS(Metal Oxide Semiconductor)型半導体装置では高集積化に対応するためのトランジスタ等の素子の微細化、高性能化が図られている。特に、MOS構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【0003】
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜(SiO2膜)が用いられてきた。一方、ゲート電極の微細化に伴いゲート絶縁膜の薄膜化が進むと、キャリア(電子および正孔)がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになる。例えば、130nmノードのデバイスで要求されるゲート絶縁膜の膜厚はSiO2膜で2nm程度であるが、この領域はトンネル電流が流れ始める領域である。したがって、ゲート絶縁膜としてSiO2膜を用いた場合には、ゲートリーク電流を抑制することができずに消費電力の増大を招くことになる。
【0004】
そこで、SiO2膜に代えて、より誘電率の高い材料をゲート絶縁膜として使用する研究が行われている。高誘電率の絶縁膜(以下、High−k膜という。)としては、従来、TiO2膜やTa2O5膜などが検討されてきたが、最近では、Al2O3膜、HfO2膜、HfAlOx膜およびHfSiOx膜などがシリコン上での安定性に優れていることから注目されている。
【0005】
【発明が解決しようとする課題】
図3は、ゲート絶縁膜としてHigh−k膜を用いた場合の従来法による電界効果トランジスタ(Field Effect Transistor)の製造工程を示す断面図である。
【0006】
シリコン基板301上に公知の方法を用いて素子分離領域302,303を形成した後、熱酸化法によってSiO2膜304を形成する。次に、High−k膜305、ゲート電極としての多結晶シリコン膜306およびマスク材としてのSiO2膜307を順に成長させる。その後、ゲート電極の寸法均一性向上を目的として反射防止膜308を形成してから、フォトリソグラフィ法を用いてレジストパターン309を形成する(図3(a))。
【0007】
次に、レジストパターン309をマスクとして反射防止膜308、SiO2膜307をドライエッチングし、SiO2膜パターン310を形成する(図3(b))。
【0008】
次に、SiO2膜パターン310をマスクとして多結晶シリコン膜306をドライエッチングし、多結晶シリコン膜パターン311を形成する(図3(c))。
【0009】
最後に、High−k膜305をエッチングすることによってゲート電極が完成するが、この際に次のような問題があった。
【0010】
半導体装置の製造工程では、エッチングレートや被加工膜の膜厚のばらつきなどに起因するエッチング残渣の発生を防止するために、一般にオーバーエッチングをすることが行われる。High−k膜の場合、その膜厚の最も大きい部分がエッチングされたときがジャストエッチングの状態であるとすると、これ以降はオーバーエッチングとなる。オーバーエッチング工程では、下地のSiO2膜がエッチングされる。そして、SiO2膜の最も膜厚の小さい部分がエッチングによって消失するまでの時間がプロセスマージンとして考えられる。
【0011】
実際には、どのタイミングでジャストエッチングとなるのかを具体的に把握することは困難である。そこで、予想されるエッチングレートや被加工膜の膜厚などのばらつきに、所定の係数を掛けて得られた値に相当する時間の分だけオーバーエッチングされる。
【0012】
しかしながら、High−k膜の場合には、成膜技術やエッチング技術などの周辺技術が成熟していないことから、予想されるばらつきが大きくなるとともに、上記の係数の値も大きく設定する必要がある。このため、計算によって求められるオーバーエッチングの時間が、プロセスマージンを容易に超えてしまうという問題があった。プロセスマージンを超えてエッチングが行われると、SiO2膜の下地のシリコン基板までエッチングされてしまう。このため、図3(d)に示す構造のようになり、所望のエクステンション領域およびソース・ドレイン領域の形成が阻害される。
【0013】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、High−k膜をエッチングする際のプロセスマージンを大きくして、安定的に半導体装置を製造できる方法を提供することにある。
【0014】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【0015】
【課題を解決するための手段】
本発明にかかる半導体装置の製造方法は、半導体基板上にシリコンを含む酸化膜を形成する工程と、該シリコンを含む酸化膜上に、SiO 2 より高い誘電率を有する高誘電率絶縁膜を形成する工程と、該高誘電率絶縁膜をドライエッチングしたときに該高誘電率絶縁膜に形成されるダメージ層膜厚を予め測定する工程と、該高誘電率絶縁膜をドライエッチングし、該ダメージ層膜厚以下の膜厚を有する該高誘電率絶縁膜を残存させる工程と、該ダメージ層膜厚以下の膜厚を有する該高誘電率絶縁膜をウェットエッチングによって除去する工程とを有し、該高誘電率絶縁膜は、HfO 2 、ZrO 2 、La 2 O 3 、Y 2 O 3 およびAl 2 O 3 よりなる群から選ばれる少なくとも1種の材料からなる膜、または、HfO 2 、ZrO 2 、La 2 O 3 、Y 2 O 3 およびAl 2 O 3 よりなる群から選ばれる少なくとも1種の材料にSiO 2 を混合した材料からなる膜であり、該ウェットエッチングは、HFおよびNH 4 FOHの少なくとも一方を用いて行われることを特徴とする。
【0016】
本発明において、高誘電率絶縁膜は、HfO2、ZrO2、La2O3、Y2O3およびAl2O3よりなる群から選ばれる少なくとも1種の材料からなる膜とすることができる。また、高誘電率絶縁膜は、HfO2、ZrO2、La2O3、Y2O3およびAl2O3よりなる群から選ばれる少なくとも1種の材料にSiO2を混合した材料からなる膜とすることもできる。また、高誘電率絶縁膜は、これらの材料にさらに窒素を含む材料からなる膜とすることもできる。
【0017】
本発明において、ドライエッチングは、BCl3、Cl2、HBr、CF4、O2、Ar、N2およびHeよりなる群から選ばれる少なくとも1種のガスを用いて行うことができる。
【0018】
本発明において、ウェットエッチングは、HFおよびNH4FOHの少なくとも一方を用いて行うことができる。
【0019】
本発明において、シリコンを含む酸化膜は、シリコン酸化膜、シリコン酸窒化膜およびシリケート膜よりなる群から選ばれるいずれか1の膜とすることができる。
【0020】
【発明の実施の形態】
本発明者は、鋭意研究を行った結果、High−k膜についてその膜厚方向の一部にドライエッチングを行うと、残りのHigh−k膜には、ウェットエッチングによって除去可能なダメージ層が形成されることを見出した。このダメージ層は、ドライエッチングの際のプラズマダメージやエッチング種の打ち込みなどによりHigh−k膜が変質して形成されたものと考えられる。
【0021】
そこで、本発明者は、High−k膜をドライエッチングした後、形成されたダメージ層をウェットエッチングすることによって、エッチングマージンを大きくすることができると考え、本発明に至った。
【0022】
ダメージ層は、High−k膜の表面から所定深さの領域に渡って形成される。そして、ダメージ層の膜厚は、ドライエッチングの条件に依存して変化する。表1は、ドライエッチングの条件を変えてダメージ層の膜厚を測定した結果の一例である。試料A〜Dは、シリコン基板上にSiO2膜を介してHfO2膜を形成したものに、それぞれ表に示す条件にしたがって2分間ドライエッチングを行った後、1%の希フッ酸溶液(温度25℃)に2分間浸漬するウェットエッチングを行うことによって作製した試料である。これらの試料について、ウェットエッチングの前後で膜厚を測定し、その差をダメージ層の膜厚として求めた。
【0023】
【表1】
【0024】
表1より、試料A〜Dのいずれにおいてもダメージ層が形成されるが、その膜厚はドライエッチングの条件によって異なることが分かる。また、表1の例によれば、ダメージ層は0.4nm〜0.7nmと比較的大きい膜厚で形成される。このことは、後述するように、エッチングマージンを大きくするのに効果的である。
【0025】
本発明によるHigh−k膜のエッチング工程を、図1(a)〜(d)を用いて説明する。図1(a)において、シリコン基板101上には、SiO2膜102を介してHigh−k膜103が形成されている。そして、High−k膜103に対して所定深さまでドライエッチングを行うと、残ったHigh−k膜103の表面にはダメージ層104が形成される(図1(b))。例えば、表1の試料Cの条件でドライエッチングを行った場合、0.7nmの膜厚でダメージ層が形成される。
【0026】
そこで、本発明においては、ダメージ層104のみが残るようにしてHigh−k膜103をエッチングする。例えば、表1の試料Cの条件の場合には、High−k膜を0.7nm残してドライエッチングする。このようにすることによって、図1(c)に示す構造が得られる。次に、残ったダメージ層104をウェットエッチングする。これにより、High−k膜103を全て除去して、図1(d)の構造とすることができる。
【0027】
ここで、ドライエッチング後に残るHigh−k膜の膜厚は、形成されるダメージ層の膜厚以下であればよい。例えば、試料Cの条件の場合には、0.7nmより小さい膜厚であってもよい。一方、High−k膜がダメージ層の膜厚を超えて残存することは好ましくない。例えば、試料Cの条件の場合に、0.7nmよりも大きい膜厚でHigh−k膜が残ると、ダメージ層の下にさらにダメージを受けていないHigh−k膜が存在してしまう。このため、ウェットエッチング後にもHigh−k膜が残存することとなって、本発明の効果は得られなくなる。
【0028】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。
【0029】
実施の形態1
図2は、本実施の形態による半導体装置の製造工程を示す断面図である。まず、半導体基板としてのシリコン基板201の上に、公知の方法を用いて素子分離領域202,203を形成する。
【0030】
次に、素子分離領域202と素子分離領域203によって挟まれた領域に、シリコンを含む酸化膜としてSiO2膜204を形成する。SiO2膜204の膜厚は、例えば1nm程度とすることができる。また、SiO2膜204は、例えば熱酸化法などによって形成することができる。
【0031】
次に、素子分離領域202,203およびSiO2膜204の上に、高誘電率絶縁膜(以下、High−k膜という。)205を形成する。High−k膜205の膜厚は、例えば3nm〜7nm程度とすることができる。
【0032】
High−k膜205としては、例えば、HfO2、ZrO2、La2O3、Y2O3およびAl2O3よりなる群から選ばれる少なくとも1種の材料からなる膜を用いることができる。また、High−k膜205は、HfO2、ZrO2、La2O3、Y2O3およびAl2O3よりなる群から選ばれる少なくとも1種の材料にSiO2または窒素を混合した材料からなる膜であってもよい。さらに、High−k膜205は、HfO2、ZrO2、La2O3、Y2O3およびAl2O3よりなる群から選ばれる少なくとも1種の材料にSiO2および窒素を混合した材料からなる膜であってもよい。
【0033】
High−k膜205を形成した後は、この上に、ゲート電極となる多結晶シリコン膜206、マスク材となるSiO2膜207を順に形成する。多結晶シリコン膜206の膜厚は、例えば150nm程度とすることができる。また、SiO2膜207の膜厚は、例えば100nm程度とすることができる。
【0034】
SiO2膜207を形成した後は、この上に反射防止膜208を形成する。反射防止膜208は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜208としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本発明においては、反射防止膜はなくてもよい。
【0035】
次に、反射防止膜208の上にレジスト膜(図示せず)を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン209を形成する。以上の工程によって、図2(a)の構造が得られる。
【0036】
次に、図2(b)に示すように、ゲートマスクとなるSiO2膜パターン210を形成する。
【0037】
まず、図2(a)のレジストパターン209をマスクとして反射防止膜208,SiO2膜207をエッチングする。その後、不要となったレジストパターン209を除去することによって、SiO2膜パターン210を形成することができる。
【0038】
尚、上記の例では、レジストパターンをSiO2膜へ転写し、得られたSiO2膜パターンをマスクとして多結晶シリコン膜をエッチングする例について示したが、本発明はこれに限られるものではない。例えば、レジストパターンをマスクとしたエッチングによって、多結晶シリコン膜パターンにレジストパターンを直接転写してもよい。
【0039】
SiO2膜パターン210が形成された後は、例えば、酸素ガスを用いたプラズマ処理を行うことによって反射防止膜パターンを除去することができる。
【0040】
次に、SiO2膜パターン210をマスクとして、多結晶シリコン膜206のエッチングを行うことによって、図2(c)に示す構造が得られる。図において、多結晶シリコン膜パターン213はゲート電極である。
【0041】
次に、SiO2膜パターン210をマスクとしてHigh−k膜205のエッチングを行う。本発明においては、まず、High−k膜のドライエッチングを行う。この際、所定膜厚のHigh−k膜を残してドライエッチングを終了する。次に、残りのHigh−k膜をウェットエッチングによって完全に除去する。これにより、図2(d)に示すHigh−k膜パターン214が得られる。ここで、ドライエッチング工程で残すHigh−k膜の膜厚は、この工程で形成され得るダメージ層の膜厚以下であるとする。このようにすることによって、ドライエッチング終了後に、ダメージ層のみが残るようにすることができる。
【0042】
本発明におけるドライエッチングは、例えば、BCl3、Cl2、HBr、CF4、O2、Ar、N2およびHeよりなる群から選ばれる少なくとも1種のガスを用いて行うことができる。但し、本発明において用いられるドライエッチングガスはこれらに限られるものではない。物理的エッチングおよび化学的エッチングの少なくとも一方によってHigh−k膜をエッチング可能なガスであれば、本発明に適用することができる。
【0043】
例えば、エッチングガスとしてCl2、HBrおよびO2の混合ガスを用い、誘導結合による低圧高密度プラズマによって、High−k膜をエッチングすることができる。ここで、エッチングの際の圧力は20mTorr、バイアス電力は100Wとすることができる。また、エッチング時間は、例えば2分間とすることができる。
【0044】
また、本発明におけるウェットエッチングは、HFおよびNH4FOHの少なくとも一方を用いて行うことができる。例えば、室温(25℃)で1%の希フッ酸水溶液に2分間浸漬することによってエッチングすることができる。
【0045】
ここで、本発明によるプロセスマージンを従来法と比較して考える。
【0046】
例えば、膜厚1nmのSiO2膜の上に、膜厚5nmのHigh−k膜が形成されているとする。このとき、SiO2膜のエッチングレートは1nm/分、High−k膜のエッチングレートは2nm/分であるとする。また、High−k膜の膜厚のばらつきは、20%(すなわち、1nm)であるとする。尚、簡単のために、エッチングマージンを算出する際の係数を1とする。
【0047】
従来法によれば、ジャストエッチングの状態において、エッチングが最も進行している部分では、膜厚1nmのHigh−k膜に相当する分のSiO2膜(すなわち、膜厚0.5nmのSiO2膜)がエッチングされている。このことは、ジャストエッチングでのSiO2膜の膜厚は、最も薄い部分で0.5nmであることを意味している。したがって、この場合のエッチングマージンは、{0.5(nm)×60(秒)}/1(nm)=30(秒)である。
【0048】
一方、本発明によれば、ダメージ層を残してドライエッチングを終了するので、ジャストエッチングの状態ではSiO2膜に加えてダメージ層が残存しており、このダメージ層に相当する分だけエッチングマージンを大きくすることが可能となる。
【0049】
例えば、エッチングガスとしてCl2、HBrおよびO2の混合ガスを用い、圧力を20mTorr、バイアス電力を100Wとしてエッチングを行う。表1で説明したように、この場合(試料Cに対応)に形成されるダメージ層の膜厚は0.7nmであるから、High−k膜が最大で0.7nmの膜厚で残存するようにしてエッチングを終了する。本発明者の検討によれば、ダメージ層のエッチングレートは、ダメージを受けていないHigh−k膜のエッチングレートに等しい。したがって、{0.7(nm)×60(秒)}/2(nm)=21(秒)の分だけエッチングマージンは大きくなる。具体的には、エッチングマージンは、上記の30秒にこの21秒を加えた51秒となる。
【0050】
上記のことは次のように言い換えることもできる。
【0051】
従来法においては、High−k膜の最も厚い部分が完全にエッチングされたときがジャストエッチングの状態となる。この場合、最もエッチングが進行している部分でのSiO2膜の膜厚は0.5nmである。一方、本発明によれば、High−k膜の最も厚い部分の膜厚が0.7nmになるまでエッチングされたときがジャストエッチングの状態となる。この場合、最もエッチングが進行している部分でのSiO2膜の膜厚は、従来法での0.5nmに、High−k膜の膜厚0.7nmに相当するSiO2膜の膜厚0.35nmを加えた値(0.85nm)となる。したがって、本発明によれば、エッチングマージンは、{0.85(nm)×60(秒)}/1(nm)=51(秒)となる。
【0052】
本実施の形態においては、ドライエッチングの条件によってダメージ層の膜厚が変化することを述べたが、High−k膜の種類によってもダメージ層の膜厚を変えることができる。一般に、HfAlOx膜やHfSiOx膜ではHfO2膜よりも厚いダメージ層が形成される。したがって、プラズマエッチングによって除去する膜厚を小さくしてよりエッチングマージンを大きくすることが可能となる。
【0053】
このように、本発明によれば、従来法と比較してエッチングマージンを大きくすることができるので、シリコン基板をエッチングすることなくオーバーエッチングを行うことが可能となる。
【0054】
また、本発明は、ドライエッチングによってHigh−k膜の大部分を除去した後、ダメージ層をウェットエッチングによって除去するものである。すなわち、単にダメージ層を形成した後にウェットエッチングを行うものではない。例えば、High−k膜を酸素プラズマ処理することによって、エッチングすることなしにダメージ層のみを形成し、その後、ウェットエッチングによってダメージ層を除去する場合には、所定の膜厚のHigh−k膜を全てエッチングするのに複数回のダメージ層の形成が必要となる。一方、本発明は、このような複数回の処理を必要としないので、より簡便にHigh−k膜をエッチングすることができる。
【0055】
本実施の形態においては、High−k膜の下地膜としてSiO2膜を用いた例について示したが、本発明はこれに限られるものではない。High−k膜の下地膜はシリコンを含む酸化膜であればよく、例えばシリコン酸窒化膜やシリケート膜などを用いてもよい。
【0056】
また、本実施の形態においては、ゲート電極材料として多結晶シリコン膜を用いた例について述べたが、本発明はこれに限られるものではない。アモルファスシリコンまたはシリコンゲルマニウムなどのシリコンを含む膜であれば、ゲート電極材料として用いることができる。
【0057】
さらに、本実施の形態においては、トランジスタのゲート絶縁膜にHigh−k膜を用いた例について述べたが、本発明はこれに限られるものではない。例えば、受動素子としてのキャパシタ膜にHigh−k膜を用いた例にも適用することが可能である。
【0058】
【発明の効果】
本発明によれば、ドライエッチングによって生成したダメージ層のみを残してHigh−k膜を除去した後、このダメージ層をウェットエッチングによって除去する。これにより、High−k膜をエッチングする際のエッチングマージンを大きくすることが可能となる。
【図面の簡単な説明】
【図1】 (a)〜(d)は、本実施の形態によるHigh−k膜のエッチング工程を示す断面図である。
【図2】 (a)〜(d)は、本実施の形態による半導体装置の製造工程を示す断面図である。
【図3】 (a)〜(d)は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
101,201,301 シリコン基板、
202,203,302,303 素子分離領域、
213,311 多結晶シリコン膜パターン、
102,204,304 SiO2膜、
103,205,305 高誘電率絶縁膜(High−k膜)、
104 ダメージ層、
206,306 多結晶シリコン膜、
208,308 反射防止膜、
209,309 レジストパターン、
210,310 SiO2膜パターン。
Claims (1)
- 半導体基板上にシリコンを含む酸化膜を形成する工程と、
前記シリコンを含む酸化膜上に、SiO2より高い誘電率を有する高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜をドライエッチングしたときに前記高誘電率絶縁膜に形成されるダメージ層膜厚を予め測定する工程と、
前記高誘電率絶縁膜をドライエッチングし、前記ダメージ層膜厚以下の膜厚を有する前記高誘電率絶縁膜を残存させる工程と、
前記ダメージ層膜厚以下の膜厚を有する前記高誘電率絶縁膜をウェットエッチングによって除去する工程とを有し、
前記高誘電率絶縁膜は、HfO 2 、ZrO 2 、La 2 O 3 、Y 2 O 3 およびAl 2 O 3 よりなる群から選ばれる少なくとも1種の材料からなる膜、または、HfO 2 、ZrO 2 、La 2 O 3 、Y 2 O 3 およびAl 2 O 3 よりなる群から選ばれる少なくとも1種の材料にSiO 2 を混合した材料からなる膜であり、
前記ウェットエッチングは、HFおよびNH 4 FOHの少なくとも一方を用いて行われることを特徴とする半導体装置の製造方法。
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