KR100762907B1 - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 금속물질을 갖는 게이트의 식각을 버티칼(vertical)하게 수행할 수 있는 세정 공정을 포함한 반도체 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 게이트 물질로서 게이트절연막과 폴리실리콘막 및 금속막을 차례로 형성하는 단계; 상기 금속막과 폴리실리콘막의 일부를 1차 식각하는 단계; 상기 1차 식각시 식각된 금속막의 표면 및 폴리실리콘막 일부면에 발생된 폴리머 및 유기물이 제거되도록 세정 공정을 수행하는 단계; 상기 식각된 폴리실리콘막 및 금속막을 포함한 기판 전면 상에 균일한 두께로 질화막 계열의 막으로 이루어진 산화방지용 절연막을 형성하는 단계; 및 상기 산화방지용 절연막과 1차 식각시 식각되지 않은 폴리실리콘막 부분 및 게이트절연막을 2차 식각하여 게이트 패턴을 형성하는 단계;를 포함하며, 상기 세정 공정은 금속막의 표면 및 폴리실리콘막의 일부면에 발생된 폴리머 및 유기물을 제거함과 아울러 금속막의 손실을 방지하도록 기판 결과물에 대해 HF를 이용하여 1차 세정 공정을 수행하는 단계; 및 상기 폴리머 및 유기물이 제거된 폴리실리콘막의 표면이 친수성화가 되도록 O3을 이용하여 2차 세정 공정을 수행하는 단계;로 구성되는 것을 특징으로 한다.

Description

반도체 소자의 게이트 형성방법{Method for forming gate of semiconductor device}
도 1a 및 도 1b는 종래 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 1c 및 도 1d는 종래의 문제점을 도시한 도면.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
41: 반도체기판 42: 게이트산화막
43: 폴리실리콘막 44: 금속-실리사이드막
45: 금속-질화막 46: 금속막
47: 게이트하드마스크막 48: 산화방지막용 절연막
49: 게이트
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 게이트 금속막 식각 후 불순물을 제거하는 세정방법에 관한 반도체 소자의 게이트 형성방법에 관한 것이다.
최근, 반도체 소자의 고집적화가 진행되면서, 셀(cell) 사이즈의 감소로 인해 게이트 선폭 감소가 수반되고 있고, 이에 따라, 미세 선폭에서의 저 저항 구현이 가능한 게이트 형성에 대한 다양한 기술들이 연구 및 개발되고 있다.
이에, 저항이 매우 낮은 금속 물질인 텅스텐을 게이트 물질로서 사용하게 되었다.
여기서, 현재 진행되고 있는 반도체 소자의 게이트 형성방법을 도 1a 및 도 1b를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 반도체기판(21) 상에 게이트 물질로 게이트산화막(22), 폴리실리콘막(23)과 게이트 금속막으로 텅스텐실리사이드(24)와 텅스텐질화막(25) 및 텅스텐막(26)을 차례로 증착하며, 상기 텅스텐막(26) 상에 게이트 영역을 가리는 게이트 하드마스크막(27)을 형성한다.
그런다음, 상기 게이트 하드마스크막(27)을 식각마스크로 이용하여 상기 텅스텐막(26)과 텅스텐질화막(25) 및 텅스텐실리사이드막(24)을 1차 식각한다. 이때, 상기 폴리실리콘막(23)의 일부분도 식각되어진다.
다음으로, 상기 1차 식각 후에 식각된 게이트 물질(26,25,24,23)의 표면에 발생된 폴리머와 유기물을 제거하기 위해 기판 결과물에 대해 SPM(Sulfuric aicd Peroxide Mixture) 용액과 HF 용액을 이용하여 세정 공정을 차례로 수행한다. 상기 SPM 용액은 황산과 과산화수소수가 4:1의 비율로 혼합된 용액을 일컫는다.
도 1b를 참조하면, 상기 식각된 게이트 물질을 포함한 기판 전면에 후속 열공정시 게이트 금속막인 텅스텐의 산화를 방지하기 위한 산화방지막용 절연막(28)을 균일한 두께로 증착한다. 그런다음, 상기 게이트 하드마스크막(27)을 식각마스크로 이용하여 상기 절연막(28)과 1차 식각시 식각되지 않은 폴리실리콘막(23) 및 게이트산화막(22)을 2차 식각하여 게이트(29)를 형성한다.
그러나, 전술한 바와 같이, 게이트 물질로서 텅스텐을 적용하는 종래의 게이트 형성방법에는 다음과 같은 문제점이 발생하게 된다.
먼저, 게이트 물질에 대한 1차 식각 공정 후에 식각된 게이트 물질의 표면에 발생된 폴리머 및 유기물을 제거하기 위하여 SPM 용액을 이용한 세정 공정시, 도 1c에서와 같이, 상기 SPM 용액으로 인해 텅스텐질화막 부분이 손실되는 문제점을 볼 수 있다.
또한, 상기 HF 용액을 이용한 세정 공정시, 상기 HF 용액으로 인해 1차 식각시 식각된 폴리실리콘막의 표면이 소수성화가 되면서 파티클에 대해 취약함을 가지게 되는데, 이러한 현상은, 상기 산화방지막용 절연막 증착시, 도 1d에서와 같이, 표면이 소수성화된 폴리실리콘막 부분에 증착된 절연막은 소수성화된 폴리실리콘막을 제외한 게이트 물질에 증착된 절연막의 두께보다 얇게 증착되면서, 결과적으로, 게이트 패턴의 불량을 가져오게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 게이트 물질의 표면에 발생된 폴리머 및 유기물의 제거하는 세정 공정시 발 생하는 문제점을 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 게이트 물질로서 게이트절연막과 폴리실리콘막 및 금속막을 차례로 형성하는 단계; 상기 금속막과 폴리실리콘막의 일부를 1차 식각하는 단계; 상기 1차 식각시 식각된 금속막의 표면 및 폴리실리콘막 일부면에 발생된 폴리머 및 유기물이 제거되도록 세정 공정을 수행하는 단계; 상기 식각된 폴리실리콘막 및 금속막을 포함한 기판 전면 상에 균일한 두께로 질화막 계열의 막으로 이루어진 산화방지용 절연막을 형성하는 단계; 및 상기 산화방지용 절연막과 1차 식각시 식각되지 않은 폴리실리콘막 부분 및 게이트절연막을 2차 식각하여 게이트 패턴을 형성하는 단계;를 포함하며, 상기 세정 공정은, 금속막의 표면 및 폴리실리콘막의 일부면에 발생된 폴리머 및 유기물을 제거함과 아울러 금속막의 손실을 방지하도록 기판 결과물에 대해 HF를 이용하여 1차 세정 공정을 수행하는 단계; 및 상기 폴리머 및 유기물이 제거된 폴리실리콘막의 표면이 친수성화가 되도록 O3을 이용하여 2차 세정 공정을 수행하는 단계;로 구성되는 것을 특징으로 한다.
여기서, 상기 금속막은 금속-실리사이드막, 금속-질화막 및 금속막으로 적층된 막인 것을 특징으로 한다.
상기 금속은 텅스텐인 것을 특징으로 한다.
상기 HF를 이용한 1차 세정 공정은 20∼50℃의 온도에서 수행하는 것을 특징 으로 한다.
상기 O3을 이용한 2차 세정 공정은 O3의 농도는 50∼500ppm 로 하며, 20∼50℃의 온도에서 수행하는 것을 특징으로 한다.
상기 O3을 이용한 2차 세정 공정은 Spin 방식 또는 Dip 방식으로 수행하는 것을 특징으로 한다.
상기 Spin 방식은 DIW와 O3을 혼합하여 수행하거나, 또는 DIW를 분사하면서 O3을 따로 분사하는 방식으로 수행한다.
상기 Dip 방식은 DIW와 O3을 혼합하여 수행하거나, 또는, HF와 O3을 혼합하여 수행하는 것을 특징으로 한다.
삭제
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 게이트 패턴을 형성하기 위한 게이트 물질 식각시 게이트 물질인 금속-실리사이드막과 금속-질화막 및 금속막, 그리고, 폴리실리콘막의 일부 표면에 발생된 폴리머 및 유기물을 제거하기 위한 세정 공정을 HF 용액과 O3 용액을 이용하여 수행한다.
이렇게 하면, 상기 세정 공정시 금속-질화막이 손실되는 것을 방지할 수 있 으며, 아울러, 후속 열공정으로 인해 금속막이 산화되는 것을 방지하기 위한 산화방지막용 절연막이 게이트 물질에 균일하게 증착할 수 있어 게이트 패턴의 불량을 방지할 수 있다.
자세하게는, 도 2a 내지 도 2c를 참조하여 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기로 한다.
도 2a를 참조하면, 반도체 기판(41) 상에 게이트 산화막(42)과 폴리실리콘막(43)을 차례로 증착하며, 상기 폴리실리콘막(43) 상에 금속-실리사이드막(44)과 금속-질화막(45) 및 금속막(46)을 차례로 증착하며, 이때, 상기 금속은 텅스텐인 (W)것을 특징으로 한다.
그런다음, 상기 금속막(46) 상에 게이트 하드마스크막(47)을 증착한 후, 상기 게이트 하드마스크막(47) 상에 게이트 영역을 가리는 감광막패턴(미도시)을 형성하고 나서, 상기 감광막패턴을 식각마스크로 이용하여 상기 게이트 하드마스크막(47)을 식각한다.
다음으로, 상기 감광막패턴이 제거된 상태에서 상기 식각된 게이트 하드마스크막(47)을 식각마스크로 이용하여 금속막(46)과 금속-질화막(45) 및 금속-실리사이드막(44)을 1차로 식각한다. 이때, 상기 금속-실리사이드막(44)이 식각되면서 노출되는 폴리실리콘막(43)의 일부분도 식각된다.
도 2b를 참조하면, 상기 식각된 폴리실리콘막(43), 금속-실리사이드막(44)과 금속-질화막(45) 및 금속막(46)의 표면에 발생된 폴리머 및 유기물이 제거되도록 기판 결과물에 대해 1차 세정 공정을 수행한다. 여기서, 상기 1차 세정 공정은 HF 용액을 이용하며 20∼50℃의 온도에서 수행한다.
이때, 상기 식각된 폴리실리콘막(43)의 표면은 HF 용액으로 인해 그 표면이 소수성화(hydrophobic)로 이루어지게 된다.
여기서, 본 발명은 게이트 물질로 금속물질, 즉, 텅스텐을 포함한 게이트 물질의 1차 식각을 수행하고 나서, 상기 식각된 폴리실리콘막(43), 금속-실리사이드막(44)과 금속-질화막(45) 및 금속막(46)의 표면에 발생된 폴리머 및 유기물을 제거하는 1차 세정 공정을 HF 용액으로 이용함으로서, 폴리머 및 유기물의 제거는 물론, 1차 세정 공정시 상기 금속-질화막(45)이 손실되는 것을 방지할 수 있다.
다시말하면, 종래에서는 게이트 물질, 즉, 금속막과 금속-질화막 및 금속-실리사이드막, 그리고, 폴리실리콘막의 일부분을 식각하고 나서, 식각된 게이트 물질의 표면에 발생된 폴리머 및 유기물을 제거하기 위한 세정 공정을 SPM 용액과 HF 용액을 이용하여 차례로 수행하였는데, 상기 SPM 용액으로 세정 공정시, 상기 SPM 용액으로 인해 게이트 물질인 금속-질화막이 손실되는 문제점이 발생되었다.
이에, 본 발명에서는 폴리머 및 유기물을 제거하기 위한 1차 세정 공정은 HF 용액을 이용함으로서, 상기 1차 세정 공정으로 인해 금속-질화막(45)이 손실되는 것을 방지할 수 있다.
도 2c를 참조하면, 상기 1차 세정 공정이 수행된 기판 결과물에 대해 O3 용액을 이용하여 2차 세정 공정을 수행한다. 여기서, 상기 O3 을 이용한 2차 세정 공정은 O3의 농도는 500ppm 이하, 바람직하게는, 50∼500ppm로 하며, 20∼50℃의 온도 에서 수행한다.
그리고, 상기 2차 세정 공정은 Spin 방식 또는 Dip 방식으로 수행하는데, 상기 Spin 방식은 DIW와 O3 용액을 혼합하거나, 또는, DIW를 분사하면서 O3을 따로 분사하는 방식으로 수행하며, 상기 Dip 방식은 DIW와 O3 용액을 혼합하거나, 또는, HF와 O3 용액을 혼합하여 수행한다.
여기서, 본 발명은 상기 1차 세정 공정을 수행하고 나서 O3 용액을 이용하여 2차 세정 공정을 수행함으로서, 상기 1차 세정 공정시 식각된 폴리실리콘막의 표면부분을 친수성화로 이루어지게하여, 후속 열공정으로 인해 게이트 물질인 금속, 즉, 텅스텐이 산화되는 것을 방지하기 위한 질화막 계열의 산화방지막용 절연막 증착시, 식각된 폴리실리콘막(43) 부분에서도 두껍게 증착할 수 있어, 상기 산화방지막용 절연막은 식각된 폴리실리콘막 부분과 식각된 폴리실리콘막을 제외한 게이트 물질에 대해서 균일하게 증착할 수 있다.
다시말해, 상기에 전술한 바와 같이, 종래에서는 게이트 물질을 식각하고 나서, 식각된 게이트 물질의 표면에 발생된 폴리머 및 유기물을 제거하기 위한 세정 공정을 SPM 용액과 HF 용액을 이용하여 차례로 수행하였는데, 상기 HF 용액으로 세정 공정시, 상기 HF 용액으로 인해 식각된 폴리실리콘막의 표면이 소수성화로 이루어지게 되면서, 파티클에 대해 취약함을 가지게 된다.
이로 인해, 후속 열공정으로 인하여 게이트 물질인 금속, 즉, 텅스텐이 산화되는 것을 방지하기 위한 산화방지막용 절연막 증착시, 소수성화된 폴리실리콘막 부분에서는 얇게 증착되는 문제점이 발생되었다.
이에, 본 발명에서는 1차 세정 공정이 수행된 기판 결과물에 대해 O3 용액을 이용하여 2차 세정 공정을 수행함으로서, 상기 2차 세정 공정이 수행된 폴리실리콘막의 표면이 친수성화(hydrophilic)로 이루어지게 되어, 후속 산화방지막용 절연막 증착시, 식각된 폴리실리콘막 부분에도 산화방지용 절연막을 두껍게 증착할 수 있어, 상기 식각된 폴리실리콘막을 포함한 기판 전면에 균일한 두께를 갖는 산화방지막용 절연막을 증착할 수 있다.
아울러, 상기 1차 세정 공정 후에도 식각된 게이트 물질의 표면에 잔류된 불순물을 2차 세정 공정으로 완전히 제거할 수 있다.
도 2d를 참조하면, 상기 1차 식각 공정시 식각된 게이트 물질, 즉, 폴리실리콘막(43), 금속-실리사이드막(44)과 금속-질화막(45) 및 금속막(46)을 포함한 기판 전면에 질화막 계열로 산화방지막용 절연막(48)을 균일한 두께로 증착한다.
여기서, 상기 폴리실리콘막(43)의 표면은 O3 용액을 이용한 세정 공정으로 인해 친수성화로 이루어져 있고, 폴리실리콘막(43)에 증착된 산화방지막용 절연막의 두께는 두껍게 형성됨으로써, 폴리실리콘막을 제외한 게이트 물질에 증착된 산화방지막용 절연막의 두께는 균일할 수 있다.
도 2e를 참조하면, 상기 산화방지막용 절연막(48)과 1차 식각시 식각되지 않은 폴리실리콘막(43) 및 게이트산화막(42)을 2차 식각하여 본 발명의 실시예에 따른 반도체 소자의 게이트(49)를 형성한다.
이때, 상기 산화방지막용 절연막(48)은 게이트 하드마스크막과 게이트 금속막(44,45,46) 및 1차 식각시 식각된 폴리실리콘막(43) 부분의 양측벽에 형성하게 되어, 후속 열공정시 게이트 금속막인 텅스텐이 산화되는 것을 방지하는 역할을 수행한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 게이트 물질로 금속물질이 포함된 게이트의 식각 공정 후, 식각된 게이트 물질의 표면에 발생된 폴리머 및 유기물을 제거하는 세정 공정을 HF 용액과 O3 용액을 이용하여 수행함으로서, 상기 세정 공정시 게이트 물질인 금속-질화막, 즉, 텅스텐질화막의 손실을 방지할 수 있으며, 아울러, 게이트 물질인 폴리실리콘막의 표면에도 산화방지막용 절연막의 증착을 두껍게 증착할 수 있어 안정된 게이트 패턴을 형성할 수 있게 되므로, 소자의 수율 향상을 기대할 수 있다.

Claims (9)

  1. 반도체 기판 상에 게이트 물질로서 게이트절연막과 폴리실리콘막 및 금속막을 차례로 형성하는 단계;
    상기 금속막과 폴리실리콘막의 일부를 1차 식각하는 단계;
    상기 1차 식각시 식각된 금속막의 표면 및 폴리실리콘막 일부면에 발생된 폴리머 및 유기물이 제거되도록 세정 공정을 수행하는 단계;
    상기 식각된 폴리실리콘막 및 금속막을 포함한 기판 전면 상에 균일한 두께로 질화막 계열의 막으로 이루어진 산화방지용 절연막을 형성하는 단계; 및
    상기 산화방지용 절연막과 상기 1차 식각시 식각되지 않은 폴리실리콘막 부분 및 게이트절연막을 2차 식각하여 게이트 패턴을 형성하는 단계;를 포함하며,
    상기 세정 공정은, 상기 금속막의 표면 및 폴리실리콘막의 일부면에 발생된 폴리머 및 유기물을 제거함과 아울러 금속막의 손실을 방지하도록 기판 결과물에 대해 HF를 이용하여 1차 세정 공정을 수행하는 단계; 및
    상기 폴리머 및 유기물이 제거된 폴리실리콘막의 표면이 친수성화가 되도록 O3을 이용하여 2차 세정 공정을 수행하는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 금속막은 금속-실리사이드막, 금속-질화막 및 금속막으로 적층된 막인 것을 특징으로 하는 반도체 소자의 게이트 형성방법
  3. 제 2 항에 있어서,
    상기 금속은 텅스텐인 것을 특징으로 하는 반도체 소자의 게이트 형성방법
  4. 제 1 항에 있어서,
    상기 HF를 이용한 1차 세정 공정은 20∼50℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  5. 제 1 항에 있어서,
    상기 O3을 이용한 2차 세정 공정은 O3의 농도는 50∼500ppm 로 하며, 20∼50℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  6. 제 1 항에 있어서,
    상기 O3을 이용한 2차 세정 공정은 Spin 방식 또는 Dip 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  7. 제 6 항에 있어서,
    상기 Spin 방식은 DIW와 O3을 혼합하여 수행하거나, 또는 DIW를 분사하면서 O3을 따로 분사하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  8. 제 6 항에 있어서,
    상기 Dip 방식은 DIW와 O3을 혼합하여 수행하거나, 또는, HF와 O3을 혼합하여 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  9. 삭제
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