KR19990061094A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트전극과 적층되는 실리사이드막을 형성한 후 게이트전극 측벽에 절연 스페이서를 형성하고 질소분위기에서 열처리 공정을 실시하여 함으로서 절연 스페이서 형성시 노출되는 실리사이드막에 종래 산소분위기의 열처리 공정에 의해 플라즈마 손상 부위에 받게 되는 응력을 해소하여 버블현상 및 탈리현상을 방지할 수 있어 소자의 전기적 특성을 향상시키는 기술에 관한 것이다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트전극 측벽에 절연 스페이서를 형성한 후 질소분위기에서 열처리공정을 실시함으로서 플라즈마 손상 부위에 받게 되는 버블(bubble)현상 및 탈리(peeling)현상을 방지할 수 있는 기술에 관한 것이다.

일반적으로, 반도체 소자의 집적도가 증가함에 따라 게이트 산화막의 두께가 감소하게 되고, 그로인하여 게이트 산화막의 막질이 양호한 것을 요구하게 된다.

또한, 트랜지스터의 게이트 전극 패턴닝 공정후에 게이트 전극의 측벽의 식각 손상의 회복과 게이트 전극의 활성화를 위하여 산화 공정을 실시하게 되는데 이때 게이트 산화막도 역시 산화되어 게이트 산화막의 에지부가 두꺼워지는 게이트 버즈빅(bird's beak)현상이 발생한다.

그리고, 상기 게이트전극을 패터닝하는 과정에서 게이트전극의 과도 식각시 게이트산화막이 제거되어 반도체 기판에 어택(attack)을 받게 된다.

도 1 은 종래 기술에 따른 반도체 소자의 공정단면도이다.

먼저, 반도체 기판(10) 상부에 게이트산화막(도시 안됨)과 폴리실리콘막(12), 실리사이드(silicide)막(14)을 순차적으로 형성한 다음, 패터닝공정을 거쳐 실리사이드막(14)패턴과 적층되며 폴리실리콘막(12)패턴과 게이트산화막패턴으로된 게이트전극을 형성한다.

다음, 상기 구조의 전표면에 스페이서용 질화막 또는 산화막을 형성한 후 전면식각 공정을 실시하여 상기 게이트전극 측벽에 절연 스페이서(16)를 형성한다.

그 후, 상기 구조의 전표면에 산소(O₂)분위기에서 열처리 공정을 실시하고 후속 공정의 불순물 임플란트 공정을 실시한다.

상기와 같은 종래 기술에 따르면, 게이트전극 형성한 다음 게이트전극 측벽에 절연 스페이서를 형성하기 위한 전면식각 공정시 게이트전극 상부에 형성된 실리사이드막이 노출되며 플라즈마 손상(damage)에 의한 응력이 증가한 상태에서 열공정을 거치면서 산소(O₂)와 이상반응을 일으켜 실리사이드막에 버블(bubble)현상 및 탈리(peeling)현상을 유발하여 소자의 전기적 특성을 떨어뜨리는 문제점이 있다.

이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 게이트전극과 적층되는 실리사이드막을 형성한 후 게이트전극 측벽에 절연 스페이서를 형성하고 질소분위기에서 열처리 공정을 실시함으로서 절연 스페이서 형성시 노출되는 실리사이드막에 종래 산소분위기의 열처리 공정에 의해 플라즈마 손상 부위에 받게 되는 버블(bubble)현상 및 탈리(peeling)현상을 방지할 수 있어 소자의 전기적 특성을 향상시키는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1 은 종래 기술에 따른 반도체 소자의 공정단면도

도 2a 내지 도 2d 는 본 발명에 따른 반도체 소자의 제조공정도

도면의 주요 부분에 대한 부호의 설명

10, 30 : 반도체 기판 12 : 폴리실리콘막

14 : 실리사이드막 16, 40 :절연 스페이서

32 : 게이트절연막 34 : 제 1도전층

36 : 제 2도전층 38 : 절연막

상기 목적을 달성하기 위해 본 발명에 따르면,

반도체 기판 상부에 제 2도전층패턴 및 제 1도전층패턴과 게이트절연막패턴으로된 게이트전극을 형성하는 공정과,

상기 게이트전극 측벽에 절연 스페이서를 형성하는 공정과,

상기 구조의 전표면에 질소분위기에서 열처리공정을 실시하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.

도 2a 내지 도 2d 는 본 발명에 따른 반도체 소자의 제조공정도이다.

먼저, 반도체 기판(30) 상부에 산화막 재질의 게이트절연막(32)과 폴리실리콘막으로 이루어진 제 1도전층(34)과 실리사이드막으로 이루어진 제 2도전층(36)을 순차적으로 형성한다.

다음, 상기 제 2도전층(36)에서 게이트용 마스크를 이용한 식각공정으로 반도체 기판(30)이 노출될때 까지 식각하여 제 2도전층(36)패턴 및 제 1도전층(34)패턴과 게이트절연막(32)으로된 게이트전극을 형성한다.(도 2a 참조)

그 다음, 상기 구조의 전표면에 절연 스페이서를 형성하기 위해 산화막 또는 질화막으로 이루어진 절연막(38)을 형성한다.(도 2b 참조)

다음, 상기 절연막(38)을 전면(blanket)식각 공정을 거쳐 게이트전극 측벽에 절연 스페이서(40)를 형성한다.

이 때, 상기 전면식각 공정에 의해 제 2도전층(36)의 실리사이드막이 노출되며, 식각 타겟(target)에 의해 많은 식각 시간이 소요되어 상기 실리사이드막이 플라즈마에 의해 손상을 받게된다.

따라서, 상기 플라즈마에 의한 손상을 방지하기 위해 상기 절연 스페이서(40)을 두껍게 형성하여 실리사이드막이 노출되지 않게 형성할 수 있지만, 이런 경우 트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 없게 된다.(도 2c 참조)

다음, 상기 구조의 전표면에 질소분위기에서 열처리공정을 실시한 다음, 후속공정의 임플란트 공정을 실시하게 된다.

이 때, 상기 열처리 공정시 질소의 유량은 푸시(push) 단계에서는 1.0 ∼ 2.0 Sccm 이고, 안정(stability) 단계에서는 0.3 ∼ 0.9 Sccm를 사용한다.

여기서, 상기 열처리 공정을 500 ∼ 700℃ 온도의 질소분위기에서 실시함으로서 온도에 의한 활성 에너지를 낮추어 주어 종래 산소분위기의 열처리공정시 발생하는 상기 실리사이드막이 노출되어 받게되는 플라즈마 손상 부위의 응력을 해소할 수 있다.(도 2d 참조)

상기한 바와같이 본 발명에 따르면, 게이트전극 형성 후 절연 스페이서 식각시 노출되는 실리사이드막의 손상을 방지하기 위해 질소분위기에 열처리 공정을 실시함으로서 종래 산소분위기의 열처리공정으로 플라즈마 손상 부위에 받게 되는 버블(bubble)현상 및 탈리(peeling)현상을 방지할 수 있어 소자의 전기적 특성을 향상시킬 수 있는 이점이 있다.

Claims (2)

1. 반도체 기판 상부에 제 2도전층패턴 및 제 1도전층패턴과 게이트절연막패턴으로된 게이트전극을 형성하는 공정과,

   상기 게이트전극 측벽에 절연 스페이서를 형성하는 공정과,

   상기 구조의 전표면에 질소분위기에서 열처리공정을 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 열처리 공정은 500 ∼ 700℃ 온도의 질소분위기에서 실시하되 질소의 유량이 푸시(push) 단계에서는 1.0 ∼ 2.0 Sccm 이고, 안정(stability) 단계에서는 0.3 ∼ 0.9 Sccm 인 것을 특징으로 하는 반도체 소자의 제조방법.