KR19980055970A - 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터 제소 방법에 관한 것으로, 소자의 크기 감소에 따른 특성 저하를 방지하기 위하여 게이트 전극상에는 두꺼운 실리사이드층이 형성되는 동시에 접합영역에는 얇은 실리사이드층이 형성되도록 하므로써 소자의 전기적 특성 및 신뢰성이 향상될 수 있도록 한 트랜지스터 제조 방법에 관한 것이다.
Description
본 발명은 트랜지스터 제조 방법에 관한 것으로, 특히 폴리사이드(Polycide) 구조의 게이트 전극을 갖는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로 트랜지스터는 게이트 전극, 소오스 및 드레인 영역으로 이루어진다. 상기 게이트 전극은 폴리실리콘과 같은 도전물로 이루어지며 하부의 실리콘 기판과는 게이트 산화막에 의핸 전기적으로 분리된다. 그리고 상기 소오스 및 드레인 영역은 상기 게이트 전극 양측부의 상기 실리콘 기판에 형성되며 불순물 이온이 주입된 접합영역으로 이루어진다.
종래에는 트랜지스터를 제조하기 위하여 먼저, 실리콘 기판상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한 후 상기 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극을 형성한다. 그리고 상기 게이트 전극 양측벽에 산화막 스페이서를 형성한 후 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 접합영역을 형성한다. 그리고 상기 게이트 전극 및 접합영역상에 티타늄층을 형성한 후 티타늄(Ti)과 실리콘(Si)의 반응에 의해 상기 티타늄층이 티타늄 실리사이드층으로 변화되도록 열처리를 실시한다.
상기와 같은 방법을 이용하는 경우 상기 산화막 스페이서는 티타늄 실리사이드층 형성시 상기 게이트 전극과 접합영역이 전기적으로 단락되는 것을 방지하는 역할을 한다. 이때 상기 게이트 전극의 폭과 상기 산화막 스페이서의 폭은 단락을 방지하는 중요한 요소로 작용하는데, 상기 게이트 전극 및 산화막 스페이서의 폭이 넓을수록 단락될 확률이 감소된다. 그러나 반도체 소자가 고집적화됨에 따라 트랜지스터의 크기도 감소되기 때문에 게이트 전극 및 산화막 스페이서의 폭 감소에 따른 단락 확률이 증가하는 실정이다. 또한 게이트 전극의 폭이 감소됨에 따라 게이트 전극을 형성하기 위한 패터닝 공정시 난반사에 의한 불량이 증가되고 있는 추세이다.
따라서 본 발명은 게이트 전극상에는 두꺼운 실리사이드층이 형성되는 동시에 접합영역에는 얇은 실리사이드층이 형성되도록 하므로써 상기한 단점을 해소할 수 있는 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 필드 산화막이 형성된 실리콘 기판상에 게이트 산화막, 폴리실리콘층, 제 1 금속층 및 반사방지막을 순차적으로 형성한 후 상기 반사 방지막, 제 1 금속층, 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하는 단계와, 상기 단계로부터 패터닝된 상기 반사 방지막, 제 1 금속층, 폴리실리콘층 및 게이트 산화막의 측벽에 절연막 스페이서를 형성한 후 상기 제 1 금속층이 제 1 실리사이드층으로 변화되도록 1차 열처리하는 단계와, 상기 단계로부터 노출된 상기 실리콘 기판에 접합영역을 형성한 후 상기 반사 방지막을 제거하고 전체 상부면에 제 2 금속층을 형성하는 단계와, 상기 단계로부터 상기 제 1 실리사이드층 및 접합영역의 표면부에 제 2 실리사이드층이 형성되도록 2차 열처리한 후 상기 산화막 스페이서 및 필드 산화막상에 잔류된 상기 제 2 금속층을 제거하는 단계로 이루어지는 것을 특징으로 하며, 상기 반사 방지막은 질화티타늄으로 이루어지고 500 내지 700Å의 두께로 형성되는 것을 특징으로 한다. 또한 상기 제 1 금속층은 티타늄으로 형성되고 상기 제 2 금속층은 티타늄 및 코발트중 어느 하나로 형성되며, 상기 절연막 스페이서는 산화막 및 질화막중 어느 하나로 형성된 것을 특징으로 한다.
도 1A 내지 도 1D는 본 발명에 따른 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 실리콘 기판2: 필드 산화막
3: 게이트 산화막4: 폴리실리콘층
5: 제 1 금속층5A: 제 1 실리사이드층
6: 반사 방지막7: 절연막 스페이서
8: 접합영역9: 제 2 금속층
9A: 제 2 실리사이드층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1A 내지 도 1D는 본 발명에 따른 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도로서,
도 1A는 필드 산화막(2)이 형성된 실리콘 기판(1)상에 게이트 산화막(3), 폴리실리콘층(4), 제 1 금속층(5), 반사방지막(6) 및 감광막(7)을 순차적으로 형성한 후 게이트 전극용 마스크를 이용하여 상기 감광막(7)을 패터닝한 상태의 단면도로서, 상기 반사 방지막(6)은 질화티타늄(TiN)을 500 내지 700Å의 두께로 증착하고 형성하고 상기 제 1 금속층(5)은 티타늄(Ti)으로 형성한다.
도 1B는 패터닝된 상기 감광막(7)을 마스크로 이용하여 노출된 부분의 상기 반사 방지막(6), 제 1 금속층(5), 폴리실리콘층(4) 및 게이트 산화막(3)을 순차적으로 패터닝한 후 패터닝된 상기 반사 방지막(6), 제 1 금속층(5), 폴리실리콘층(4) 및 게이트 산화막(3)의 측벽에 절연막 스페이서(7)를 형성하고 열처리한 상태의 단면도로서, 상기 열처리시 상기 제 1 금속층(5)의 티타늄(Ti)과 폴리실리콘층(4)의 실리콘(Si)이 반응하여 상기 제 1 금속층(5)이 제 1 실리사이드층(5A)으로 변화된다. 여기서 상기 절연막 스페이서(7)는 산화막 또는 질화막으로 형성한다.
도 1C는 노출된 상기 실리콘 기판(1)에 불순물 이온을 주입한 후 열처리하여 접합영역(8)을 형성한 후 상기 반사 방지막(6)을 제거하고 전체 상부면에 제 2 금속층(9)을 형성한 상태의 단면도로서, 상기 제 2 금속층(9)은 티타늄 또는 코발트로 형성하며 상기 반사 방지막(6)은 암모니아수, 과산화 수소수 및 증류수가 1:1:5로 혼합된 용액을 사용한 선택적 습식 식각 방법으로 제거한다.
도 1D는 700 내지 900℃의 온도 및 질소(N2) 가스 분위기하에서 10 내지 30초동안 열처리를 실시하므로써 상기 제 1 실리사이드층(5A) 및 접합영역(8)의 표면부에 제 2 실리사이드층(9A)이 형성된 상태의 단면도로서, 게이트 전극으로 이용되는 상기 폴리실리콘층(4)상에는 제 1 및 제 2 실리사이드층(5A 및 9A)으로 이루어진 두꺼운 실리사이드층이 형성되는 반면, 상기 접합영역(8)상에는 상기 제2 실리사이드층(9A)으로 이루어진 얇은 실리사이드층이 형성된다. 이후 상기 산화막 스페이서(7) 및 필드 산화막(2)상에 잔류된 상기 제 2 금속층(9)을 제거하고 상기 제 1 및 제 2 실리사이드층(5A 및 9A)의 자체 저항값이 감소되도록 열처리를 실시한다. 이때 상기 제 2 금속층(9)이 코발트로 형성된 경우 염산과 과산화 수소수가 3:1로 혼합된 용액을 이용하여 제거한다.
상술한 바와 같이 본 발명에 의하면 게이트 전극상에는 두꺼운 실리사이드층을 형성하는 반면, 접합영역상에는 얇은 실리사이드층을 형성하므로써 트랜지스터의 크기 감소에 따른 특성 저하를 방지한다. 또한 절연막 스페이서를 형성한 후 반사 방지막을 제거하므로써 제 2 실리사이드층 형성시 게이트 전극과 접합영역간의 물리적 거리가 증가하여 단락으로 인한 불량을 방지한다. 따라서 소자의 전기적 특성 및 신뢰성이 향상될 수 있는 효과가 있다.
Claims (7)
- 트랜지스터 제조 방법에 있어서,필드 산화막이 형성된 실리콘 기판상에 게이트 산화막, 폴리실리콘층, 제 1 금속층 및 반사방지막을 순차적으로 형성한 후 상기 반사 방지막, 제 1 금속층, 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하는 단계와,상기 단계로부터 패터닝된 상기 반사 방지막, 제 1 금속층, 폴리실리콘층 및 게이트 산화막의 측벽에 절연막 스페이서를 형성한 후 상기 제 1 금속층이 제 1 실리사이드층으로 변화되도록 1차 열처리하는 단계와,상기 단계로부터 노출된 상기 실리콘 기판에 접합영역을 형성한 후 상기 반사 방지막을 제거하고 전체 상부면에 제 2 금속층을 형성하는 단계와,상기 단계로부터 상기 제 1 실리사이드층 및 접합영역의 표면부에 제 2 실리사이드층이 형성되도록 2차 열처리한 후 상기 산화막 스페이서 및 필드 산화막상에 잔류된 상기 제 2 금속층을 제거하는 단계로 이루어지는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 반사 방지막은 질화티타늄으로 이루어지며 500 내지 700Å의 두께로 형성되는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속층은 티타늄으로 형성되고 상기 제 2 금속층은 티타늄 및 코발트중 어느 하나로 형성된 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항에 있어서.상기 절연막 스페이서는 산화막 및 질화막중 어느 하나로 형성된 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 반사 방지막은 암모니아수, 과산화 수소수 및 증류수가 1:1:5로 혼합된 용액을 사용한 선택적 습식 식각 방법으로 제거되는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 2차 열처리는 700 내지 900℃의 온도 및 질소 가스 분위기하에서 10 내지 30초동안 실시되는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 2 금속층은 염산과 과산화 수소수가 3:1로 혼합된 용액으로 제거되는 것을 특징으로 하는 트랜지스터 제조 방법.
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| KR1019960075207A KR19980055970A (ko) | 1996-12-28 | 1996-12-28 | 트랜지스터 제조 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334866B1 (ko) * | 1998-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터형성방법 |
| KR100611473B1 (ko) * | 2000-12-29 | 2006-08-09 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
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1996
- 1996-12-28 KR KR1019960075207A patent/KR19980055970A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100334866B1 (ko) * | 1998-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터형성방법 |
| KR100611473B1 (ko) * | 2000-12-29 | 2006-08-09 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
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