KR0172843B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 게이트전극과 배선막간의 유효 최소거리의 감소를 억제하여 게이트전극과 배선막의 전기적 단락(short)을 방지하므로써 제품의 수율을 높이고, 고집적소자 제작시에 적합하도록 한 것이다.
본 발명에 따른 반도체소자의 제조방법은 반도체기판을 준비하는 단계; 상기 반도체 기판에 활성영역과 필드영역을 정의해 주는 필드산화막을 형성하는 단계; 상기 활성영역의 반도체기판상에 게이트 절연막과 상기 게이트 절연막상에 도전층을 각각 형성하는 단계; 상기 도전층과 게이트 절연막의 양측면에 측벽을 형성하는 단계; 상기 측벽양측의 반도체기판에 제 1 및 2 불순물영역들을 형성하는 단계; 상기 도전층과 양 측벽을 포함한 상기 필드산화막 및 반도체기판의 노출된 표면위에 임시막을 도포하는 단계; 상기 도전층 표면이 노출되도록 상기 임시막을 선택적으로 제거하는 단계; 상기 도전층을 선택적으로 제거하여 게이트전극을 형성하는 단계; 상기 제 1 및 2 불순물영역들이 노출되도록 상기 임시막을 제거하는 단계; 상기 제 1 및 2 불순물 영역들과, 게이트전극, 양 측벽 및, 필드산화막위에 금속층을 증착하는 단계; 상기 금속층을 열처리하여 금속실리사이드막을 형성하는 단계; 상기 게이트전극과 상기 제 1 및 2 불순물영역들상에만 남도록 상기 금속실리사이드막을 선택적으로 제거하는 단계를 포함하여 이루어진다.
Description
제1a∼1e도는 종래 반도체소자의 제조공정 단면도.
제2a∼2i도는 본 발명에 따른 반도체소자의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 필드산화막
13 : 게이트 절연막 14 : 도전층
14a : 게이트전극 15 : 저농도 불순물영역
16 : 측벽(side wall) 17 : 제 1 및 2 불순물영역
18, 18a : 임시막 19 : 금속층
19a : 금속 실리사이드막 20 : 층간절연막
21 : 배선막
본 발명은 반도체소자의 제조방법에 관한 것으로, 특게 게이트 전극상의 가장자리부에 형성되는 실리사이드의 오버행(overhang) 문제를 개선하여 고집적소자 제조에 적합하도록 한 반도체소자의 제조방법에 관한 것이다.
종래 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
제1a∼ 1e도는 종래 반도체소자의 고정단면도이다.
종래 반도체소자의 제조방법은, 먼저 제1a도에 도시된 바와 같이, 반도체기판(1)을 준비하고, 상기 반도체기판(1)에 국부산화공정(LOCOS)에 의해 활성영역과 필드영역을 정의해 부는 필드산화막(2)을 형성한다.
그다음 도면에는 도시하지 않았지만 활성영역의 반도체기판(1)상에 절연층과 상기 절연층위에 금속층을 증착하고, 사진석판술(photolithography) 및 사진식각 공정에 의해 상기 절연층과 금속층을 선택적으로 제거하여 게이트 절연막(3)과 게이트전극(4)을 각각 형성한다.
이어서 상기 게이트전극(4)을 마스크로 반도체기판(1) 양측에 불순물이온을 주입하여 저농도 불순물영역(5)들을 형성한다.
그다음 도면에는 도시하지 않았지만, 상기 게이트 절연막(3)의 양측면과 게이트전극(4)을 포함한 필드산화막(2) 및 반도체기판(1)의 노출된 표면에 실리콘 산화막(SiO2) 또는 실리콘 질화막(Si3N4)을 선택적으로 증착한다.
이어서 상기 게이트 절연막(3)과 게이트전극(4) 양측면에만 남도록 상기 실리콘 산화막 또는 실리콘 질화막을 선택적으로 제거하여 측벽(6)을 형성한다.
그다음 상기 게이트전극(4)과 양 측벽(6)을 마스크로 상기 반도체기판(1)에 불순물 이온을 주입하여 제 1 및 2 불순물영역(7)들을 형성한다.
이어서 제1b도에 도시된 바와 같이, 상기 게이트전극(4)의 상부 및 양 측벽(6)을 포함한 상기 제 1 및 2 불순물영역(7)들과 필드산화막(2)의 노출된 표면위에 타이나늄(Ti), 코발트(Co), 니켈(Ni)중 어느 한 금속을 선택적으로 증착하여 금속막(8)을 형성한다.
그다음 제1c도에 도시된 바와 같이, 상기 금속막(8)을 약 400∼800℃ 온도하에서 일정시간동안 열처리(annealing) 한다.
이때 상기 금속막(8)은 상기 게이트전극(4)과 상기 제 1 및 2 불순물영역(7)의 각 노출된 표면에서 실리콘과 화학적반응을 하여 실리사이드막(8)으로 변환한다.
그러나 상기 금속막(8)중 실리콘 산화막(SiO2) 계열인 필드산화막(2)과 측벽(6)상에 형성된 부분은 변환하지 않은채 그대로 남아 있게 된다.
또한 상기 게이트전극(4)상에 형성되는 실리사이드막(8a) 상부의 가장자리부(A)에는 실리사이드막이 돌출성장(silicide extrusion)하여 오버행(over hang)구조를 갖는 돌출부(8b)가 형성된다.
이어서 제1d도에 도시된 바와 같이, 반도체기판(1), 즉 웨이퍼를 화학용액에 적정 시간동안 담궈 변환되지 않은 금속막(8)부분(예를들면, 필드산화막(2)과 측벽(6)상에 형성된 금속막부분)을 선택적으로 제거한다.
이때 상기 화학용액으로서는 타이타늄(Ti) 금속인 경우에 H2O + H2O2+ NH4OH 혼합액을 사용하고 코발트(Co) 금속인 경우에는 HCI + H2O 혼합액을 사용한다.
그다음 제1e도에 도시된 바와 같이, 상기 필드산화막(2)과 실리사이드막(8a)을 포함한 양 측벽(6)의 노출된 표면에 층간절연막(9)을 증착하고, 사진석판술 및 사진식각 공정에 의해 상기 층간절연막(9)을 선택적으로 제거하여 상기 제 1 및 제 2 불순물영역(7)들상에 형성된 실리사이드막(8a)이 노출되도록 상기 층간절연막(9)을 선택적으로 제거한다.
이어서 상기 노출된 실리사이드막(8a)을 포함한 층간절연막(9)위에 금속물질을 증착하고, 사진석판술 및 사진식각 공정에 의해 상기 금속층을 선택적으로 제거하여 배선막(10)을 형성한다.
상기에서와 같이 종래의 반도체소자의 제조방법에 있어서는, 제1a도에서와 같이, 도면에는 도시하지 않았지만 게이트전극(4)과 제 1 및 2 불순물영역(7)들상에 증착된 절연막을 모두 제거하기 위해서는 과도식각(over etch)이 필요하게 된다.
따라서 이러한 과도식각에 의해 게이트전극(4)의 상부 가장자리부(A)가 노출됨에 따라 실리사이드막 형성시에 상기 가장자리부(A)에서는 실리사이드가 돌출성장(silicide extrusion)하여 돌출부(8b)가 형성된다.
상기에서 설명한 바와 같이, 종래 반도체소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.
첫째, 종래 반도체소자의 제조방법에 있어서는 게이트전극상에 형성되는 실리사이드막의 상부 가장자리부에 오버행 구조를 갖는 돌출부가 형성되기 때문에 게이트전극과 배선막간의 유효 최소거리(△X)가 감소되어 게이트전극과 배선막이 전기적으로 단락(short)되기 쉬우므로 불량제품 발생이 높아진다.
따라서 이러한 게이트전극과 배선막간의 전기적 단락을 방지하기 위해서는 상기 실라시이드막의 가장자리부에 돌출성장되는 돌출부의 크기를 감안하여 게이트전극과 배선막간의 유효최소거리를 증가시켜야 하기 때문에, 특히 고집적소자 제작시에는 적합하지 못하다.
둘째, 종래 반도체소자의 제조방법에 있어서는 게이트전극 상부의 실리사이드막의 가장자리부에 형성된 돌출부상에 증착되는 층간절연막에 균열(crack) 등의 문제를 야기시킬 수 있으므로 양질의 반도체소자 제작이 어렵다.
본 발명은 상기 종래의 문제점을 해결하기 위하여 안출한 것으로써, 게이트전극과 배선막의 유효채널거리의 감소를 억제하여 게이트전극과 전기적 단락(short)을 방지하므로서 제품의 수율을 향상시킬수 있도록 한 반도체소자의 제조방법을 제공함에 그 목적이 있다.
또한 본 발명의 다른 목적은 게이트전극과 배선막간의 여유거리를 확보할 수 있어 고집적소자 제작에 적합하도록 한 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은 반도체기판을 준비하는 단계; 상기 반도체기판에 활성영역과 필드영역을 정의해 주는 필드산화막을 형성하는 단계; 상기 활성영역의 반도체기판상에 게이트 절연막과 상기 게이트 절연막상에 도전층을 각각 형성하는 단계; 상기 도전층과 게이트 절연막의 양측면에 측벽을 형성하는 단계; 상기 측벽양측의 반도체기판에 제 1 및 제 2 불순물영역들을 형성하는 단계; 상기 도전층과 양 측벽을 포함한 상기 필드산화막 및 반도체기판의 노출된 표면위에 임시막을 도포하는 단계; 상기 도전층 표면이 노출되도록 상기 임시막을 선택적으로 제거하는 단계; 상기 도전층을 선택적으로 제거하여 게이트전극을 형성하는 단계; 상기 제 1 및 2 불순물영역들이 노출되도록 상기 임시막을 제거하는 단계; 상기 제 1 및 2 불순물영역들과, 게이트전극, 양 측벽 및, 필드산화막위에 금속층을 증착하는 단계; 상기 금속층을 열처리하여 금속실리사이드막을 형성하는 단계; 상기 게이트전극과 상기 제 1 및 2 불순물영역들상에만 남도록 상기 금속실리사이드막을 선택적으로 제거하는 단계를 포함하여 이루어짐에 그 특징이 있다.
본 발명은 첨부된 도면을 참조하여 상세히 설명한다.
제2a∼2i도는 본 발명에 따른 반도체소자의 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 먼저 제 2a 도에 도시된 바와 같이, 반도체기판(11)을 준비하고, 상기 반도체기판(11)에 국부산화공정(LOCOS)에 의해 활성영역과 필드영역을 정의해 주는 필드산화막(12)을 형성한다.
그다음 도면에는 도시하지 않았지만, 활성영역의 반도체기판(11)상에 절연층과 상기 절연막위에 금속층을 증착하고, 사진석판술(photolithography) 및 사진식각 공정에 의해 상기 절연막과 금속층을 선택적으로 제거하여 게이트 절연막(13)과 도전층(14)을 각각 형성한다.
이어서 상기 게이트전극(14)을 마스크로 상기 반도체기판(11) 양측에 불순물이온을 주입하여 저농도 불순물영역(15)들을 형성한다.
그다음 도면에는 도시하지 않았지만, 상기 게이트 절연막(13)의 양 측면과 도전층(14)을 포함한 필드산화막(13) 및 반도체기판(11)의 노출된 표면에 실리콘 산화막(SiO2) 또는 실리콘 질화막(Si3N4)을 선택적으로 증착한다.
이어서 상기 게이트 절연막(13)과 도전층(14) 양 측면에만 남도록 상기 실리콘 산화막 또는 실리콘 질화막을 선택적으로 제거하여 측벽(16)을 형성한다.
그다음 상기 도전층(14)과 양측벽(16)을 마스크로 상기 반도체기판(11)에 불순물이온을 주입하여 제 1 및 2 불순물영역(17)들을 형성한다.
이어서 제2b도에 도시된 바와 같이, 상기 도전층(14)과 양측벽(16)을 포함한 필드산화막(12) 및 반도체기판(11)의 노출된 표면위에 감광막 또는 수지(resin) 중 어느하나를 선택적으로 도포하여 임시막(18)을 형성한다.
그다음 제2c도에 도시된 바와 같이, 산소(O2) 플라즈마를 이용하여 상기 도전층(14) 표면이 노출되도록 상기 임시막(18)을 선택적으로 에치백(etch back)하여 상기 제 1 및 2 불순물영역(17)위에 형성된 임시막(18a) 부분만 남도록 한다.
이어서, 제2d도에 도시된 바와 같이, 불소(F), 염소(Cl), 브롬(Br)계의 가스를 이용한 플라즈마를 사용하여 상기 도전층(14)을 선택적으로 제거하여 게이트전극(14a)을 형성한다.
이때 상기 게이트전극(14a)은 상기 양측벽(16) 높이보다 약 200∼800Å 두께만큼 낮게 형성한다.
그다음 제2e도에 도시된 바와 같이, 산소(O2) 플라즈마를 이용하여 상기 임시막(18a)을 선택적으로 제거하여 상기 제 1 및 2 불순물영역(17)들이 노출되도록 한다.
이어서 제2f도에 도시된 바와 같이, 상기 게이트전극(14a)의 상부 및 양 측벽(16)을 포함한 상기 제 1 및 2 불순물영역(17)들과 필드산화막(12)위에 타이타늄(Ti), 코발트(Co), 니켈(Ni)중 어느 한 금속을 선택적으로 증착하여 금속층(19)을 형성한다.
그다음 제2g도에 도시된 바와 같이, 상기 금속층(19)을 약 400∼800℃ 온도하에서 일정시간동안 열처리(annealing)한다.
이때 상기 금속층(19)은 상기 게이트전극(14a)과 상기 제 1 및 2 불순물영역(17)의 각 노출된 표면에서 실리콘과 화학적반응을하여 실리사이드막(19a)으로 변환한다.
그러나 상기 금속층(19)중 실리콘 산화막(SiO2) 계열인 필드산화막(12)과 측벽(16)상에 형성된 부분은 변화되지 않은채 그대로 남아 있게 된다.
또한 상기 게이트전극(14a)상에 형성되는 실리사이드막(19a) 상부의 가장자리부(B)는 상기 게이트전극(14a) 중심부분의 두께와 동일한 두께를 유지한다.
이어서 제2h도에 도시된 바와 같이, 반도체기판(11), 즉 웨이퍼를 화학용액에 적정시간동안 담궈 변환되지 않은 금속층부분(예를들면, 필드산화막(12)과 측벽(16)상에 형성된 부분)을 선택적으로 제거한다.
이때 상기 화학용액으로서는, 타이타늄(Ti), 금속인 경우에 H2O + H2O2+ NH4OH 혼합액을 사용하고, 코발트(CO) 금속인 경우에는 HCI + H2O 혼합액을 사용한다.
그다음 제2i도에 도시된 바와 같이, 상기 필드산화막(12)과 실리사이드막(19a)을 포함한 양 측벽(16)의 노출된 표면에 층간절연막(20)을 증착하고, 사진석판술 및 사진식각 공정에 의해 상기 층간절연막(20)을 선택적으로 제거하여 상기 제 1 및 2 불순물영역(17)들상에 형성된 금속실리사이드막(19a)이 노출되도록 상기 층간절연막(20)을 선택적으로 제거한다.
이어서 상기 노출된 금속실리사이드막(19a)을 포함한 층간절연막(20)위에 금속물질을 증착하고, 사진석판술 및 사진식각 공정에 의해 상기 금속물질층을 선택적으로 제거하여 배선막(21)을 형성한다.
이때 상기 게이트전극(14a)상에 형성된 금속실리사이드막(19a)의 상부 가장자리부(B)와 배선막(21)간의 유효최소거리(△X)는 종래 기술에 비해 길어진다.
상기에서와 같이, 본 발명에 다른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 본 발명에 따른 반도체소자의 제조방법에 있어서는 종래 기술과는 달리 게이트전극과 배선막간의 유효최소거리(△X)의 감소가 억제되어 전기적 단락을 효과적으로 방지할 수 있으므로 제품의 수율을 향상시킬 수 있다.
둘째, 본 발명에 따른 반도체소자의 제조방법에 있어서는 종래 기술과는 달리 게이트전극과 배선막간의 유효최소거리(△X)가 반도체소자 제조공정중에 불필요하게 감소됨이 없이 적정한 유효최소거리(△X)를 확보할 수 있으므로 고집적소자 제작시에 사용하기 적합하다.
셋째, 본 발명에 따른 반도체소자의 제조방법에 있어서는 종래 기술과 같이 게이트 전극위에 형성된 실리사이드막의 가장자리부에 오버행(over hang) 구조를 갖는 돌출부가 형성되지 않으므로 게이트전극 상부에 형성되는 실리사이드막이 전표면에서 균일하게 형성된다.
따라서, 상기 게이트전극 상부에 적층되는 층간절연막 균열(crack) 등의 문제가 방지되므로 양질의 반도체소자를 제조할 수 있다.
Claims (6)
- 반도체기판을 준비하는 단계; 상기 반도체기판에 활성영역과 필드영역을 정의해 주는 필드산화막을 형성하는 단계; 상기 활성영역의 반도체기판상에 게이트 절연막과 상기 게이트 절연막상에 도전층을 각각 형성하는 단계; 상기 도전층과 게이트 절연막의 양측면에 측벽을 형성하는 단계; 상기 측벽양측의 반도체기판에 제 1 및 2 불순물영역들을 형성하는 단계; 상기 도전층과 양 측벽을 포함한 상기 필드산화막 및 반도체기판의 노출된 표면위에 임시막을 도포하는 단계; 상기 도전층 표면이 노출되도록 상기 임시막을 선택적으로 제거하는 단계; 상기 도전층을 선택적으로 제거하여 게이트전극을 형성하는단계; 상기 제 1 및 2 불순물영역들이 노출되도록 상기 임시막을 제거하는 단계; 상기 제 1 및 2 불순물영역들과, 게이트전극, 양 측벽 및, 필드산화막위에 금속층을 증착하는 단계; 상기 금속층을 열처리하여 금속실리사이드막을 형성하는 단계; 상기 게이트전극과 상기 제 1 및 2 불순물영역들상에만 남도록 상기 금속실리사이드막을 선택적으로 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 측벽은 실리콘 산화막 또는 실리콘 질화막중 1종을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 임시막은 감광막 또는 수지(resin)중 1종을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제3항에 있어서, 상기 감광막을 임시막으로 사용하는 경우에 산소 플라즈마를 이용하여 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 게이트전극위에 형성된 금속실리사이드막 높이는 상기 측벽높이와 동일하게 한 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 도전층 양측의 반도체기판에 저농도 불순물영역을 형성하는 단계와; 상기 금속실리사이드막들과 양 측벽 및 필드산화막위에 층간절연막을 형성하는 단계와; 상기 제 1 및 제 2 불순물영역들상에 형성된 실리사이드막이 노출되도록 상기 층간절연막을 선택적으로 제거하는 단계와; 상기 실리사이드막의 노출된 표면과 상기 층간절연막위에 배선막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019950052211A KR0172843B1 (ko) | 1995-12-19 | 1995-12-19 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
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|---|---|---|---|
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| KR970052292A KR970052292A (ko) | 1997-07-29 |
| KR0172843B1 true KR0172843B1 (ko) | 1999-03-30 |
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ID=19441554
Family Applications (1)
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Country Status (1)
| Country | Link |
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| KR (1) | KR0172843B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955184B1 (ko) * | 2003-05-29 | 2010-04-29 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1995
- 1995-12-19 KR KR1019950052211A patent/KR0172843B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955184B1 (ko) * | 2003-05-29 | 2010-04-29 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970052292A (ko) | 1997-07-29 |
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