KR19980015593A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 소정의 확산 방지막이 개재된 이중 구조의 폴리실리콘막으로 게이트를 형성함으로써, 열산화 공정시 게이트와 게이트 산화막 사이에서 발생되는 ㅏ국부적인 산화 현상을 억제하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것으로, 반도체 기판을 제공하는 단계; 반도체 기판 상부에 게이트 절연막을 형성하는 단계; 게이트 절연막 상부에 제1폴리실리콘막을 형성하는 단계; 제1폴리실리콘막 상부 표면에 확산 방지막을 형성하는 단계; 결과물 상부에 제2폴리실리콘막을 형성하는 단계; 제1 및 제2폴리실리콘막에 불순물을 도핑하는 단계; 및 제1 및 제2폴리실리콘막과 확산 방지막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 확산 방지막은 80 내지 100℃의 온도에서 25 내지 35분 동안 H2O2 화학 클리닝 처리에 의해서 형성되는 산화막인 것을 특징으로 한다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 이중폴리실리콘막을 이용하여 게이트를 형성하는 반도체 소자의 제조방법에 관한 것이다.

반도체 제조 공정시 고온 공정이 가능하고 인터메탈(intermetal)이 가능한 폴리실리콘 배선이 다층 금속 배선 공정 및 게이트 전극 제조시에 적용되고 있다. 그러나, 이러한 폴리실리콘은 비저항이 높기 때문에, 포클(POCl3) 도핑 또는 불순물 이온 주입 공정을 진행함으로써 전도성을 개선하게 된다.

상기한 폴리실리콘을 이용한 종래의 반도체 소자의 게이트 형성방법을 도 1을 통하여 살펴보면, 반도체 기판(1) 상부에 게이트 산화막(2)을 형성한 후, 그 상부에 폴리실리콘막(3)을 증착한다. 그런 다음, 상기한 바와 같이 전도성을 개선하기 위하여 불순물을 주입하는 포클공정을 진행한 후, 폴리실리콘막(3) 상부에 발생되는 자연 산화막(도시되지 않음)을 제거하기 위하여, HF 용액을 이용한 클리닝 공정을 진행한다. 이어서, 포토리소그라피의 일련 공정 및 식각 공정을 통하여 폴리실리콘막(3)을 패터닝하여 게이트를 형성한 다음, 후속 열처리 공정 등에 대하여 상기 게이트 및 결과물 표면을 보호하기 위한 소정의 산화막(4)을 열산화 공정을 통해 결과물 상부에 형성하게 된다.

그런데, 상기된 폴리실리콘을 이용한 게이트 형성방법에 있어서는, 게이트 형성후 후속 공정으로 진행되는 열산화 공정에 의해 게이트의 길이가 불균일하게 줄어들게 되는 문제가 발생하게 된다. 즉, 도1에 도시된 바와 같이, 폴리실리콘막(3)에 대한 포클 공정시 주입되는 P에 의해 폴리실리콘막(3)과 게이트 산화막(2)의 접촉면에서 국부적으로 산화된 영역(A)이 발생하게 된다. 이에 따라, 게이트의 길이가 급속히 감소하게 됨과 더불어, 게이트 산화막의 특성이 열화됨으로써 소자의 특성이 저하되게 된다.

이에, 본 발명은 상기된 문제점을 감안하여 창출된 것으로서, 이중 폴리실리콘막으로 게이트를 형성함으로써, 후속 열산화 공정시 게이트의 길이가 감소하는 현상을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

도 1은 일반적인 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.

도2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

11:반도체 기판12:게이트 산화막

13:제1폴리실리콘막14:산화막

15:제2폴리실리콘막16:열산화막

상기된 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 제1폴리실리콘막을 형성하는 단계; 상기 제1의 폴리실리콘막 상부 표면에 확산 방지막을 형성하는 단계; 상기 결과물 상부에 제2폴리실리콘막을 형성하는 단계; 상기 제1 및 제2폴리실리콘막에 불순물을 도핑하는 단계; 및 상기 제1 및 제2폴리실리콘막과 확산 방지막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.

또한, 상기 확산 방지막은 80 내지 100℃의 온도에서 25 내지 35분 동안 H2O2 화학 클리닝 처리에 의해 형성되는 산화막인 것을 특징으로 한다.

상기 구성으로 된 본 발명에 의하면, 제1 및 제2폴리실리콘막 사이에 소정의 확산 방지막을 개재하여 불순물의 도핑시 제1폴리실리콘막에 주압되는 불순물의 양을 최소화함으로써, 이후에 진행되는 열산화 공정에 의해 게이트 절연막과 제1폴리실리콘막의 국부적인 산화반응을 방지할 수 있게 된다.

실시예

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 2A 내지 도 2C는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.

먼저, 도 2A에 도시된 바와 같이, 반도체 기판(11) 상부에 게이트 산화막(12)을 형성한 후, 그 상부에 250 내지 350Å의 두께로 제1폴리실리콘막(13)을 형성한다. 그런 다음, H2O2를 이용한 화학 클리닝 공정을 80 내지 100℃의 온도에서 25 내지 35분 동안 진행한다. 이때, 제1폴리실리콘막(13) 상부에 소저의 얇은 두께의 산화막(14)이 형성되고, 이 산화막(14)은 이후에 주입되는 P의 확산을 방지하는 확산 방지막으로서 작용하게 된다. 또한, 산화막(14)은 소정의 박막형태로서 소자의 전기적 특성에는 영향을 미치지 않게 된다. 이어서, 산화막(14) 상부에 2,000 내지 2,500Å의 두께로 제2폴리실리콘막(15)을 형성한 다음, 제1 및 제2폴리실리콘막(13,15)의 전도성을 증가시키기 위해 POCl3 도핑을 실시한다. 여기서, POCl3 도핑에 의해 제2폴리실리콘막(15) 및 제1폴리실리콘막(13)에 P가 주입되게 되는데, 이때 막질과 막질 내에서의 P의 분포 특성에 의해, 제1폴리실리콘막(13)과 제2폴리실리콘(14)의 접촉면에서 P가 고착되어, 게이트 산화막(12)과 접촉하는 제1폴리실리콘막(13) 내부로 P의 확산이 최소화된다. 또한, 이 P는 산화막(14)에 의해 제1폴리실리콘막(13) 내부로 확산이 저지됨에 따라, 주로 제2폴리실리콘막(15)에 분포하게 된다.

그런 다음, HF 용액을 이용한 클리닝 공정을 통해 제2폴리실리콘막(15) 표면에 발생된 자연 산화막(도시되지 않음)을 제거한 후, 도2B에 도시된 바와 같이, 포토리소그라피 공정을 통하여 제2폴리실리콘막(15) 상부에 레지스트막(도시되지 않음) 패턴을 형성한다. 그런 다음, 상기 레지스트막 패턴을 식각 마스크로하여 하부의 제1 및 제2폴리실리콘막(13,15)과 산화막(14) 및 게이트 산화막(12)을 플라즈마 식각공정에 의해 식각함으로써, 이중 폴리실리콘 구조의 게이트를 형성한다.

이어서, 800 내지 900℃의 온도에서 열산화 공정을 진행하여, 결과물 상부에 100 내지 300Å의 두께로 열산화막(16)을 형성하게 되면, 도 2C에 도시된 바와 같이, 게이트 상부표면에는 열산화막(16)이 균일하게 성장되고, 제1 및 제2폴리실리콘(13, 15)의 경계면에서는 제2폴리실리콘막(15)에 주입된 P에 의한 국부적 산화 증가 현상이 발생하게 된다. 한편, 게이트 산화막(12) 측면에는 열산화막(16)이 균일하게 성장하게 되는데, 이는 제1폴리실리콘막(13)에 주입된 미소량의 P가 산화막(14)에 의해 하부의 게이트 산화막(12)과의 국부적인 산화 현상을 억제되기 때문이다.

상기 실시예에 의하면 소정의 확산 방지막이 개재된 이중 구조의 폴리실리콘막으로 게이트를 형성함으로써, 열산화 공정시 게이트와 게이트 산화막 사이에서 발생되는 국부적인 산화 현상을 억제할 수 있게 된다.

이에 따라, 게이트 길이의 감소를 방지할 수 있게 되어, 소자의 전기적 특성을 향상시킬 수 있게 된다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 실현할 수 있게 된다.

Claims (6)

1. 반도체 기판을 제공하는 단계;

   상기 반도체 기판 상부에 게이트 절연막을 형성하는 단계;

   상기 게이트 절연막 상부에 제1폴리실리콘막을 형성하는 단계;

   상기 제1폴리실리콘막 상부 표면에 확산 방지막을 형성하는 단계;

   상기 결과물 상부에 제2폴리실리콘막을 형성하는 단계;

   상기 제1 및 제2폴리실리콘막에 불순물을 도핑하는 단계; 및,

   상기 제1 및 제2폴리실리콘막과 확산 방지막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제1항에 있어서, 상기 게이트를 형성하는 단계 이후에, 상기 게이트 및 반도체 기판 표면에 열산화막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제1항에 있어서, 상기 확산 방지막은 80 내지 100℃의 온도에서 25 내지 35분 동안 H2O2 화학 클리닝 처리에 의해 형성되는 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제1항에 있어서, 상기 제1폴리실리콘막은 250 내지 350Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제1항에 있어서, 상기 제2폴리실리콘막은 2,000 내지 2,500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제1항에 있어서, 상기 불순물은 P를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.