KR100705308B1 - 집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법 - Google Patents

집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법 Download PDF

Info

Publication number
KR100705308B1
KR100705308B1 KR1019990035568A KR19990035568A KR100705308B1 KR 100705308 B1 KR100705308 B1 KR 100705308B1 KR 1019990035568 A KR1019990035568 A KR 1019990035568A KR 19990035568 A KR19990035568 A KR 19990035568A KR 100705308 B1 KR100705308 B1 KR 100705308B1
Authority
KR
South Korea
Prior art keywords
trench
insulating layer
polysilicon
trenches
forming
Prior art date
Application number
KR1019990035568A
Other languages
English (en)
Other versions
KR20000017553A (ko
Inventor
치티페디세일레시
켈리마이클제임스
Original Assignee
루센트 테크놀러지스 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/140,275 external-priority patent/US6080625A/en
Priority claimed from US09/140,276 external-priority patent/US6365469B2/en
Application filed by 루센트 테크놀러지스 인크 filed Critical 루센트 테크놀러지스 인크
Publication of KR20000017553A publication Critical patent/KR20000017553A/ko
Application granted granted Critical
Publication of KR100705308B1 publication Critical patent/KR100705308B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

새로운 이중 폴리실리콘 구조들을 제조하는 공정은 기판 위에 놓이는 필드 산화물에서 상이한 깊이의 트렌치들(trenches)을 형성하는 단계를 포함한다. 이 트렌치들에서 이온 주입 장벽(ion implantation barrier)을 활용하면, 이온 주입은 자기 정렬된 구조들을 생성하도록 수행된다. 폴리실리콘이 단일 증착으로 트렌치들 내에 형성되는 것이 중요하다.
이중 폴리실리콘 구조, 증착, 이온 주입 장벽, 에칭, 트렌치

Description

집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법{Dual-polysilicon Structures in integrated circuits and a method for making them}
도 1 내지 도 4는 본 발명의 제 1 실시예를 따른 연속적인 제조 단계들 동안의 집적 회로를 도시한 도면.
도 5는 본 발명의 제 2 실시예를 따른 폴리실리콘의 증착 및 에칭 후, 그리고 주입 장벽의 증착 및 평탄화 후 이중-폴리실리콘 구조의 단면도.
도 6 내지 도 10은 본 발명의 제 3 실시예를 따른 연속적인 제조 단계들 동안 집적 회로를 도시한 도면.
도 11 내지 도 13은 제 1 내지 제 3 실시예들을 이용하는 예시적 회로들을 도시한 도면.
* 도면의 주요 부분에 대하 부호의 설명 *
10, 24 : 절연층 12 : 기판
14, 20 : 트렌치 30, 52 : 주입 장벽
34 : 소스 및 드레인 영역 40, 50 : 폴리실리콘층
본 발명은 집적 회로들에 관한 것이며, 특히 집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법에 관한 것이다.
상이한 두께의 산화물층 위에 이중 층의 폴리실리콘을 갖는 장치 구조들이 동적 랜덤 액세스 메모리(DRAM) 셀들, 정적 랜덤 액세스 메모리(SRAM) 셀들 등과 같은 집적 회로들에서 이용되고 있다. 이중 폴리실리콘 구조들을 제조하는 공정은 현재 다수의 폴리실리콘 증착들, 패터닝 및 에칭들을 요구한다. 증착, 패터닝 및 에칭 시퀀스 각각은 시간을 소모하면서 비용이 많이 든다.
게다가, 이와 같은 공지된 공정에 의해 제조된 다층화된 폴리실리콘 구조는 불균일한 형태(topology)를 초래하는데, 통상적으로 이 형태에 대하여 부가적인 처리 단계들이 수행되어야 한다. 이와 같은 불균일한 형태에 대해 부가적인 단계들을 실행하는 것은 곤란할 수 있다.
본 발명은 이중 폴리실리콘 구조들 및 집적 회로를 제조하는 새로운 방법에 관한 것이다. 이 방법은 종래 기술의 공정들에서 이용되는 단계들보다 적은 단계들을 이용한다. 본 발명에 따라서, 상이한 깊이의 트렌치들은 폴리실리콘층을 증착하기 전에 제 1 절연층 내에 형성된다. 그 다음, 제 2 절연층은 트렌치들 내에 형성된다. 평면 구조를 얻는 일실시예에서, 각 트렌치 내에 주입 장벽(implantation barrier)이 증착된 다음 자기 정렬된 소스 영역 및 드레인 영역을 생성하기 위하여 이온 주입이 수행된다. 그 다음, 트렌치들을 채우는데 충분한 폴리실리콘이 증착되어 평탄화된다.
본 발명의 다른 실시예에서, 각 트렌치를 부분적으로만 채우는 폴리실리콘은 주입 장벽을 형성하기 전에 형성된다. 두 실시예중 한 실시예는 단일 폴리실리콘 형성 단계를 이용하여 이중 폴리실리콘 구조를 달성하는데 요구되는 단계의 수들을 감소시킨다. 게다가, 본 발명의 예시적 실시예들은 종래 기술의 방법들에 의해 제공된 형태 보다 훨씬 평탄한 형태를 갖는 구조를 제공한다.
본 발명은 평탄하거나 비교적 평탄한 표면을 갖는 이중 폴리실리콘 구조를 또한 구현한다. 이 구조는 실질적으로 균일한 깊이의 제 1 절연층, 절연층 내의 상이한 깊이의 트렌치들, 트렌치 각각의 베이스 내의 제 1 절연층보다 얇은 제 2 절연층, 및 평탄하거나 비교적 평탄한 표면을 형성하기 위해 상기 트렌치들을 채우거나 부분적으로 채우는 폴리실리콘을 포함한다.
본 발명은 또한 이중 폴리실리콘 구조들 및 집적 회로들을 제조하는 새로운 방법에 관한 것이다. 이 실시예에 따르면, 상이한 깊이의 트렌치들은 폴리실리콘층을 증착하기 전에 절연층 내에 형성된다. 트렌치들은 제 1 절연층, 및 상기 제 1 절연층 위에 장벽층을 형성함으로써 형성된다. 다음에, 제 2 절연층은 상기 장벽층 위에 형성된다. 제 1 트렌치는 제 2 절연층에 형성되고 제 2 트렌치는 제 1 절연층, 장벽층 및 제 2 절연층을 통해 형성된다. 각 트렌치 내에 주입 장벽이 증착된 다음, 자기 정렬된 소스 영역 및 드레인 영역을 생성하기 위하여 이온 주입이 수행된다. 그 다음, 트렌치들을 채우는데 충분한 폴리실리콘은 증착되어 평탄화된다. 이 공정은 단일 폴리실리콘 형성 단계를 이용하여 이중 폴리실리콘 구조를 달성하는데 요구되는 단계들의 수를 감소시킨다. 게다가, 본 발명은 종래 기술의 방법들에 의해 제공된 형태보다 훨씬 평탄한 형태를 갖는 구조를 제공한다.
본 발명이 첨부한 도면을 참조하여 다음의 상세한 설명으로 보다 완전히 이해될 것이다.
본 발명의 원리들에 따르면, 이중 폴리실리콘 구조들을 제조하는 새로운 방법은 이런 형의 구조를 만드는데 요구되는 단계들의 수를 감소시키는 것을 특징으로 한다. 이 공정은 상이한 깊이들의 적어도 두 개의 트렌치들을 제조한 다음 단일 폴리실리콘 증착 및 에칭을 수행하는 것을 포함한다. 유리하게, 이들 방법들은 또한 평탄하거나 평평한 형태를 갖는 구조를 가져올 수 있다. 이 새로운 방법의 개별적인 단계들은 표준 공정 기술들을 이용한다.
제 1 실시예는 도 1 내지 도 4를 참조하여 이하에 설명될 것이다. 기판(12)상에 절연층(10)이 형성되어 있다. 절연층(10)은 SiO2일 수 있고 실질적으로 균일한 깊이를 가질 수 있다. 이 기판은 실리콘, 갈륨 비소, 게르마늄, 또는 당업자에게 공지된 기판으로서 이용하는데 적합한 다른 물질일 수 있다. 기판(12)과 절연층(10) 사이에 하나 이상의 층들이 형성될 수 있다. 절연층(10)의 두께는, 이용되고 있는 특정한 공정 및 기술과 기판(12)의 표면 형태에 기초하여 변화한다. 그 다음, 적어도 하나의 트렌치(14)(두 개의 이러한 트렌치들(14)은 도 1 내지 도 4에 도시된다.)는 표준 반도체 포토리소그래픽 기술들을 이용하여 에칭될 영역을 패터닝한 다음, 트렌치(14)를 형성하기 위하여 에칭(예를들어, 화학적으로)함으로써 형성된다. 특히, 트렌치(14)는 절연층(10)의 깊이와 동일한 깊이로 에칭된다. 달리 말하면, 트렌치(14)는 기판(12)의 표면을 노출시키도록 에칭된다.
예시적으로, 트렌치(14)는 1) 절연층(10)상에 레지스트 물질층을 도포하며; 2) 패턴 마스크를 통과하는 에너지원에 레지스트 물질을 노출시키며; 3) 레지스터 내에 패턴을 형성하기 위하여 레지스트 영역들을 제거하며; 4) 트렌치(14)를 에칭하고; 5) 상기 잔여 레지스트 물질을 제거함으로써 형성된다. 에너지원은 e-빔, 광원 또는 다른 적절한 에너지원일 수 있다.
제 1 트렌치(14)를 형성한 후, 도 2에 도시된 제 2 트렌치(20)가 절연층(10) 내에 형성된다. 제 2 트렌치(20)는 제 1 트렌치(14)의 깊이보다 작은 깊이를 가지므로, 절연층(10)의 잔여 두께 위에 놓이는 베이스를 가진다. 제 2 트렌치(20)는 제 1 트렌치(14)를 형성하는 상술된 공정을 이용하여 형성될 수 있다. 제 2 트렌치(20)의 깊이 또는 상기 제 2 트렌치(20) 밑에 남아있는 상기 절연층(10)의 두께는 제조되는 구조의 원하는 특성들에 의존된다.
표준 공정 기술들을 이용하면, 도 2에 도시된 상대적으로 얇은 제 2 절연층(24)이 제 1 트렌치(14)의 베이스 및 제 2 트렌치(20)의 베이스에 형성된다. 제 2 절연층(24)은 SiO2일 수 있고 실질적으로 동일한 시간에 각 트렌치에 형성될 수 있다. 제 1 트렌치(14)의 베이스에 형성된 절연층(24)은 기판(12)의 상부 상에 직접 놓일 수 있다.
도 3에 도시된 바와 같이, 주입 장벽(30)은 트렌치들(14 및 20)을 채우도록 증착된다. 주입 장벽(30)은 주입된 이온들이 제 2 절연층(24)을 통과하지 못하도록 하는 어떤 물질을 포함한다. 주입 장벽(30)에 이용된 전형적인 물질들은 실리콘 질화물, 탄탈 질화물, 티타늄 질화물, 텅스텐 질화물 및 지르코늄 질화물을 포함한다. 블랭킷 형태(blanket fashion)로 증착된 후, 주입 장벽 물질은 주입 장벽(30)의 표면을 제 1 절연층(10)의 표면과 공통 평면 또는 실질적으로 공통 평면이 되도록 처리된다. 예를들어, 이것은 종래의 화학적 기계적 폴리싱(CMP : chemical-mechanical polishing) 기술 또는 다른 평탄화 기술들에 의해 달성된다.
그 다음, 이온 주입은 도 3의 영역(32)에 의해 표시된 바와 같이 얇게 도핑된 확산 영역(LDD)을 생성하도록 수행된다. LDD 영역(32)을 생성한 다음, 이 구조는 어닐링된다. 그 다음, 트랜지스터 소스 및 드레인 주입들이 수행되고 이 구조는 이들을 추가 주입한 후에 다시 어닐링된다. 또한, 이 어닐링은 모든 주입들이 완료된 후 발생될 수 있다. 소스 영역 및 드레인 영역(34)은 도 3에 도시된다. 이온들 및 이들과 연관된 주입 에너지들의 선택들은 최종 장치의 원하는 전기 특성들에 의해 결정된다. 이온 주입은 표준 처리 기술들(예를들어, 원하는 주입 영역들을 노출시키도록 패터닝된 포토-레지스트 물질(photo-resistive material)의 마스크를 통해서)에 따라서 수행된다는 것을 주지해야 한다.
그 다음, 도 3의 주입 장벽(30)은 주입 장벽(30)을 선택적으로 침투하지만 절연 층(10)을 남겨두는 에칭(예를들어, 화학적)을 수행함으로써 제거된다. 트렌치 산화물(24)도 또한 제거된다. 예를들어, 주입 장벽(30)이 실리콘 질화물로 이루어질 때, 주입 장벽(30)은 인산으로 에칭될 수 있다. 주입 장벽(30) 및 산화물(24)의 제거는 제 1 트렌치(14) 및 제 2 트렌치(20) 둘 다를 다시 연다.
다음에, 산화는 도 4에 도시된 산화물층(24)에 대해 종래 기술들을 이용하여 수행될 수 있다. 산화물층(24)은 예를들어 SiO2이다. 트렌치(14) 내의 산화물층(24)은 금속 산화물 반도체(MOS) 트랜지스터의 게이트 산화물층을 구성할 수 있다. 산화물층(24)의 두께는 이 구조의 원하는 특성들에 의해 결정된다. 제 2 트렌치(20) 내의 산화물(24)의 목적은 후술되는 바와 같은 적용에 기초하여 변화한다. 대안적 실시예에서, 절연층(24)은 제거될 수 없고 게이트 산화물로서 이용된다.
다음에, 도 4에 도시된 폴리실리콘층(40)이 형성된다. 특히, 폴리실리콘의 블랭킷 증착 후, 폴리실리콘층의 표면은 폴리실리콘층(40)의 표면을 제 1 절연층(10)과 공통 평면 또는 실질적으로 공통 평면이 되도록 (예를들어, CMP에 의해)처리된다. 이것은 도 4에 도시된 이중 폴리실리콘 구조를 생성한다.
도 4의 특정한 구조는 트렌치들(14)과 각각 정렬된 두 개의 MOS 트랜지스터들을 포함한다. 또한, 얕은 트렌치(shallow trench; 20) 내에 형성된 폴리실리콘층(40)은 1) 산화물들(24 및 10)과 기판(12)과 함께 이용될 때 커패시터, 2) 저항 또는 3) 트렌치(14) 내에 형성된 장치의 두께 보다 두꺼운 절연층들(24 및 10)을 포함하는 게이트 산화물을 갖는 트랜지스터를 생성하는데 이용될 수 있다. 게다가, 이들 구조들은 아날로그 장치들을 형성하는데 이용될 수 있다. 실제 장치에서, 종래 방식들로 폴리실리콘(40)과, 소스 영역 및 드레인 영역(34)에 전기 접속(도시되지 않음)이 이루어진다.
도 5는 본 발명의 제 2 실시예를 도시한 것이다. 제 2 실시예를 형성하기 위한 초기 단계들은 제 1 실시예의 도 1 및 도 2에 도시된 단계들과 동일하다. 트렌치들(14 및 20)이 형성된 후, 절연층(24)이 제 1 트렌치(14)의 베이스 및 제 2 트렌치(20)의 베이스에 형성된다. 절연층(24)은 예를들어 SiO2이다. 제 1 트렌치(14)의 베이스에 형성된 절연층(24)은 기판(12)의 상부 표면상에 직접 놓여진다. 트렌치(14) 내의 절연층(24)은 게이트 산화물층을 종래의 MOS 트랜지스터 내에 구성할 수 있다. 절연층(24)의 두께는 이 구조의 원하는 특성들에 의해 결정된다. 트렌치(20)의 베이스에서의 절연층(24)은 이전 실시예에서 서술된 방식과 동일한 방식으로 기능하고 SiO2일 수 있다.
다음에, 도 5에 도시된 바와 같이, 폴리실리콘층(50)은 블랭킷 형태로 증착된다. 그 다음, 증착된 폴리실리콘층의 표면은 폴리실리콘층(50)의 표면을 제 1 절연층(10)의 표면과 공통 평면 또는 실질적으로 공통 평면이 되도록 (예를들어 CMP를 이용하여)처리된다. 평탄화 후, 표준 이방성 폴리실리콘 에칭은 제 1 트렌치(14) 및 제 2 트렌치 내의 폴리실리콘 레벨을 제 1 절연층(10)의 표면의 레벨 아래로 되도록 수행된다. 표면으로부터의 거리는 폴리실리콘 위에 놓이는 공간을 점유하는 주입 장벽(52)이, 주입된 이온들이 폴리실리콘을 관통하는 것을 차단하는데 충분한 두께가 되도록 충분한 깊이로 되어야 한다.
특히, 주입 장벽(52)은 블랭킷 형태로 증착된다. 주입 장벽(52)은 주입 장벽(52)이 제 1 절연층(10) 표면과 공통 평면 또는 실질적으로 공통 평면이 되도록 (예를들어, CMP를 이용) 처리된다. 이 방식으로, 이온 주입하기 위한 자기 정렬된 구조가 형성된다. 주입 장벽(52)의 목적은 종래 예시적 실시예와 동일하다. 주입 장벽은 상술된 기능을 수행하는데 충분한 임의의 물질로 이루어질 수 있다. 일부 예시적 장벽 물질들이 상술되었다.
제 2 실시예에서, 이온 주입은 도 5에 영역(32)들로 표시된 얇게 도핑된 확산(LDD : lightly doped diffusion) 영역을 생성하기 위하여 수행된다. LDD 영역을 생성한 다음에, 이 구조는 어닐링된다. 그 다음, 트랜지스터 소스 영역 및 드레인 영역은 부가적인 주입들에 의해 형성되고 이 구조는 이들 부가적인 주입들 후에 다시 어닐링된다. 대안적으로, 어닐링은 모든 주입들이 수행된 후 발생할 수 있다. 소스 영역 및 드레인 영역은 도 5의 영역들(34)로서 표시된다. 다시 한번, 특정 이온들 및 이들과 연관된 주입 에너지들의 선택들은 제조되는 장치의 원하는 전기 특성들에 의존한다. 이온 주입은 표준 공정 기술(예를들어, 원하는 주입 영역들 노출시키도록 패터닝된 포토-레지스트 물질의 마스크를 통해서)에 따라서 수행된다는 것을 주지해야 한다.
주입 장벽(52; 도 5)은 선택적인 에칭으로 후속 제거되어 폴리실리콘(50)을 주입 장벽(52) 아래로 노출시킬 수 있다. 후속적으로, 종래 방식들로 폴리실리콘(40)과, 소스 영역 및 드레인 영역(34)에 전기 접속(도시되지 않음)이 이루어진다.
제 3 실시예는 도 6 내지 도 10을 참조하여 후술되는데, 이 도면들에서 절연층(205)은 기판(200)상에 형성된다. 절연층(205)은 SiO2일 수 있고 실질적으로 균일한 깊이를 갖는다. 이 기판(200)은 실리콘, 갈륨, 비소, 게르마늄, 또는 당업자에게 공지된 기판으로 이용하는데 적합한 다른 물질일 수 있다. 기판(200)과 절연층(205) 사이에 하나 이상의 층들이 존재할 수 있다. 절연층(205)의 두께는 이용되는 특정한 공정과 기술, 및 기판(200)의 표면 형태에 기초하여 변화한다.
후속적으로, 중지층(stop layer; 210)은 절연층(205)상에 형성된다. 중지층은 예를들어 TiN이다. 중지층(205)은 후술되는 바와 같이 에칭 중지층이다. 제 2 절연층(215)은 중지층(205) 상에 형성된다. 제 2 절연층은 예를들어 SiO2이다. 다음에, 도 7에 도시된 레지스트(220)는 제 2 절연층(215)상에 형성되고 후술되고 공지된 바와 같이 패터닝된다. 제 2 절연층(215)은 도 8에 도시된 트렌치(120)를 형성하도록 에칭된다. 에칭 공정은 중지층(210)보다 높거나 실질적으로 높은 레이트로 절연층(215)을 에칭하는 선택적인 에칭 공정이다. 달리 말하면, 중지층(210)은 절연층(215)을 에칭하기 위해 이용된 에칭 공정을 방지(resistant)한다. 이 공정을 이용함으로써, 에칭 공정동안 형성된 트렌치(120)의 깊이는 정밀하게 제어될 수 있다.
다음에, 도 9에 도시된 바와 같이, 제 2 레지스트층(230)은 제 2 절연층(215)상에 형성된다. 제 2 레지스트층(230)은 상술되고 공지된 바와 같이 패터닝된다. 제 2 절연층(215), 중지층(210) 및 제 1 절연층(205)은 각 층의 물질들을 선택적으로 에칭하여 트렌치(140)를 형성하는 공정을 이용하여 에칭된다. 달리 말하면, 중지층(210)은 트렌치(140)를 형성하기 위하여 이용된 에칭 공정을 방지하지 않는다. 에칭 후, 제 2 레지스트층(230)의 잔여 부분들은 제거된다. 트렌치(140)는 도 1 내지 도 5에 도시된 트렌치(14)와 유사하고 트렌치(120)는 도 1 내지 도 5에 도시된 트렌치(20)와 유사하다. 일단 트렌치들(140 및 120)이 형성되면, 층들(24, 40, 50 및/또는 52)과 유사한 층들의 제 1 및 제 2 실시예에서 상술된 바와 같이 형성되어 폴리실리콘 장치들을 형성한다.
도 11 내지 도 13은 제 1, 제 2 및 제 3 실시예들을 이용하여 형성될 수 있는 장치들을 도시한 것이다. 도 11에 도시된 장치는 SRAM 셀이다. 도 11에 도시된 실시예에서, 저항들(300)은 얕은 트렌치들(120 또는 20)로 형성된 구조들을 이용하여 형성될 수 있고 트랜지스터들(310)은 트렌치들(14 또는 140) 내에 형성된 구조들을 이용하여 형성될 수 있다. 후속 금속층들은 공지된 바와 같이 저항들(300) 및 트랜지스터(305)를 상호 접속하도록 형성될 수 있다.
도 12에 도시된 장치는 대안적 SRAM 셀이다. 도 12에 도시된 실시예에서, 트랜지스터들(400)은 얕은 트렌치들(120 또는 20)에 형성된 구조들을 이용하여 형성되고 트랜지스터(410)는 트렌치들(14 또는 140) 내에 형성된 구조를 이용하여 형성될 수 있다. 후속 금속층들은 공지된 바와 같이 트랜지스터들(400) 및 트랜지스터들(405)을 상호 접속하도록 형성될 수 있다.
도 13에 도시된 장치는 DRAM 셀이다. 도 13에 도시된 실시예에서, 저항(500)은 얕은 트렌치(120 또는 12) 내에 형성된 구조를 이용하여 형성될 수 있고 트랜지스터(510)는 트렌치들(14 및 140) 내에 형성된 구조를 이용하여 형성될 수 있다. 후속 금속층들은 공지된 바와 같이 저항(500) 및 트랜지스터(505)를 상호 접속하도록 형성될 수 있다.
최종적으로, 본 발명이 특정 실시예들에 대해서만 서술하였지만, 당업자는 많은 대안적인 장치들을 고안할 수 있다는 것을 알 수 있다. 이러한 대안적인 장치들이 본원에 명확하게 도시되고 서술되지 않았을지라도, 본 발명의 원리들을 구현하고 따라서 본 발명의 영역 및 범주 내에 포함된다.

Claims (28)

  1. 이중 폴리실리콘 구조를 제조하는 방법에 있어서,
    제 1 절연층을 형성하는 단계;
    상이한 깊이들의 적어도 제 1 트렌치 및 제 2 트렌치를 상기 제 1 절연층 내에 형성하는 단계로서, 상기 제 1 트렌치는 상기 절연층의 두께와 동일한 깊이를 가지며 상기 제 2 트렌치는 상기 절연층의 두께보다 얕은 깊이를 갖는 상기 트렌치 형성 단계; 및
    이중 폴리실리콘 구조의 적어도 일부를 형성하는 폴리실리콘 물질을 상기 제 1 및 제 2 트렌치들 내에 형성하는 단계를 포함하는, 이중 폴리실리콘 구조 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 트렌치는 상기 제 2 트렌치를 형성하기 전에 형성되는, 이중 폴리실리콘 구조 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 트렌치 내에 상기 폴리실리콘 물질을 형성하기 전에, 상기 제 1 및 제 2 트렌치 내에 제 2 절연층을 형성하는 단계를 더 포함하는,이중 폴리실리콘 구조 제조 방법.
  4. 제 3 항에 있어서,
    주입된 이온들이 상기 제 2 절연층의 부분들로 침투하는 것을 방지하기 위하여, 상기 제 2 절연층을 형성한 후에, 적어도 상기 제 1 및 제 2 트렌치들 내에 주입 장벽을 형성하는 단계를 더 포함하는, 이중 폴리실리콘 구조 제조 방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 폴리실리콘 물질은 인터커넥트(interconnect) 시스템의 일부로 형성되지 않는, 이중 폴리실리콘 구조 제조 방법.
  8. 제 4 항에 있어서,
    상기 주입 장벽을 제거하는 단계; 및
    후속으로, 상기 폴리실리콘 물질을 상기 제 1 및 제 2 트렌치들 내에 형성하는 단계를 더 포함하는, 이중 폴리실리콘 구조 제조 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    제 1 구조를 형성하기 위하여, 제 2 절연 물질을 상기 제 1 트렌치 내에 형성하는 단계; 및
    제 2 구조를 형성하기 위하여, 상기 제 2 절연 물질을 상기 제 2 트렌치 내에 형성하는 단계를 더 포함하는, 이중 폴리실리콘 구조 제조 방법.
  11. 삭제
  12. 삭제
  13. 집적 회로에 있어서,
    제 1 절연층;
    상기 제 1 절연층 내의 상이한 깊이들의 적어도 제 1 트렌치 및 제 2 트렌치로서, 상기 제 1 트렌치는 상기 절연층의 두께와 동일한 깊이를 가지며 상기 제 2 트렌치는 상기 절연층의 두께보다 얕은 깊이를 갖는 상기 제 1 및 제 2 트렌치;
    이중 폴리실리콘 게이트 구조의 적어도 일부를 형성하는, 상기 제 1 트렌치 및 제 2 트렌치 내의 폴리실리콘 물질을 포함하는, 집적 회로.
  14. 제 13 항에 있어서,
    적어도 상기 제 1 트렌치 및 제 2 트렌치 내 및 상기 제 1 및 제 2 트렌치 내의 상기 폴리실리콘 물질 아래의 제 2 절연층을 더 포함하는, 집적 회로.
  15. 제 14 항에 있어서,
    상기 제 2 절연층은 상기 제 1 절연층과 상기 제 2 트렌치 내의 상기 폴리실리콘 물질 사이에 위치하는, 집적 회로.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
KR1019990035568A 1998-08-26 1999-08-26 집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법 KR100705308B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US09/140275 1998-08-26
US9/140275 1998-08-26
US09/140276 1998-08-26
US09/140,275 US6080625A (en) 1998-08-26 1998-08-26 Method for making dual-polysilicon structures in integrated circuits
US09/140,276 US6365469B2 (en) 1998-08-26 1998-08-26 Method for forming dual-polysilicon structures using a built-in stop layer
US9/140276 1998-08-26

Publications (2)

Publication Number Publication Date
KR20000017553A KR20000017553A (ko) 2000-03-25
KR100705308B1 true KR100705308B1 (ko) 2007-04-11

Family

ID=26838040

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990035568A KR100705308B1 (ko) 1998-08-26 1999-08-26 집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법

Country Status (3)

Country Link
JP (1) JP2000124326A (ko)
KR (1) KR100705308B1 (ko)
TW (1) TW478094B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493848B1 (en) * 1999-11-03 2002-12-10 Agere Systems Guardian Corp. Rate equation method and apparatus for simulation of current in a MOS device
US9153479B2 (en) 2013-03-11 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of preventing a pattern collapse

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05190565A (ja) * 1992-01-09 1993-07-30 Fujitsu Ltd 半導体装置の製造方法
KR940016948A (ko) * 1992-12-31 1994-07-25 김주용 반도체 소자의 게이트 전극 형성 방법
JPH07131000A (ja) * 1993-10-29 1995-05-19 Sony Corp 電界効果型半導体装置の製造方法
JPH07240528A (ja) * 1994-02-28 1995-09-12 Toshiba Corp 半導体装置のゲート製造方法及び半導体装置
KR19980015593A (ko) * 1996-08-23 1998-05-25 김주용 반도체 소자의 제조방법
KR20000003488A (ko) * 1998-06-29 2000-01-15 김영환 씨모스 트랜지스터의 게이트 전극 형성 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05190565A (ja) * 1992-01-09 1993-07-30 Fujitsu Ltd 半導体装置の製造方法
KR940016948A (ko) * 1992-12-31 1994-07-25 김주용 반도체 소자의 게이트 전극 형성 방법
JPH07131000A (ja) * 1993-10-29 1995-05-19 Sony Corp 電界効果型半導体装置の製造方法
JPH07240528A (ja) * 1994-02-28 1995-09-12 Toshiba Corp 半導体装置のゲート製造方法及び半導体装置
KR19980015593A (ko) * 1996-08-23 1998-05-25 김주용 반도체 소자의 제조방법
KR20000003488A (ko) * 1998-06-29 2000-01-15 김영환 씨모스 트랜지스터의 게이트 전극 형성 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1019940016948 *
1019980015593 *

Also Published As

Publication number Publication date
KR20000017553A (ko) 2000-03-25
JP2000124326A (ja) 2000-04-28
TW478094B (en) 2002-03-01

Similar Documents

Publication Publication Date Title
US6596648B2 (en) Material removal method for forming a structure
US7060562B2 (en) Method for fabricating gate electrodes in a field plate trench transistor, and field plate trench transistor
US5622882A (en) Method of making a CMOS dynamic random-access memory (DRAM)
EP0135243B1 (en) A method of producing a semiconductor structure on a substrate and a semiconductor device manufactured thereby
KR960019649A (ko) 반도체 장치의 제조방법
US6300178B1 (en) Semiconductor device with self-aligned contact and manufacturing method thereof
US5679598A (en) Method of making a CMOS dynamic random-access memory (DRAM)
KR100697963B1 (ko) 다층 이중 폴리실리콘 구조 형성 방법
US6380088B1 (en) Method to form a recessed source drain on a trench side wall with a replacement gate technique
US6080625A (en) Method for making dual-polysilicon structures in integrated circuits
KR100705308B1 (ko) 집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법
US6001681A (en) Method to reduce the depth of a buried contact trench by using a thin split polysilicon thickness
KR100273296B1 (ko) 모스 트랜지스터 제조방법
US6365469B2 (en) Method for forming dual-polysilicon structures using a built-in stop layer
US5648290A (en) Method of making a CMOS dynamic random-access memory (DRAM)
KR20010065698A (ko) 반도체소자의 듀얼게이트 형성방법
US6136633A (en) Trench-free buried contact for locos isolation
JPH01201940A (ja) 半導体装置の電極配線形成方法
US6121135A (en) Modified buried contact process for IC device fabrication
JPS6092666A (ja) Ｍｉｓトランジスタの製造方法
KR20020030338A (ko) 반도체 장치 제조방법
JPH0321069A (ja) 半導体装置の製造方法
JPH0237769A (ja) 半導体記憶装置の製造方法
KR20040058942A (ko) 반도체 소자의 제조 방법
KR20030000969A (ko) 마스크롬 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130320

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140320

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee