JPH0237769A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置の製造方法に関し、特に１ト
ランジスタ１キヤパシタ構成のＭＯＳ型ダイナミックＲ
ＡＭのキャパシタの製造方法に関する。

〔従来の技術〕

従来のこの種の半導体記憶装置の製造方法を図面を参照
しながら説明する。第３図（ａ）〜（ｅ）は従来例を説
明するための製造工程順に配置した半導体チップの縦断
面図である。まず、第３図（ａ＞に示すように、Ｐ型シ
リコン半導体基板１に、選択酸化法により素子分備絶縁
膜２を形成し、レジストマスク形成工程、Ｎ型不純物の
イオン注入を行うことにより拡散層領域３を形成する。

そして、酸化シリコン膜を、ＣＶＤ法で形成し、溝を開
口する部分のみ、レジストマスク形成工程及び酸化シリ
コン膜のエツチング工程を通して、溝エツチング用マス
ク４を形成する。このマスクを利用し、シリコンエッチ
を行うことにより溝５を形成する。その後、酸化雰囲気
中で熱処理することにより、第１の容量絶縁膜６を形成
する。

次に、第３図（ｂ）に示すように、前述の第１の容量絶
縁膜６にコンタクトホールを形成するためレジストを塗
布後、酸素を用いたりアクティブイオンエッチを行い、
レジスト層をエッチバックし、溝の内部にのみレジスト
アを残す。この際レジストの上面が、シリコン半導体基
板の表面より後退するまでエッチバックを行う、その後
、フッ酸系の薬品で処理することによりコンタクトホー
ル８を形成する。

次に、第３図（Ｃ）に示すように、メモリセル電荷蓄積
用ノードとなるポリシリコン層９を被着し、Ｎ型の不純
物をドープする。ここで、再びレジストを塗布し、酸素
を用いたりアクティブスパッタエッチにより、レジスト
１０を溝内部にのみ残す。今回はレジスト１０の上面と
Ｐ型シリコン半導体基板１の表面がほぼ一致するように
行う。

次に第３図（ｄ）に示すように、前述のレジスト１０を
マスクとしてポリシリコン層９のエツチングを行い、電
荷蓄積電ｆｉ１１を形成する。そして、第２の容量絶縁
膜１２及び不純物をドープしたポリシリコンよりなる容
量電極１３を形成する。

次に第３図（ｅ）に示すように、メモリセルの最終形状
で容量電極１３形成後の溝のくぼみをポリシリコンで埋
込みを行い、ゲート酸化を行った後、ドープしたポリシ
リコンよりなるワード線１４を形成する。第１の層間膜
１５を被着後、デイジット線を接続するコンタクト孔１
６を開口し、シリサイドよりなるデイジット線を形成す
る。その後、第２の層間膜１８を被着する。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置の製造方法は、電荷蓄積
用電極１１とＰ型シリコン半導体基板１上の拡散層領域
３を接続する際にコンタクトホール８を開口する必要が
あるが、マスクとしてレジストをエツチングし、溝の内
部に埋め込む必要があり、エッチバック量の制御がむず
かしいという欠点がある。さらに、電荷蓄積用電極の形
成に関しても同様で、複雑で高精度の制御が必要となる
。

これらはデバイスの歩留り、及びコストの点で著しい欠
点となる。

本発明の目的は工程が簡略で再現性の良い半導体記憶装
置の製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の半導体記憶装置の製造方法は、第１導電型シリ
コン半導体基板上に形成された溝型キャパシタを情報蓄
積容量としてもつ半導体記憶装置の製造にあたり、前記
第１導電型シリコン半導体基板に溝を形成する工程と、
前記溝の表面から所定の深さに、シリコン中で絶縁膜と
なるイオン種を注入し、前記第１導電型半導体基板の表
面から隔絶した絶縁性領域を形成することにより前記溝
型キャパシタの容量絶縁膜の少なくとも一つを設ける工
程と、前記溝領域の表面に第２導電型不純物を導入して
前記溝型キャパシタの容量電極の少なくとも一つを設け
る工程とを含むというものである。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）〜（ｅ）は本発明の第１の実施例舎説明す
るための工程順に配置した半導体チップの縦断面図であ
る。

まず１．第１図（ａ）に示すように、Ｐ型シリコン半導
体基板１に酸根酸化法により素子分離絶縁膜１を形成す
る。後工程でＰ型シリコン半導体基板１と逆導電型の不
純物を溝領域の表面に導入す際のマスクとして使用する
ため、窒化シリコン膜より成る拡散マスク１９を形成す
る。その後、所定の部分に、溝を開口するため、レジス
トマスク２０を形成し、シリコンエッチを行い縦、横、
深さがそれぞれ１μｍ、１μｍ、５μｍの講５を形成す
る。

引き続き、第１図（ｂ）に示すように、前工程のシリコ
ンエッチを行った際のレジストマスク２０を利用し、酸
素を高ドースでイオン注入する。イオン注入の方法とし
てシリコン半導体基板１をイオンビームに対し所定の角
度傾け、かつ回転させながら回転イオン注入を行った。

角度としては溝の内壁にほぼ均一にイオン注入されるよ
うに４５°に設定した。イオン注入のドース量、エネル
ギーは、シリコン基板中で°酸化シリコン膜が、溝表面
から隔絶して形成されうよるにそれぞれＩ　Ｘ　１０１
８ｃｍ−２，１５０ｋｅＶを選択した。ついで熱処理を
行ない第１の容量絶縁膜６（酸化シリコンからなる）が
形成される。

次に、第１図（ｃ）に示すように、前述の溝５を形成す
るためのレジスト層２０を除去した後窒化シリコン膜よ
り成る拡散マスク１つ及び素子分離絶縁膜２をマスクと
してＮ型不純物（例えばヒ素）をイオン注入し電荷蓄積
用電極１１を形成する。

そして、第１図（ｄ）に示すように、第２の容量絶縁膜
１２及び不純物をドープしたポリシリコンよりなる容量
電極１３を形成する。

次に、第１図（ｅ）に示すように、メモリセルの最終形
態で、容量電極１３を形成後の溝のくぼみをポリシリコ
ンで埋込みを行い、ゲート酸化を行った後ドープしたポ
リシリコンより成るワード線１４を形成する。第１の眉
間膜１５を被着後、デイジット線１７を接続するコンタ
クト孔１６を開口し、シリサイドよりなるデイジット線
１７を形成する。その後、第２の層間膜１８を被着する
。

デイジット線１７及びワード線１４で、選択されたセル
は、電荷蓄積容量［ｔ１３と第１の容量絶縁膜を介し、
半導体基板とその間に形成される容量及びこの電荷蓄積
用電極１１と、第２の容量絶縁膜１２を介し容量電極１
３との間に形成される容量（溝スタックドキャパシタ）
を持ち、１トランジスタ、１キヤパシタのＭＯ３型ＡＲ
ＡＭとして動作する。

溝を形成したのち、イオン注入でＰ型シリコン半導体基
板の表面から離れたところに第１の容量絶縁膜６を形成
するので従来例のようにエツチング工程を必要としない
、又、その次にイオン注入により電荷蓄積容量１１を形
成できるので、従来例のようにポリシリコン層の堆積工
程及びエツチング工程を必要とせず、大幅な工程の簡略
化が可能となる。又、イ“オン注入は制御性がよいので
再理性と歩留りが改善される。

第２図（ａ）〜（ｃ）は第２の実施例を説明するための
工程順に配置した半導体チップの縦断面図である。

先ず第２図（ａ）に示すように、素子分離絶縁膜２を形
成し、エツチングにより溝を形成し、レジストマスクを
除去し、新たにイオン注入用マスク２１を溝部に開口を
持つよう所定の位置に形成し、それをマスクとして、ま
ず酸素を、ついでＮ型不純物を前述の回転イオン注入の
技術を用いイオン注入した。イオン注入条件としては第
１の実施例と同様に、酸素に関しては、シリコン中で第
１の容量絶縁膜として十分絶縁性を保持し、かつ半導体
表面から隔絶して形成されれよう溝寸法が縦、横、深さ
が１μｍ、１μｍ、５μｍ、ドース量とエネルギーはそ
れぞれＩ　Ｘ　１０１８ｃｍ−２１５０ｋｅＶを選択し
た。またＰ型シリコン半導体基板と、逆導電型のイオン
種に関しては前述の第１の容量絶縁膜６より、溝に於い
て、表面側に位置するようにヒ素を３０ｋｅＶ、ｌＸ１
０’５０１１１−２で注入した。

次に第２図（ｂ）に示すように、前述のイオン注入のマ
スク２１を除去後第２の容量絶縁膜１２及び容量電！！
１３をそれぞれ形成し・、ゲート酸化工程についで、ド
ープしたポリシリコンより成るワード線１４を形成する
。

次に、第２図（Ｃ）に示すように、イオン注入によるソ
ース・ドレイン領域の形成工程、第１層間膜１５の形成
工程、デイジット線を接続するコンタクト孔１６の形成
工程、シリサイドよりなるデイジット線１７の形成工程
、第２の眉間膜１８の形成工程を行ないメモリセルを形
成する。

この実施例では第１の容量絶縁膜を溝の上端部に近いと
ころまで精度よく形成できる利点がある。

以上の実施例では、シリコン中で絶縁膜を形成するイオ
ン種として、酸素を用いたが、窒素、等の不活性ガスで
も同様の効果が得られる。

〔発明の効果〕

以上説明したように本発明は、溝形成用のエツチングを
利用し、シリコン中で絶縁膜を形成するイオン種をイオ
ン注入して溝型キャパシタの容量絶縁膜の一つを形成し
、また、半導体基板と逆導電型の不純物をイオン注入す
ることにより容量電極の一つである電荷蓄積電極ｉ１１
を形成することにより、工程の大幅な簡略化、短縮化が
可能となり再理性も改善される、ので半導体記憶装置が
低コスト、高歩留りで得られる効果がある。

シリコン、１０・・・溝内部に残したレジスト、１１・
・・電荷蓄積電極、１２・・・第２の容量絶縁膜、１３
・・・容量電極、１４・・・ワード線、１５・・・第１
の層間膜、１６・・・コンタクト孔、１７・・・デイジ
ット線、１８・・・第２の眉間膜、１つ・・・拡散マス
ク、２０・・・溝を開口するためのレジストマスク、２
１・・・イオン注入用マスク。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）、第２図（ａ）〜（Ｃ）及び第３
図（ａ）〜（ｅ）はそれぞれ本発明の第１の実施例、第
２の実施例及び従来例を説明するための工程順に配置し
た半導体チップの縦断面図である。 １・・・Ｐ型シリコン半導体基板、２・・・素子分離絶
縁膜、３・・・拡散層領域、４・・・溝エツチング用マ
スク、５・・・溝、６・・・第１の容量絶縁膜、７・・
・溝内部に残したレジスト、８・・・コンタクト孔、９
・・・ポリ／１９蕉Ｕ、Ｙスｑ 勇　　１　　図 第　１　　図 カ ？ 区 失 Σ

Claims (1)

【特許請求の範囲】
1. 第１導電型シリコン半導体基板上に形成された溝型キャ
   パシタを情報蓄積容量としてもつ半導体記憶装置の製造
   にあたり、前記第１導電型シリコン半導体基板に溝を形
   成する工程と、前記溝の表面から所定の深さに、シリコ
   ン中で絶縁膜となるイオン種を注入し、前記第１導電型
   半導体基板の表面から隔絶した絶縁性領域を形成するこ
   とにより前記溝型キャパシタの容量絶縁膜の少なくとも
   一つを設ける工程と、前記溝領域の表面に第２導電型不
   純物を導入して前記溝型キャパシタの容量電極の少なく
   とも一つを設ける工程とを含むことを特徴とする半導体
   記憶装置の製造方法。