JPH01248557A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置およびその製造方法に係り、
特にＭＯＳＦＥＴとＭＯＳキャパシタによりメモリセル
を構成するダイナミック型ＲＡＭ（ＤＲＡＭ）に関する
。

〔従来の技術〕

近年、半導体記憶装置は高集積化、人容吊化の一途を辿
っており、特に１個のＭＯＳＦＥＴと１個のＭＯＳキャ
パシタから構成されるＭＯＳダイナミック、ＲＡＭにお
いては、そのメモリセルの微細化への研究が進んでいる
。

このような微細化に適したメモリセルの構造として、次
のような半導体記憶装置が提案されている。この半導体
記憶装置は第５図（ａ）および第５図（ｂ）に断面構造
を示すように、半導体基板１の表面に周期的に凹凸を形
成し、この凸部２の上面部にソース領域７を形成し、凸
部の底面周辺部の半導体基板表面にドレイン領域８を形
成し、更にソース、ドレイン領域７，８間の凸部側壁に
ゲート絶縁膜９を介してゲート電極１０を設け、ＭＯＳ
ＦＥＴを構成している。またこのＭＯＳ　ＦＥＴのソー
ス領域７上にには、この上に形成した下地電極を第１電
極としこの上にキャパシタ絶縁膜１４を介して第２電極
１５を形成してＭＯＳキャパシタを形成している。ここ
でＭＯＳ　ＦＥＴのゲート電極１０はワード線を兼ね、
ＭＯＳキャパシタの第２電極１５はビット線を兼ねてい
る。そして、第２電極１５上にはパッシベーション絶縁
膜が形成される。

このような半導体記憶装置は縦方向にソースおよびドレ
イン領域７，８を形成してなるＭＯＳ　ＦＥＴとこのＭ
ＯＳＦＥＴのソース領域７上に重ねてＭＯＳキャパシタ
を形成し、更にゲート７４　’ｌＡ１０をワード線、キ
ャパシタ電極１５をビット線としていることから、メモ
リセル領域にビット線用のコンタクトホールを必要とし
ないのでメモリセルの高密度集積化、大容量化が可能で
ある。

しかしながら、第５図（ｂ）に断面図を示すようにこの
半導体記憶装置は、ＭＯＳＦＥＴのソース、ドレイン形
状が非対称となっている。このためどちら側をソース、
ドレインに選ぶかによって電流特性に大きな差が発生す
る。

これはＭＯＳＦＥＴのスイッチング特性が非対称となる
ことを示しており、ＤＲＡＭの書き込み／読み出し特性
に大きなばらつきが発生する原因となっていた。

（発明が解決しようとする課題） このように第５図に示した従来の半導体装１！装置では
、ＭＯ’５ＦＥＴのソース、ドレイン形状が非対称とな
っていたためにスイッチングトランジスタの特性が非対
称になるという大きな問題があった。

本発明は、前記実情に鑑みてなされたもので、ＭＯＳＦ
ＥＴのスイッチング特性の非対称性を改善すると共に、
半導体記憶装置の高集積・人容吊化をはかることを目的
とする。

〔発明の構成〕

（課題を解決するための手段）　　゛ そこで本発明では、−導電型半導体表面部の選択部分に
突出するように設けられた一導電型の半導体柱状突起の
側面をＦＥＴのチャネル領域とするものにおいて、ソー
スおよびドレイン領域がこの側面のチャネル領域にくい
こむような形状となるようにしたことを特徴としている
。

また、本発明の半導体装置の製造方法は、前記半導体柱
状突起を形成するための溝の形成に先立ち、この半導体
柱状突起の上端面に選択的に反対導電型の半導体領域を
形成しておき、チャネル領域となる半導体柱状突起の側
面にくいこむような形状のソースおよびドレイン領域を
形成するようにしたことを特徴としている。

（作用） 本発明の構造および製造方法によれば、上表面に設けら
れた逆導電型領域と基体の段差部側壁に設けられた逆導
電型領域との形状は共に側面に形成されるチャネル領域
にくい込む形状をしており、チャネル領域では、対称形
となっている。このためＦＥＴのスイッチング特性も対
称となる。

また、縦方向にソース領域、ドレイン領域を形成してな
るＦＥＴの上に、その一方領域上にキャパシタを重ねて
形成し、更にゲート電極をワード線、キャパシタ電極を
ビット線としている構造あるいは上表面にビット線をコ
ンタクトさせ、溝下部にキャパシタ電極をｊｌ設した構
造であるので高集積化、人容争化が可能となる。

（実施例） 以下、本発明の実施例に図面を参照しつつ詳細に説明す
る。

本発明の半導体記憶装置の一実施例として、第１図（ａ
）にメモリセル配列部の模式的平面図、第１図（ｂ）に
そのＡ−Ａ’断面の拡大図を示す。

第１図（ａ）の斜線部１３が各メモリセルのＭＯＳキャ
パシタ領域に相当する。即ち、ｐ型シリコン基板１表面
部上の各メモリセル領域にＭＯＳＦＥＴのチャネル領域
となり不純物濃度が基板１より高いｐ型シリコン層２が
凸状に突出して形成されており、このｐ型シリコン層２
の表面にはＭＯＳＦＥＴのソースとなるｎ＋型シリコン
領域７がチャネル側にくい込んだ拡散層４を含んで設け
られている。

またｐ型シリコン基板１の表面にはＭＯＳ　Ｆ　ＥＴの
ドレインとなるｎ＋型シリコン領域８がシリコン基板１
から突出したｐ型シリコン層２を囲むように設けられ、
端部は側壁に及んでいる。

また凸状に突出しているｐ型シリコン層２の側壁にはこ
の領域を取囲むようにしてシリコン酸化膜等のゲート絶
縁膜９を介して、ゲート電極となる第１の多結晶シリコ
ン層１０が形成されている。

このゲート電極１０はワード線を兼ねている。

一方、ｎ＋型シリコン領域であるソース、ドレイン領域
７，８およびゲート電極１０の表面上にはシリコン酸化
膜等の絶縁膜１１及びＢＰＳＧ膜１２を介してソース領
域７と接続されて第１の多結晶シリコン層１３があり、
キャパシタ絶縁膜１４を介して第２の多結晶シリコン層
１５が形成されている。第１の多結晶シリコン層１３を
第１の電極１３、第１の電極１３上の絶縁膜をキャパシ
タ絶縁膜１４、更にその上に形成された第２の多結晶シ
リコン層１５を第２の電極１５としてＭＯＳキャパシタ
を構成している。

また、第２の多結晶シリコン層１５はビット線をも兼ね
ている。

次に、この半導体記憶装置の製造方法の一実施例につい
て、第２図（ａ）〜（ｈ）を用いて説明する。

先ず、第２図（ａ）に示すようにｐ型シリコン基板１上
に例えばボロンを５×１０１２ｃ１１−２のドーズ吊、
加速電圧１００ｋｅＶにてイオン注入してｐ型シリコン
基板１よりも高濃度でＭＯＳ　Ｆ　Ｅ　Ｔのチャネル領
域となるｐ型シリコン層２を形成する。

次に、通常の写真食刻法により、レジストパターンＲを
形成し、これをマスクとしてｐ型シリコン層２表面上の
ＤＲＡＭメモリセル領域を形成する部分にシリコン酸化
膜からなるマスク３を形成する。そして、このシリコン
酸化膜をマスクとし、ｎ型不純物としてリン（Ｐ）を１
００ＫｅＶ、１×１０１４国−２をイオン注入して、第
２図＜ｂ＞に示すようにｎ型不純物拡散層４を形成する
。

更にこのシリコン酸化膜３をマスクとして例えばＲＩＥ
（反応性イオンエツチング）法により少なくともｐ型シ
リコン基板１に達するまで異方性エツチングを行ない、
第２図（Ｃ）に示すような基板１表面からｐ型シリコン
層２が部分的に突出した凹凸を形成する。

次に、シリコン酸化膜のマスク３を、例えば、ＮＨ４Ｆ
液を用いて除去した後、ｐ型シリコン基板１およびｐ型
シリコン層２を含む凹凸表面上にシリコン酸化膜５を形
成し、更にその上に窒化シリコン膜６を例えば１００ｎ
ｉ程度堆積する。そして旧Ｅなどにより全面を異方性エ
ツチングして凸状のｐ型シリコン層２の側壁部分のみ自
己整合して残して他の領域の窒化シリコン膜６を除去す
る（第２図（ｄ））。

続いてｐ型シリコン基板１表面および０９９９３２層２
の表面に残留しているシリコン酸化膜５をＮＨ４Ｆ液等
を用いて除去し、第２図（ｅ）に示すように全面に例え
ばヒ素をドーズｆｆ１５Ｘ１０１５ｃ、−２、加速電圧
４０ｋｅＶの条件で例えば９０度ずつ角度を変えて、斜
めイオン注入を行ない、ＭＯＳＦＥＴのソース、ドレイ
ンとなるｎ＋型シリコン領域７，８を形成する。このと
き、凸部底部の周辺部に注入された不純物は、後の熱工
程で拡散層が伸び凸部側面のチャネル領域へくい込むよ
うにイオン注入条件を設定する。この場合凸状の０９９
９３２層２の側壁部分に存在するシリコン窒化膜および
シリコン酸化膜がイオン注入マスクとなりソース、ドレ
イン領域７，８形成のためのイオン注入の際、ＭＯＳＦ
ＥＴのチャネル領域となる０９９９３２層２への不純物
の侵入を防いでいる。

次に第２図（ｆ）に示すようにシリコン酸化膜５および
シリコン窒化膜６からなるマスクを除去した後、例えば
温度９００℃、０２　＋ＨＣｊ！雰囲気中で約６０分間
酸化を行ない、約２００人のシリコン酸化ＷＡ９を形成
する。

続いて全面に例えばリンをドープした多結晶シリコンを
約４００ｒ＋ｎ＋堆槓し、第２図（ｃｈ＞に示すように
、異方性エツチングを用いて０９９９３２層２の側面に
ゲート電極となる多結晶シリコン層１０を形成する。こ
のゲート電極１０はワード線を兼ねる。ＰＤＩは、ＤＲ
ＡＭセルのワード線方向に連続した形にするため、多結
晶シリコン層堆積後、マスク層をワード線のセル間接続
部に形成し、ＲＩＥ等で全面エツチングしてゲート電極
を自己整合的に形成することにより行う。しかしながら
、ＤＲＡＭセル間をワード線方向に詰めればマスク層は
不要である。これは後述する他の実施例でも同様である
。

次に第２図（ｈ）に示すように、さらに、全面に例えば
ＣＶＤ法を用いて８ＰＳＧ膜１２を約６０ｏｎＩ１１程
度堆積し、例えば９５０℃、６０分の熱処理を行ない全
面を平坦化する。その後、ゲート　。

電極となる多結晶シリコン層１０にはさまれたシリコン
酸化膜の部分を通常の写真食刻法によりエツチング除去
しｎ＋型シリコン領域７を露出させる。次に、露出した
ｎ＋型シリコン領域７表面を含んで全面に例えばリンを
含んだ多結晶シリコン膜１３を堆積し、通常の写真食刻
法を用いてバターニングし、第１のキャパシタ電極１３
を形成する。

次に例えば温度９００℃、０２＋ＨＣｊ！雰囲気中にて
熱酸化を行ない、約１０ｎＩｌ厚の酸化膜１４を第１の
キャパシタ電極１３の全面に形成する。

ここではキャパシタ絶縁膜として約１０ｒ＋ｎの酸化膜
を用いたが、窒化膜（Ｓｉ３Ｎ４膜）と酸化膜の積層膜
であっても良いし、他の高融電体躾（例えばＴａ　２０
ｓなど）でも良い。

更に全面に例えばリンをドープした多結晶シリコンを堆
積し、所望の形状に加工することにより、ＭＯＳキャパ
シタの第２のキャパシタ電極１５を形成する。この第２
のキャパシタ電極１５を構成する多結晶シリコン１５は
ビット線も兼ねる。この実施例では、ドレイン領域は動
作中、所望の電位、例えばＶｃｃ（＋５Ｖ）に固定する
。

このようにして第１図に示すような半導体記憶装置を形
成する。

以上説明した半導体記憶装置は以・下に述べる特徴を有
する。

前記構成により、ＭＯＳＦＥＴのスイッチング特性にソ
ース、ドレイン形状に起因する非対称性がなくなり、Ｄ
ＲＡＭの読み出し／出き込み特性を改善することができ
る。

また、ｎ＋型シリコン領域８はα線により生じた電子を
吸収するのでセルモードでのソフトエラーを緩和するこ
とができ、更にビット線モードでのソフトエラーはセン
スアンプにおける基板接続部に起因するものだけになる
。

更に、凸状のシリコン層２の全周をチャネル領域として
利用しており、チャネル幅を大きくとることができ、コ
ンダクタンスを大きくするためにチャネル長を短くした
り、ゲート絶縁膜を薄くする必要がなくなり、ホットエ
レクトロンによるしきい値変動が少なくなる。

次に本発明の他の実施例を示す。

第３図（ａ）は一実施例のＤＲＡＭの４ビット分を示す
平面図である。第３図（ｂ）は第３図のＡ−Ａ’断面図
である。

このＤＲＡＭは、高抵抗のｐ型シリコン基板３０１の表
面部に、このｐ型シリコン基板３０１より濃度の高いｐ
＋型シリコン層３０２が形成されており、基板表面上に
縦横に走る満により分離され、複数の微小な柱状突起が
マトリックス状に配列形成されている。

柱状突起はその側面に段差が形成されており、この段差
の下部の側面に記憶ノードとなるｎ−型シリコン領域３
０７が形成され、この面にキャパシタ絶縁ＷＡ３０９が
形成されて、溝内にはキャパシタ電極３１０が即め込み
形成されている。

ｎ−型シリコン領域３０７は、その深さが段差の上部側
面位置より深くなるように設定されている。

キャパシタ電極３１０は全メモリセルに共通のプレート
電極として連続的に形成されている。

溝の底部には、素子分離用のｐ＋型シリコン領域３０８
が拡散形成されている。各柱状突起の段差より上部の側
面には、ゲート絶縁膜３１１ａを介してゲート電極３１
２が形成されている。

ゲート電極３１２とキャパシタ電極３１０は、溝内の絶
縁膜により分離されて縦積みされて埋め込まれた状態に
なる。

ゲート電極３１２は、柱状突起の周囲を取囲み、かつマ
トリックスの一方向に連続的に配設されて、これがワー
ド線となる。

ゲート電極３１２が埋め込まれた残りの凹部は、ＢＰＳ
ＧＩＩＡ３１４が埋め込まれて平坦化されている。

こうしてキャパシタ電極およびゲート電極が埋め込み形
成された基板表面は絶縁膜で覆われ、その上にタングス
テン（Ｗ＞　膜によるビット８３１６が配設されている
。

各柱状突起の上端面にはＭＯＳＦＥＴのソースまたはド
レインとなるｎ＋型シリコン領域３０４゜３１５が拡散
形成され、ビット９３１６は、この日＋型シリコン領域
３１５に対して、コンタクト孔を解してコンタクトされ
ている。

次にこのＤＲＡＭの製造工程について説明する。

第４図（ａ）〜（ｆ）は、このＤＲＡＭの製造工程を示
す図であり、これらは第３図（ｂ）に対応する断面図で
ある。

まず、ｐ型シリコン基板３０１に、ポロンを例えば５　
Ｘ　１０１２ｃｒｎ−２のドーズ吊、１００ｋｅＶの加
速電圧でイオン注入して基板より高濃度のｐ＋型シリコ
ン１１３０２を形成する。このｐ゛型シリコン層３０２
は、ＭＯＳＦＥＴのチャネル領域を形成するためのもの
で、厚みは２μｍ程度とする。

なお、イオン注入法に代えて、エピタキシャル成長によ
りこのｐ＋型シリコン層を形成してもよい。

そしてこの基板上に、各メモリセル領域を覆う第１のマ
スク３０３を通常の写真食刻法により形成する。具体的
には第１のマスク３０３は、熱酸化による膜厚的１０ｎ
ＩｌのＳｉＯ２膜、耐酸化性膜である膜厚的２００　ｎ
ｌのＳｉ３Ｎ＋膜、ＣＶＤ法により堆積した膜厚的６０
０ｎｌｌのＳｉＯ２膜をこの順に堆積した膜により構成
する。ここでＲはレジストパターンである。

そして、このマスク３０３を介して、リン（Ｐ）を１０
０ｋｅＶ、Ｉ　Ｘ　１０　”ｃｒｔ−２程度イオン注入
し、この後例えば９００°Ｃ１３０分の熱処理を行ない
横方向へも拡散させ、ｎ＋型シリコン層３０４を形成す
る（第４図（ａ））。

そしてこの第１のマスクをエツチングマスクとして用い
て反応性イオンエツチング（ＲＩＥ）法により、ｐ＋型
シリコン層３０２を突抜ける深さに第１の溝３３０ａを
形成し、この溝により複数の柱状突起が配列形成された
状態を得る。その後、各柱状突起の側面に耐酸化性膜２
のマスクとなる５ｉ３Ｎ４１１！３０６を形成する。よ
り具体的には、まずＣＶＤ法により膜厚的２ＱｎｎのＳ
ｉＯ２膜３０５を堆積してこの上に更にＣＶＤ法により
約２００ｎｎのＳｉ３Ｎ＋膜３０６を堆積し、ＲＩＥ法
により異方性エツチングを行ない、これらの積層膜を柱
状突起の側面にのみ残す（第４図（ｂ））。

そして第１および第２のマスクを耐エツチングマスクと
して用いて、塩素ガスを含むＣＤＥにより第１の溝３３
０ａ内に更に深さ約３μｍの第２の？ｆｌ！３３０ｂを
形成する。これにより、各柱状突起の側面に段差が形成
されることになる。

この後、エツチング面に所定の後処理をした後、全面に
ＣＶＤ法により約５０ｎ１１のヒ素（Ａｓ）を含むガラ
ス膜、Ａｓ５Ｇ膜を堆積形成する。そして例えば、１０
００℃、６０分程度の熱処理を行ない、マスクで覆われ
ていない下部側面にＡｓ５Ｇ膜３０７ａからＡＳを拡散
させて、キャパシタの一方の電極となり、記・圓ノード
となるｎ−型シリコン層３０７を形成する（第４図（Ｃ
））。このとぎ、ｎ−型シリコン層３０７は表面子＠吻
濃度が例えば１Ｘ１０１３ｃＪｌ−３程度になるように
する。

図には示さないがこの後、例えばボロンの斜めイオン注
入を行なって、キャパシタをＨｉ　Ｃｍ造とするために
１）−型シリコン＠３０７の外周部にｐ型層を形成する
こともできる。

その後、Ａｓ５Ｇ膜３０７ａをフッ化アンモニウム液を
用いて除去した後、全面にＣＶＤ法によるＳｉＯ２膜を
約１１００ｎ堆積し、これをＲＩＥ法によりエツチング
して柱状突起の側壁部にのみ、第３のマスク（図示せず
）として残す。そしてこのＳｉＯ２膜を用いて基板をＲ
・ＩＥ法により約０．５μｍ程度エツチングして、ｎ−
型シリコン層３０７を各メモリセル毎に分離する第３の
満３３０Ｃを形成する。この状態で次に、ボロンを１０
０ｋｅＶの加速電圧で５×１０１２ｃｍ−２のドーズ量
をもってイオン注入し、第３の１３３０ｃの底部に素子
分離を確実にするヂャネルストッパとしてのｐ＋型シリ
コン層３０Ｂを形成する。第３のマスクとして５ｉ０２
ＷＡを堆積する工程を省略し、先のＡｓ５ＧＩＩＲ３０
７ａで代用することも可能である。その後５ｉ０２膜を
除去し、熱酸化を行なって柱状突起の下部側面に約１Ｑ
ｒ＋＋＋のキャパシタ絶縁膜３０９を形成する。このキ
ャパシタ絶縁膜として、ＳｉＯ２膜とＳｉ３Ｎ４膜の積
層膜を用いてもよいし、Ｔａ２０５等の金属酸化物膜や
熱窒化膜、或いはこれらの適当な組合わせを用いること
もできる。

そして第２、第３の溝内に第１の多結晶シリコン膜から
なるキャパシタ電極３１０を埋め込み形成する（第４図
（ｄ））。具体的には、リン・ドープの第１の多結晶シ
リコン膜を約６００ｎ１１堆積し、これをＣＦ４ガスを
含むＲＩＥ法によりエツチングして、表面がほぼ第２の
溝の段差の位置になるように埋め込む。この実施例の場
合、第２の溝の最大幅は約０．６μｍ程度であるから、
約０゜３μｍＩＸ上の厚みの多結晶シリコン膜を堆積す
ればその表面はほぼ平坦になり、これを例えばＣＤＥ法
、ＲＩＥ法等により全面エツチングすることによって、
図示の′ようにキャパシタ電極３１０を埋め込み形成す
ることができる。多結晶シリコン膜堆積により表面が平
坦にならない場合には、フォトレジスト等の流動性膜に
より平坦化して、この流動性膜と多結晶シリコン膜のエ
ツチング面度がほぼ等しくなる条件で全面エツチングす
ることにより、この構造を得ることができる。

こうして、各柱状突起の第１のマスク３０３および第２
のマスク３０６で覆われていない下部側面を利用したＭ
ＯＳキャパシタが形成される。

次に、柱状突起のＭＯＳＦＥＴを形成すべき上部側面を
覆っていた第２のマスクである、Ｓｉ３Ｎ４膜３０６お
よびその下のＳｉＯ２膜３０５を除去し、温度８５０°
で水蒸気雰囲気中で熱酸化を約１０分行ない、柱状突起
の上部側面にゲート絶縁膜３１１ａを形成する。このと
き同時に、キャパシタ電極３１０上には約３倍の膜厚の
ＳｉＯ２膜３１１ｂが形成される。

そしてこの後、リン・ドープの第２の多結晶シリコン膜
を約２５０ｎＩｌ堆梢し、ＲＩＥによりエツチングして
、各柱状突起の上部側面にゲート電極３１２を形成する
。ゲート電極３１２は、マスクなしで各柱状突起の周囲
全体に自己整合的に残されるが、これをマトリックスの
一方向に連続的に配設してワード線を構成する必要があ
る。そのため実際には、そのワード線方向に沿う溝の領
域にフォトレジスト・マスクを形成しておく。

こうして柱状突起の上部側面を利用してＭＯ８ＦＥＴが
形成される。

その後、ゲート電極３１２の表面を熱酸化による５ｉＯ
２ＷＡ３１１ａ、３１　ｌｂで覆う（第４図（ｅ））、
次に凹部に例えばＢＰＳＧＩ！０３１４を埋め込んで基
板全体を平坦化する。ＳｉＯ２膜３１１ａ、３１１ｂは
、熱酸化でなくＣＶＤによるものであってもよい。ＢＰ
ＳＧ膜３１４を平坦に埋め込むには、全面にＢＰＳＧ膜
３１４を堆積し、例えば９５０℃、６０分程度の熱処理
を行なえば良い。

次に、シリコン基板表面を通常のフォトグラフィとＲＩ
Ｅ法を用いて露出させ、ＡＳを例えばドーズｆｉｉ５　
Ｘ　１０１２ａｎ−”、加速電圧４Ｑｋｅイオン注入し
て、各柱状突起の上表面にＭＯＳＦＥＴのソースまたは
ドレインとなるｎ”型シリコン領域３１５を形成する第
４図（ｆ）。

そしてタングステン膜Ｗの蒸着、バターニングにより、
ｎ＋型シリコン領域３１５に接続される、ワード線と交
差するビット８３１６を形成する。

このようにして、第３図（ｂ）に示したような、ソース
・ドレインの形状が対称的なＭＯＳＦＥＴを形成するこ
とができる。

この実施例によるＤＲＡＭは次のような特徴を有する。

このＤＲＡＭでは、柱状突起は途中に第１．第２の溝間
でギャップが形成されて、記憶ノードとなるｎ−型シリ
コン領域はそのギャップより深く拡散形成される。これ
は、上部側面に形成されるＭＯＳＦＥＴの特性を対称的
なものとする上で意味がある。即ち、記憶ノードとして
のｎ−型シリコン領域は同時にＭＯＳＦＥＴのドレイン
またはソースでもあり、これがもし、ギャップより浅く
形成されると、ＭＯＳＦＥＴのチャネル領域がこの段差
の部分で曲がることになる。これは、チャネル長が柱状
突起側面の直線距離で決まらず、また一般にコーナーに
は欠陥が生じ易く、この欠陥がチャネル領域内に入るこ
とにより、ＭＯＳＦＥＴの特性を不安定なものとする。

実施例のように突起の表面部でソースあるいはドレイン
拡散層をチャネル領域側にくい込ませ、またｎ−型シリ
コン領域をギャップより深い拡散深さをもって形成する
ことにより、このような問題を回避することができる。

またこの方法では、第１のマスクを用いて基板に第１の
溝を掘り、更にその第１の満の側面に第２のマスクを形
成して第１の溝の底部に第２の溝を掘る、という工程を
採用しているため、ＭＯ８ＦＥＴ形成領域の下の柱状突
起の下部側面に記憶ノードとなるｎ−型シリコン領域を
容易に選択的に形成することができる。

ソフトエラーに関与する基板面積の減少によりビット線
モードでのソフトエラーを小さくすることができ、メモ
リセルの微細化によりセルモードでのソフトエラーも小
さくなる。ＭＯＳキャパシタは、柱状突起の下部側面全
周を利用しているので、比較的大きい蓄積容量を確保す
ることができる。

ＭＯＳＦＥＴも、柱状突起の上部側面全周を利用してい
るので、チャネル幅を大きくとることができ、大きいチ
ャネル・コンダクタンスを得るためにチャネル長を短く
したり、ゲート絶縁膜を必要以上に薄くすることがなく
なり、ホットエレクトロンによるしきい値変動等の少な
い優れた特性が得られる。

なお、前記実施例では、オープンビットライン方式の場
合について説明したが、フ・オールデッドビットライン
方式のＤＲＡＭについても適用可能であることはいうま
でもない。

また、前記実施例では、ビット線をタングステン膜で形
成したが、多結晶シリコン膜あるいは多結晶シリコン膜
とモリブデンシリサイド膜との多層構造膜等でも良い。

また第２の実施例では第１．第２の溝間に寸法差を設け
たが、所望によりこの寸法差を無くしてもよい。

〔発明の効果〕

以上説明してきたように、本発明によれば、基体の一導
電型の半導体表面部の選択部分に突出して設けられた半
導体層の側面にチャネル領域を形成したＦＥＴとＭＯＳ
キャパシタとからなる高集積型の半導体記憶装置におい
て、このＦＥＴのソ−ス及びドレイン領域がチャネル領
域にくいこむように形成され、ソース及びドレイン領域
のチャネル領域近傍での形状がほぼ対称となっているた
め、書き込み／読みだし特性を改善することが可能とな
る。

【図面の簡単な説明】

第１図＜ａ）および第１図（ｂ）は、本発明実施例のＤ
ＲＡＭを示す図、第２図（ａ）乃至ｆｌＷ２図（ｈ）は
同ＤＲＡＭの製造工程を示す図、第３図（ａ）および第
３図（ｂ）は、本発明の他の実施例のＤＲＡＭを示す図
、第４図（ａ＞乃至第４図（ｆ）は同ＤＲＡＭの製造工
程を示す図、第５図（ａ）および第５図（ｂ）は、従来
例のＤＲＡＭを示す図である。 １．３０１・・・ｐ型シリコン層板、 ２．３０２・・・ｐ−型シリコン層、４．３０４・・・
ソース領域、８，３０８・・・ドレイン領域、９．３０
９・・・ゲート絶縁膜、１０，３１２・・・ゲート電極
、１３．３１０・・・キャパシタ電極、１５．３１５・
・・ビット線。 第１図 （Ｑ） （ｄ） 第２図 （ｅ）　　　　　　　　　　　　　　　　（９）（ｆ）
　　　　　　　　　　　　　　　　（ｈ）第２図 ３３０ｂ

Claims (5)

【特許請求の範囲】
1. （１）段差部を有する半導体基板と、 この段差部側のチャネル領域に設けられたゲート電極と
   、 前記チャネル領域を挟んで前記半導体基板の上表面とチ
   ャネル領域下部の前記半導体基板表面に夫々設けられた
   トランジスタのソース、ドレイン領域を構成する半導体
   基板とは反対導電型の一対の逆導電領域とを供え、 前記チャネル領域下部の逆導電型領域はチャネル領域に
   連続する前記段差部側壁を用いて設けられ、前記上面部
   の逆導電型領域は段差上面部において側壁に沿って下方
   に張出していることを特徴とする半導体記憶装置。
2. （２）段差部上部を中心とする円弧上輪郭を持つ不純物
   領域により前記張出し部が形成されてチャネル領域近傍
   でのソース領域およびドレイン領域の形状が対称化され
   ていることを特徴とする請求項（１）記載の半導体記憶
   装置。
3. （３）半導体基板の突起部全周に前記ゲート電極が設け
   られ、上表面の前記逆導電型領域上に形成された第１の
   電極と、この上にキャパシタ絶縁膜を介して設けられた
   第２の電極とを備えてなる特徴とする請求項（１）記載
   の半導体記憶装置。
4. （４）半導体基板に溝を形成して設けられた突起部の上
   部側壁全周に前記ゲート電極が設けられ、溝下部にはキ
   ャパシタ絶縁膜を介してキャパシタ電極が埋設されてな
   る請求項（１）記載の半導体記憶装置。
5. （５）半導体基板表面に選択的にマスク層を形成する工
   程と、 このマスク層を用いて前記基板表面に反対導電型の不純
   物を導入し、マスク層端部下に一部存在する逆導電型領
   域を形成する工程と、 前記マスク領域以外の半導体基板を前記逆導電型領域よ
   り深くエッチングする工程と、 前記溝下部側壁の基板表面に前記逆導電型領域から間隔
   をおいて他の逆導電型領域を形成する工程と、 溝側壁部にゲート電極を構成する工程とを供えたことを
   特徴とする半導体記憶装置の製造方法。