JPH06283682A - ランダム・アクセス・メモリ。 - Google Patents

Abstract

(57)【要約】 【目的】 高速アクセスと高密度化のための１トランジ
スタ・１キャパシタ型ＲＡＭの新規なデバイス構造。 【構成】 平面形状が正六角形の単位メモリセルが基板
上に密に配置される。 各単位メモリセルは、基板表面
の正六角形の中心にビット拡散領域を、外周に沿って基
板に形成された「浅い溝」の側面にトランジスタを、そ
の「浅い溝」の底部から幅を狭めて形成された「深い
溝」の側面にキャパシタを、「深い溝」の底面或いはそ
の近傍にセル間絶縁部領域を、それぞれ順次連続して有
する。 該単位メモリセルに於いて、ビット線コンタク
ト（ビット線と該ビット拡散領域との境界面）が該ビッ
ト拡散領域の上端面から該「浅い溝」の側面の一部にま
で延在して形成されていることを特徴とする。

Description

【発明の詳細な説明】 ＜産業上の利用分野＞本発明は１トランジスタ１キャパ
シタ型（以下１Ｔｒ１Ｃ型と略記）のメモリセルを有す
るランダム・アクセス・メモリ（以下ＲＡＭと略記）に
関し、特には高速・高密度ダイナミック・ランダム・ア
クセス・メモリ（以下ＤＲＡＭと略記）のデバイス構造
に関する。

＜従来の技術＞従来より１Ｔｒ１Ｃ型のメモリセルを有
する高密度ＤＲＡＭは構成要素が少なくセル面積の微小
化が容易であるため広く使用されている。近年ＤＲＡＭ
に於いては高密度化及び高速化が追求され素子の微細化
に加えてレイアウトの最適化が要求されている。しかる
に、１Ｔｒ１Ｃ型メモリセルに於いては、記憶情報の破
壊防止、或いは情報判定の容易さ維持のために、メモリ
セルのキャパシタンスの減少は極力避けなければならな
い。さらにメモリアクセスの高速化のために、ビットラ
インに付随するキャパシタンスを極力小さくしなければ
ならない。このため従来の技術として、多数のメモリセ
ルを正六角形の平面形状に配置し、その単位メモリセル
の平面形状を正六角形とし、正六角形の中心にビット拡
散領域を設け、このビット拡散領域に連続して外周部側
に順次、トランジスタ、キャパシタ、セル間絶縁部領
域、をそれぞれ構成したことを特徴としていた。さら
に、その平面形状を正六角形とした単位メモリセルの外
周に沿って一定の間隔で基板を堀り溝を形成し、溝の側
面部と底面部に、キャパシタとセル間絶縁部領域をそれ
ぞれ形成していた。このような構成によって、メモリセ
ル面積の微小化とメモリアクセスの高速化を同時に図っ
ていた。例えば第４図及び第５図に示す構成ではｐ型半
導体基板５１に、平面形状を正六角形とした単位メモリ
セルの外周に沿って溝５７’を堀りキャパシタ・プレー
ト電極５７を埋め込み、溝側面にキャパシタを溝底面に
はチャネルストップ５３又は５１’によるセル間絶縁部
領域を形成していた。ここで、５２，５２’はｎ、ｎ^＋
拡散層、５４はゲート絶縁膜、５５はコンタクトト窓、
５６はワード線或いはゲート電極、５８はビット線、５
９はキャパシタ絶縁膜、５０、５０’は層間絶縁膜、で
ある。以上は、特許出願番号２−２５１９６に述ベられ
ている。

＜発明が解決しようとする問題点＞前記従来の構成で、
高速アクセスと高密度化を同時に達成できたが、さらな
る高密度化のためにゲート電極の平面面積をさらに微小
化し、且つメモリアクセスのさらなる高速化のために、
ビット線に付随するキャパシタンスをさらに小さくする
ことが要求された。本発明はこれらの要求に基づいて為
されたもので、前記従来の構成と比較して高速化及び高
密度化を一層推し進める新規なるデバイス構造を提供す
るためのものである。

＜問題点を解決するための手段＞本発明のＲＡＭは多数
メモリセルを正六角形の平面形状に配置し、その単位メ
モリセルの平面形状を正六角形とし、正六角形の中心に
ビット拡散領域を設け、このビット拡散領域に連続して
外周部側に順次、トランジスタ、キャパシタ、セル間絶
縁部領域、をそれぞれ構成して成る１トランジスタ１キ
ャパシタ型のメモリセルに於いて、単位メモリセルの外
周に沿って一定の間隔で基板を堀り”深い溝”と”浅い
溝”を形成する。ここで、前記”深い溝”は前記”浅い
溝”よりも幅を一定間隔だけ狭めて形成し、”浅い溝”
の側面にトランジスタを、”深い溝”の側面にキャパシ
タを、”深い溝”の底面或いは底面近傍にセル間絶縁部
領域を、それぞれ形成して成ることを第一の特徴として
いる。さらに多数のメモリセルを集積したメモリセル・
ブロックの外周部に、ワード線及びキャパシタ・プレー
ト電極の配線接続部を設ける。一方、単位メモリセルに
於いて、前記”浅い溝”の側面に形成したトランジスタ
のゲート電極を、絶縁物により溝の中に完全に埋め込ん
で、平坦化した溝の上に、ビット線を配線して成ること
を第二の特徴としている。次ぎに、多数のメモリセルを
集積したメモリセル・アレイ内のビット線の配線方法に
於いて、最短距離の単位メモリセル間を接続して成るこ
とを第三の特徴としている。

＜作 用＞本発明は前記の構成により、従来技術と比較
してメモリセルの平面面積を大幅に縮小すると共に、ビ
ット線に付随するキャパシタンスを最小化することによ
りメモリアクセスの高速化を可能にした。則ち、従来技
術に於いては、トランジスタは通常のプレーナ型であっ
たために、平面面積の微小化に製造上の制限があった。
これに対して、本発明はメモリセルの構成を平面的には
従来技術を踏襲しつつ、トランジスタを縦型に形成した
事により、トランジスタの平面面積を著しく縮小しただ
けなく、メモリセル構成要素の平面形状が正六角形の同
心状に配置されているため、特に、セル間絶縁部領域の
平面面積を半減させた。これらは例えばその一実施例と
して第２図に示されている。さらに、トランジスタのゲ
ート電極或いはワード線を、絶縁物により前記”浅い
溝”の中に埋め込んで、平坦化した溝の上にビット線を
配線してビット線の凹凸を極力小さくしたために、ビッ
ト拡散領域を正六角形の中心に配置したことと相乗し
て、ビット線に付随するキャパシタンスを最小化した。
これを実現するための一例として、第３図にその概略的
な断面図を示している。則ち、多数のメモリセルを集積
したメモリセル・ブロックの外周部に、ワード線及びキ
ャパシタ・プレート電極の配線接続部を設けている。こ
れによって、メモリセルアレイ内のゲート電極及びワー
ド線とキャパシタ・プレート電極は”それぞれの溝”の
中に、絶縁物によって埋め込まれており、基板表面にの
み配線されたビット線からは、遠く隔てられる。このた
めビット線と他の配線との結合容量を小さくすると共
に、ビット線間の浮遊容量を同時に小さくしている。さ
らに、ビット線の配線に於いて、最短距離に位置する単
位メモリセル間を、接続することにより、ビット線配線
長を最短にし且つビット線間の距離を倍増するので、ビ
ット線間の浮遊容量を極限まで減少させることができ
る。この一実施例が第１図に示されたものである。又、
トランジスタを縦型に形成したことによりビット拡散領
域の空乏層に付随するキャパシタンスを半減しただけで
なく、ビット拡散領域とビット線とのコンタクト面積に
関する制限を取り除くことができた。このことは２５６
Ｍｂｉｔ以上の大容量のメモリを実現する上でも極めて
重要な点である。以上述べてきたように、本発明によ
り、メモリアクセスの高速化と、メモリの高密度化従っ
て大容量化が実現可能となる。

＜実施例＞本発明の実施例を示す概略図を第１図、第２
図、第３図にそれぞれ示す。第１図（ａ）は本発明の一
実施例をメモリセルアレイの平面構成により概略的に示
した図である。第１図（ｂ）は第１図（ａ）のＡ−Ａ’
線断面図の一部を、第１図（ｃ）は第１図（ａ）のＢ−
Ｂ’線断面図の一部を、それぞれ概略的に示した図であ
る。第２図は本発明の他の実施例を第１図に対比して示
した図であり、第１図の実施例とはビット線の配線方法
が異なるだけである。第３図は本発明の一実施例のメモ
リセル・ブロック周辺の配線接続部とメモリセル・アレ
イの一部とを、その概略的な断面図により示した図であ
る。説明を容易にするために、各図の同一構成要素は共
通の番号で示されている。ここで、１はｐ型の半導体基
板、２はｎ形不純物拡散層（トランジスタのソース、ド
レイン及びキャパシタの電荷蓄積電極）、２’はｎ^＋形
不純物拡散層（ビット拡散領域）、３はｐ^＋形不純物拡
散層（溝底面部のチャネルストップ）、４はゲート絶縁
膜、６はゲート電極或いはワード線、７はＤｏｐｅｄ−
ｐｏｌｙ−Ｓｉ或いはＰｏｌｉｃｉｄｅ等の低抵抗材料
（”深い溝”の側面キャパシタのプレート電極及び底面
セル間絶縁部のフィールド・プレート）、７’，５’は
それぞれ基板を掘って形成した”深い溝”と”浅い溝”
である。８はＡｌ等で形成されるビット線で前記２’の
ビット拡散領域と電気的に接続される。１１はワード線
の配線接続部のコンタクト、１２はキャパシタ・プレー
ト電極の配線接続部のコンタクト、１３は絶縁物で形成
された表面保護膜或いは層間絶縁膜である。ここで、本
実施例の製造方法について簡単に説明する。ｐ型基板１
にＲ．Ｉ．Ｅ．等により”浅い溝”を堀り、この溝の表
面にＣＶＤ或いは熱酸化等により適当な膜厚（例えば
０．４Ｆ程度，Ｆ；デザイン最小寸法）の酸化膜を形成
し、引き続きＲ．Ｉ．Ｅ．により”浅い溝”底面の酸化
膜及び基板を異方的にエッチングして、自己整合的に”
浅い溝”５’よりも幅を一定間隔だけ狭めた”深い溝”
７’を所定の位置に形成する。次に”深い溝”の側面に
ｎ形不純物層２を斜めイオン注入等により形成した
後、”深い溝”の底面部にｎ形不純物層が形成されない
ように”深い溝”底面部を選択的にＲ．Ｉ．Ｅ．等によ
りエッチングする。そして”深い溝”の側面部にはキャ
パシタ絶縁膜９を”深い溝”の底面には素子分離用の絶
縁膜を形成した後に、溝底面部だけにイオン注入するこ
とにより３のｐ^＋形拡散層を形成する。次に溝全体をＤ
ｏｐｅｄ−ｐｏｌｙ−Ｓｉ或いはｐｏｌｙｃｉｄｅ等の
低抵抗材料で埋め込み適度にエッチバックして平坦化し
た後、さらにエッチバックしてキャパシタプレート７を
形成する。この際、第３図に示したキャパシタプレート
電極の配線接続部の引きだし部分に対してマスクが必要
となる。次にｎ^＋形拡散層或いはビット拡散領域２’を
形成するために全面イオン注入し、前記”浅い溝”の側
面に形成した酸化膜を緩衝沸酸等により除去した後、”
浅い溝”の底面部に選択的にイオン注入してｎ形拡散層
或いはトランジスタのソース領域２を形成する。しかる
後、”浅い溝”の側面にゲート酸化膜４を、”浅い溝”
の底面部と埋め込み電極７の上部表面に層間絶縁膜１０
を、通常の工程により形成してゲート電極材料を全面に
堆積した後、ゲート電極のマスク材料を溝の中に埋め込
み平坦化してこれを適当な深さまでエッチバックする。
この際、第３図に示したワード線の配線接続部に対して
マスクが必要となる。次にワード線の所定の位置をマス
クして前記ゲート電極のマスク材料とゲート電極材料を
エッチングして、所望のゲート電極及びワード線６を形
成する。引き続き、斜めイオン注入等によりゲート電極
をマスクとしてｎ形拡散層或いはトランジスタのドレイ
ン領域２を形成した後、層間絶縁膜１０をＣＶＤ等で堆
積し、溝の中のゲート電極を埋め込んで平坦化した後エ
ッチバックしてビット拡散領域及びワード線とキャパシ
タプレート電極の配線接続部のコンタクト部分１１、１
２を露出させる。この際、第３図に示したキャパシタプ
レート電極の配線接続部のコンタクト部分に対してマス
クが必要となる。最後にビット線８をＡｌ等の低抵抗材
料にて通常の工程により形成した後、表面保護膜、或い
は層間絶縁膜１３を形成する。以下、通常の工程と同じ
であり説明は省くものとする。以上、本実施例の説明で
は前記”浅い溝”と”深い溝”との形成法に於いて、”
浅い溝”を先に形成した後に、それよりも幅を一定間隔
だけ狭めた”深い溝”を形成している。それとは逆
に、”深い溝”を先に形成した後に、それよりも幅を一
定間隔だけ広めた”浅い溝”を形成しても、関連する工
程を適当に変更して所望の構造を得ることができるが、
詳しい説明は省略する。又、前記ｐ^＋形拡散層のチャネ
ルストップ３とその工程を省くために”深い溝”７’の
底面部の深さに位置するようにｐ^＋形高濃度拡散層を基
板全面に形成したり、従来技術の説明で示された第５図
（ｂ）のようにエピタキシャル基板を使用しても当然、
所望の構造を得ることができる。同様に、本実施例では
ｐ型基板を用いて説明したが、ｎ型基板を使用しても説
明の全領域の不純物の型を逆転して所望の結果が得られ
る。

＜発明の効果＞以上述べてきた本発明の一実施例の結果
を従来技術と比較して表１、表２に示す。表１は同一デ
ザインルールの単位メモリセルに関する平面占有面積を
示したもので、この表から、トランジスタを縦型に形成
したことによるゲート電極の平面面積の著しい減少が明
らかであり、次にセル間絶縁部領域の平面面積に於い
て、その減少が顕著である。単位メモリセル全体では、
約３．５倍の高密度化が達成されている。

表２は５１２セルのビット線キャパシタンスの一実施例
を示している。この表から、ビット拡散領域の空乏層キ
ャパシタタンス（ビット拡散容量）に於いても、ビット
線の配線 に伴うキャパシタンス（ビット配線容量）に於いても、
本発明により従来技術と比較して半減しており、ビット
線キャパシタンス全体で約２．３倍の改善が達成されて
いる。このように、ビット線キャパシタンスの最小化が
達成されたことによりメモリセルからビット線へ伝達さ
れる信号の大きさを大きく且つ、センスアンプによる、
そのセンス時間を小さくすることが可能となる。又、ビ
ット線の長さをより長くレイアウトでき、逆に、ワード
線の長さをその分だけ短くできるので、その効果は大で
ある。何故ならメモリアクセス時間の主たる因子である
ワード線の遅延時間はワード線の長さの２乗に比例して
大きくなるからである。従って、トランジスタのゲート
容量とゲート電極及びワード線の抵抗とによる遅延時間
を公知の技術により適正化して、既に前項でも述べてき
たように、高密度又は大容量のみならずメモリアクセス
の高速なＲＡＭの実現が可能となる。以上、述べてきた
発明の効果はトランジスタを従来のプレーナ型から縦型
に形成した事に依るところが大きい。しかし、本発明は
只単純にトランジスタを縦型にしただけではない。トラ
ンジスタを縦型に形成する際に、溝幅の異なる”浅い
溝”と”深い溝”を形成し、しかも、そのデバイス構造
を特許請求の範囲の項に記述した如く、新規な構造にし
たために、（１）ゲート配線間容量の著しい増加を抑制
し、ワード線遅延時間を小さく維持して、（２）”深い
溝”に形成したメモリセルキャパシタンスの著しい減少
も可能な限り抑制して、前記（３）メモリセル面積の大
幅な縮小（約３．５倍）と、（４）ビット線キャパシタ
ンスの２倍以上の減少とを、達成することができたとこ
ろに本発明の重要なポイントがある。則ち、溝幅の広
い”浅い溝”は、ゲート配線間の容量の増加を抑制し、
ワード線に伴う直列抵抗をより低い値に維持し、従って
ワード線の遅延時間を小さく維持する、ために極めて重
要である。又、溝幅のより狭い”深い溝”はメモリセル
キャパシタンスの減少を可能な限り抑制し、従ってその
溝の深さをできるだけ小さくすることができただけでは
なく、セル間絶縁部の平面面積を最小化することにも貢
献した。このように、本発明の新規なる構造による効果
は極めて大きいといえる。以上、本発明はＲＡＭに限定
して説明したが１Ｔｒ１Ｃ型のメモリセルを有する全て
の電子素子或いは電子装置に適用可能であることは言を
待たない。

【図面の簡単な説明】

第１図、第２図、第３図は本発明の実施例を示す概略図
である。第１図（ａは本発明の一実施例のメモリセルア
レイの概略平面図、第１図（ｂ）、（ｃ）はそれぞれ、
第１図（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線の概略断面図で
ある。第２図（ａ）は本発明の他の実施例のメモリセル
アレイの概略平面図、第２図（ｂ）、（ｃ）はそれぞ
れ、第２図（ａ）のＡ−Ａ’線、Ｂ−Ｂ’線の概略断面
図。第３図は本発明の一実施例の、メモリセル・ブロッ
ク周辺の配線接続部と、メモリセルアレイの一部とを、
示した概略断面図であり、図中の領域Ｉはメモリセルア
レイの一部、領域ＩＩはワード線の配線接続部、領域Ｉ
ＩＩはキャパシタ・プレート電極の配線接続部を、それ
ぞれ示している。第４図、第５図は従来技術を示したも
のであり、第４図はメモリセルアレイの概略平面図、第
５図（ａ）は一実施例の第４図のＡ−Ａ’線の概略断
図、第５図（ｂ）は他の実施例の第４図のＡ−Ａ’線の
概略断面図である。 １・・・半導体基板、２・・・ｎ形不純物層（ソース、
ドレイン、キャパシタ蓄積電極）、２’・・・ｎ形不純
物層（ビット拡散領域）、３・・・ｐ形不純物層、 ４
・・・ゲート絶縁膜、５’・・・”浅い溝”、６・・・
ゲート電極又はワード線、７’・・・”深い溝”、 ７
・・・キャパシタ・プレート電極、８・・・ビット線、
９・・・キャパシタ絶縁膜、１０・・・層間絶縁
膜、１１・・・コンタクト（ワード線配線接続部）、１
２・・・コンタクト（キャパシタ・プレート電極配線接
続部） １３・・・表面保護膜、又は層間絶縁膜。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成３年７月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 ランダム・アクセス・メモリ

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は１トランジスタ１キャパ
シタ型（以下１Ｔｒ１Ｃ型と略記）のメモリセルを有す
るランダム・アクセス・メモリ（以下ＲＡＭと略記）に
関し、特には高速・高密度ダイナミック・ランダム・ア
クセス・メモリ（以下ＤＲＡＭと略記）のデバイス構造
に関する。

【０００２】

【従来の技術】従来より１Ｔｒ１Ｃ型のメモリセルを有
する高密度ＤＲＡＭは構成要素が少なくセル面積の微小
化が容易であるため広く使用されている。近年ＤＲＡＭ
に於いては高密度化及び高速化が追求され素子の微細化
に加えてレイアウトの最適化が要求されている。しかる
に、１Ｔｒ１Ｃ型メモリセルに於いては、記憶情報の破
壊防止、或いは情報判定の容易さ維持のために メモリ
セルのキャパシタンスの減少は極力避けなければならな
い。さらにメモリアクセスの高速化のために、ビットラ
インに付随するキャパシタンスを極力小さくしなければ
ならない。このため従来の技術として、多数のメモリセ
ルを正六角形の平面形状に配置し、その単位メモリセル
の平面形状を正六角形とし、正六角形の中心にビット拡
散領域を設け、このビット拡散領域に連続して外周部側
に順次、トランジスタ、キャパシタ、セル間絶縁部領
域、をそれぞれ構成したことを特徴としていた。さら
に、その平面形状を正六角形とした単位メモリセルの外
周に沿って一定の間隔で基板を堀り溝を形成し、溝の側
面部と底面部に、キャパシタとセル間絶縁部領域をそれ
ぞれ形成していた。このような構成によって、メモリセ
ル面積の微小化とメモリアクセスの高速化を同時に図っ
ていた。例えば第４図及び第５図に示す構成ではｐ型半
導体基板５１に、平面形状を正六角形とした単位メモリ
セルの外周に沿って溝５７’を堀りキャパシタ・プレー
ト電極５７を埋め込み、溝側面にキャパシタを溝底面に
はチャネルストップ５３又は５１’によるセル間絶縁部
領域を形成していた。ここで、５２、５２’はｎ，ｎ＋
拡散層、５４はゲート絶縁膜、５５はコンタクト窓、５
６はワード線或いはゲート電極、５８はビット線、５９
はキャパシタ絶縁膜、５０、５０’は層間絶縁膜、であ
る。以上は、特許出願番号２−２５１９６に述べられて
いる。

【０００３】

【発明が解決しようとする問題点】前記従来の構成で、
高速アクセスと高密度化を同時に達成できたが、さらな
る高密度化のためにゲート電極の平面面積をさらに微小
化し、且つメモリアクセスのさらなる高速化のために、
ビット線に付随するキャパシタンスをさらに小さくする
ことが要求された。本発明はこれらの要求に基づいて為
されたもので、前記従来の構成と比較して高速化及び高
密度化を一層推し進める新規なるデバイス構造を提供す
るためのものである。

【０００４】

【問題を解決するための手段】本発明のＲＡＭは多数の
メモリセルを正六角形の平面形状に配置し、その単位メ
モリセルの平面形状を正六角形とし、正六角形の中心に
ビット拡散領域を設け、このビット拡散領域に連続して
外周部側に順次、トランジスタ、キャパシタ、セル間絶
縁部領域、をそれぞれ構成して成る１Ｔｒ１Ｃ型のメモ
リセルに於いて、単位メモリセルの外周に沿って一定の
間隔で基板を掘り「深い溝」と「浅い溝」を形成する。
ここで、前記「深い溝」は前記「浅い溝」よりも幅を一
定間隔だけ狭めて形成し、「浅い溝」の側面にトランジ
スタを、「深い溝」の側面にキャパシタを、「深い溝」
の底面或いは底面近傍にセル間絶縁部領域を、それぞれ
形成してなることを第一の特徴としている。さらに多数
のメモリセルを集積したメモリセル・ブロックの外周部
に、ワード線及びキャパシタ・プレート電極の配線接続
部を設ける。一方、単位メモリセルに於いて、前記「浅
い溝」の側面に形成したトランジスタのゲート電極を、
絶縁物により溝の中に完全に埋め込んで、平坦化した溝
の上に、ビット線を配線して成ることを第二の特徴とし
ている。次ぎに、多数のメモリセルを集積したメモリセ
ルアレイ内のビット線の配線方法に於いて、最短距離の
単位メモリセル間を接続して成ることを第三の特徴とし
ている。

【０００５】

【作 用】本発明は前記の構成により、従来技術と比較
してメモリセルの平面面積を大幅に縮小すると共に、ビ
ット線に付随するキャパシタンスを最小化することによ
りメモリアクセスの高速化を可能にした。則ち従来技術
に於いては、トランジスタは通常のプレーナ型であった
ために、平面面積の微小化に製造上の制限があった。こ
れに対して、本発明はメモリセルの構成を平面的には従
来技術を踏襲しつつ、トランジスタを縦型に形成したこ
とにより、トランジスタの平面面積を著しく縮小しただ
けでなく、メモリセル構成要素の平面形状が正六角形の
同心状に配置されているため、特に、セル間絶縁部領域
の平面面積を半減させた。これらは例えばその一実施例
として第２図に示されている。さらに、トランジスタの
ゲート電極或いはワード線を、絶縁物により前記「浅い
溝」の中に埋め込んで、平坦化した溝の上にビット線を
配線してビット線の凹凸を極力小さくしたために、ビッ
ト拡散領域を正六角形の中心に配置したことと相乗し
て、ビット線に付随するキャパシタンスを最小化した。
これを実現するための一例として、第３図にその概略的
な断面図を示している。則ち、多数のメモリセルを集積
したメモリセル・ブロックの外周部に、ワード線及びキ
ャパシタ・プレート電極の配線接続部を設けている。こ
れによって、メモリセルアレイ内のゲート電極及びワー
ド線とキャパシタ・プレート電極は「それぞれの溝」の
中に、絶縁物によって埋め込まれており、基板表面にの
み配線されたビット線からは、遠く隔てられる。このた
めビット線と他の配線との結合容量を小さくすると共
に、ビット線間の浮遊容量を同時に小さくしている。さ
らに、ビット線の配線に於いて、最短距離に位置する単
位メモリセル間を、接続することにより、ビット線配線
長を最短にし且つビット線間の距離を倍増するので、ビ
ット線間の浮遊容量を極限まで減少させることができ
る。この一実施例が第１図に示されたものである。又、
トランジスタを縦型に形成したことによりビット拡散領
域の空乏層に付随するキャパシタンスを半減しただけで
なく、ビット拡散領域とビット線とのコンタクト面積に
関する制限を取り除くことができた。このことは２５６
Ｍｂｉｔ以上の大容量のメモリを実現する上でも極めて
重要な点である。以上述べてきたように、本発明によ
り、メモリアクセスの高速化と、メモリの高密度化従っ
て大容量化が実現可能となる。

【０００６】

【実施例】本発明の実施例を示す概略図を第１図、第２
図、第３図にそれぞれ示す。第１図（ａ）は本発明の一
実施例をメモリセルアレイの平面構成により概略的に示
した図である。第１図（ｂ）は第１図（ａ）のＡ−Ａ’
線断面図の一部を、第１図（ｃ）は第１図（ａ）のＢ−
Ｂ’線断面図の一部を、それぞれ概略的に示した図であ
る。第２図は本発明の他の実施例を第１図に対比して示
した図であり、第１図の実施例とはビット線の配線方法
が異なるだけである。第３図は本発明の一実施例のメモ
リセル・ブロック周辺の配線接続部とメモリセル・アレ
イの一部とを、その概略的な断面図により示した図であ
る。説明を容易にするために、各図の同一構成要素は共
通の番号で示されている。ここで、１はｐ型の半導体基
板、２はｎ形不純物拡散層（トランジスタのソース、ド
レイン及びキャパシタの電荷蓄積電極）、２’ｎ＋形不
純物拡散層（ビット拡散領域）、３はｐ＋形不純物拡散
層（溝底面部のチャネルストップ）、４はゲート絶縁
膜、６はゲート電極或いはワード線、７はＤｏｐｅｄ−
ｐｏｌｙ−Ｓｉ或いはＰｏｌｉｃｉｄｅ等の低抵抗材料
（「深い溝」の側面キャパシタのプレート電極及び底面
セル間絶縁部のフィールド・プレート）、７’，５’は
それぞれ基板を掘って形成した「深い溝」と「浅い溝」
である。８はＡｌ等で形成されるビット線で前記２’の
ビット拡散領域と電気的に接続される。 １１はワード
線の配線接続部のコンタクト、１２はキャパシタ・プレ
ート電極の配線接続部のコンタクト、１３は絶縁物で形
成された表面保護膜或いは層間絶縁膜である。ここで、
本実施例の製造方法について簡単に説明する。Ｐ型基板
１にＲＩＥ等により「浅い溝」を掘り、この溝の表面に
ＣＶＤ或いは熱酸化等により適当な膜厚（例えば０・４
Ｆ程度、Ｆ；デザイン最小寸法）の酸化膜を形成し、引
き続きＲＩＥにより「浅い溝」底面の酸化膜及び基板を
異方的にエッチングして、自己整合的に「浅い溝」５’
よりも幅を一定間隔だけ狭めた「深い溝」７’を所定の
位置に形成する。次に「深い溝」の側面にｎ形不純物層
２を斜めイオン注入等により形成した後、「深い溝」の
底面部にｎ形不純物層が形成されないように「深い溝」
底面部を選択的に ＲＩＥ等によりエッチングする。そ
して「深い溝」の側面部にはキャパシタ絶縁膜９を「深
い溝」の底面には素子分離用の絶縁膜を形成した後に、
溝底面部だけにイオン注入することにより３のｐ＋形拡
散層を形成する。次に溝全体をＤｏｐｅｄ−ｐｏｌｙ−
Ｓｉ或いはＰｏｌｙｃｉｄｅ等の低抵抗材料で埋め込み
適度にエッチバックして平坦化した後、さらにエッチバ
ックしてキャパシタプレート７を形成する。この際、第
３図に示したキャパシタプレート電極の配線接続部の引
きだし部分に対してマスクが必要となる。次にｎ＋形拡
散層或いはビット拡散領域２’を形成するために全面イ
オン注入し、前記「浅い溝」の側面に形成した酸化膜を
緩衝沸酸等により除去した後、「浅い溝」の底面部に選
択的にイオン注入してｎ形拡散層或いはトランジスタの
ソース領域２を形成する。しかる後、「浅い溝」の側面
にゲート酸化膜４を、「浅い溝」の底面部と埋め込み電
極７の上部表面に層間絶縁膜１０を、通常の工程により
形成してゲート電極材料を全面に堆積した後、ゲート電
極のマスク材料を溝の中に埋め込み平坦化してこれを適
当な深さまでエッチバックする。この際、第３図に示し
たワード線の配線接続部に対してマスクが必要となる。
次にワード線の所定の位置をマスクして前記ゲート電極
のマスク材料とゲート電極材料をエッチングして、所望
のゲート電極及びワード線６を形成する。引き続き、斜
めイオン注入等によりゲート電極をマスクとしてｎ形拡
散層或いはトランジスタのドレイン領域２を形成した
後、層間絶縁膜１０をＣＶＤ等で堆積し、溝の中のゲー
ト電極を埋め込んで平坦化した後エッチバックしてビッ
ト拡散領域及びワード線とキャパシタプレート電極の配
線接続部のコンタクト部分１１、１２を露出させる。こ
の際、第３図に示したキャパシタプレート電極の配線接
続部のコンタクト部分に対してマスクが必要となる。最
後にビット線８をＡｌ等の低抵抗材料にて通常の工程に
より形成した後、表面保護膜或いは層間絶縁膜１３を形
成する。以下、通常の工程と同じであり説明は省くもの
とする。以上、本実施例の説明では前記「浅い溝」と
「深い溝」との形成法に於いて、「浅い溝」を先に形成
した後に、それよりも幅を一定間隔だけ狭めた「深い
溝」を形成している。それとは逆に、「深い溝」を先に
形成した後に、それよりも幅を一定間隔だけ広めた「浅
い溝」を形成しても、関連する工程を適当に変更して所
望の構造を得ることができるが、詳しい説明は省略す
る。又、前記ｐ＋形拡散層のチャネルストップ３とその
工程を省くために「深い溝」７’の底面部の深さに位置
するようにｐ＋形高濃度拡散層を基板全面に形成した
り、従来技術の説明で示された第５図（ｂ）のようにエ
ピタキシャル基板を使用しても当然、所望の構造を得る
ことができる。同様に、本実施例ではｐ型基板を用いて
説明したが、ｎ型基板を使用しても説明の全領域の不純
牝の型を逆転して所望の結果が得られる。

【０００７】

【発明の効果】以上述べてきた本発明の一実施例の結果
を従来技術と比較して表１、表２に示す。表１は同一デ
ザインルールの単位メモリセルに関する平面占有面積を
示したもので、この表から、トランジスタを縦型に形成
したことによるゲート電極の平面面積の著しい減少が明
らかであり、次にセル間絶縁部領域の平面面積に於い
て、その減少が顕著である。単位メモリセル全体では、
約３．５倍の高密度化が達成されている。 表２は５１２セルのビット線キャパシタンスの一実施例
を示している。この表から、ビット線の配線に件うキャ
パシタンス（ビット配線容量）に於いても、本発明によ
り従来技術と比較して半減しており、ビット線キャパシ
タンス全体で約２．３倍の改善が達成されている。この
ように、ビット線キャパシタンスの最小化が達成された
ことによりメモリセルからビット線へ伝達される信号の
大きさを大きく且つ、センスアンプによる、そのセンス
時間を小さくすることが可能となる。又、ビット線の長
さをより長くレイアウトでき、逆に、ワード線の長さを
その分だけ短くできるので、その効果は大である。何故
ならメモリアクセス時間の主たる因子であるワード線の
ＲＣ遅延時間はワード線の長さの２乗に比例して大きく
なるからである。従って、トランジスタのゲート容量と
ゲート電極及びワード線の抵抗とによる遅延時間を公知
の技術により適正化して、既に前項でも述べてきたよう
に、高密度又は大容量のみならずメモリアクセスの高速
なＲＡＭの実現が可能となる。以上、述べてきた発明の
効果はトランジスタを従来のプレーナ型から縦型に形成
したことに依るところが大きい。しかし、本発明は只単
純にトランジスタを縦型にしただけではない。トランジ
スタを縦型に形成する際に、溝幅の異なる「浅い溝」と
「深い溝」を形成し、しかも、そのデバイス構造を特許
請求の範囲の項に記述した如く、新規な構造にしたため
に、（１）ゲート配線間容量の著しい増加を抑制し、ワ
ード線遅延時間を小さく維持して、（２）「深い溝」に
形成したメモリセルキャパシタンスの著しい減少も可能
な限り抑制して、前記（３）メモリセル面積の大幅な縮
小（約１／３．５倍）と、（４）ビット線キャパシタン
スの（１／２以下の）減少とを、達成することができた
ところに本発明の重要なポイントがある。則ち、溝幅の
広い「浅い溝」はゲート配線間の容量の増加を抑制し、
ワード線に伴う直列抵抗をより低い値に維持し、従って
ワード線の遅延時間を小さく維持する、ために極めて重
要である。又、溝幅のより狭い「深い溝」はメモリセル
キャパシタンスの減少を可能な限り抑制し、従ってその
溝の深さをできるだけ小さくすることができただけでは
なく、セル間絶縁部の平面面積を最小化することにも貢
献した。このように、本発明の新規なる構造による効果
は極めて大きいと言える。以上、本発明はＲＡＭに限定
して説明したが１Ｔｒ１Ｃ型のメモリセルを有する全て
の電子素子或いは電子装置に適用可能であることは言を
待たない。

【図面の簡単な説明】

【第１図】（ａ）は本発明の一実施例のメモリセルアレ
イの概略を示した平面図である。（ｂ）は第１図（ａ）
のＡ−Ａ’線の概略断面図である。（ｃ）は第１図
（ａ）のＢ−Ｂ’線の概略断面図である。

【第２図】（ａ）は本発明の他の実施例のメモリセルア
レイの概略を示す平面図である。（ｂ）は第２図（ａ）
のＡ−Ａ’線の概略断面図である。（ｃ）は第２図
（ａ）のＢ−Ｂ’線の概略断面図である。

【第３図】本発明の一実施例のメモリセル・ブロック周
辺の配線接続部と、メモリセルアレイの一部とを示した
概略断面図であり、図中の領域Ｉはメ モリセルア
レイの一部、領域ＩＩはワード線の配線接続部、領域Ｉ
ＩＩはキャパシタプレート電極の配線接続部を、それぞ
れ示している。

【第４図】従来技術の一実施例であり、メモリセルアレ
イの概略を示す平面図である。

【第５図】（ａ）は一実施例を示す第４図Ａ−Ａ’線の
概略断面図である。（ｂ）は他の実施例を示す第４図Ａ
−Ａ’線の概略断面図である。

【符号の説明】 １・・・・半導体基板 ２・・・・ｎ形不純物層（ソース、ドレイン、キャパシ
タ蓄積電極） ２’・・・ｎ＋形不純物層（ビット拡散領域） ３・・・・ｐ＋形不純物層 ４・・・・ゲート絶縁膜 ５’・・・「浅い溝」 ６・・・・ゲート電極又はワード線 ７・・・・キャパシタプレート電極 ７’・・・「深い溝」 ８・・・・ビット線 ９・・・・キャパシタ絶縁膜 １０・・・層間絶縁膜 １１・・・コンタクト（ワード線配線接続部） １２・・・コンタクト（キャパシタ・プレート電極配線
接続部） １３・・・表面保護膜、又は層間絶縁膜 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成３年７月３１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 ランダム・アクセス・メモリ。 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年３月１３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 ランダム・アクセス・メモリ。

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，１トランジスタ１キャ
パシタ型（以下１Ｔｒ１Ｃ型と略記）のメモリセルを有
するランダム・アクセス・メモリ（以下ＲＡＭと略記）
に関し、特には高速・高密度ダイナミック・ランダム・
アクセス・メモリ（以下ＤＲＡＭと略記）のデバイス構
造に関する。

【０００２】

【従来の技術】従来より、１Ｔｒ１Ｃ型のメモリセルを
有する高密度ＤＲＡＭは構成要素が少なくセル面積の微
小化が容易であるため広く使用されている。近年、ＤＲ
ＡＭに於いては高密度化及び高速化が追求され素子の微
細化に加えてレイアウトの最適化が要求されている。し
かるに、１Ｔｒ１Ｃ型メモリセルに於いては、記憶情報
の破壊防止、或いは情報判定の容易さ維持のために、メ
モリセルのキャパシタンスの減少は極力避けなければな
らない。さらにメモリアクセスの高速化のために、ビッ
トラインに付随するキャパシタンスを極力小さくしなけ
ればならない。このため従来の技術として、多数のメモ
リセルを正六角形の平面形状に配置することを特徴と
し、その単位メモリセルの平面形状を正六角形とし、そ
の正六角形の中心にビット拡散領域を設け、このビット
拡散領域に連続して外周部側に順次、トランジスタ、キ
ャパシタ、セル間絶縁部領域、をそれぞれ構成したこと
を特徴としていた。さらに、その平面形状を正六角形と
した単位メモリセルの外周に沿って一定の間隔で基板を
掘り溝を形成し、溝の側面部と底面部に、キャパシタと
セル間絶縁部領域をそれぞれ形成していた。このような
構成によって、メモリセル面積の微小化とメモリアクセ
スの高速化を同時に図っていた。例えば第４図及び第５
図に示す構成ではｐ型半導体基板５１に、平面形状を正
六角形とした単位メモリセルの外周に沿って、溝５７’
を掘りキャパシタ・プレート電極５７を埋め込み、溝側
面にキャパシタを溝底面にはチャネルストップ５３又は
５１’によるセル間絶縁部領域を形成していた。ここ
で、５２、５２’はそれぞれｎ，ｎ＋拡散層、５４はゲ
ート絶縁膜、５５はコンタクト窓、５６はワード線或い
はゲート電極、５８はビット線、５９はキャパシタ絶縁
膜、５０、５０’は層間絶縁膜である。以上は、本願発
明者政本により，日本国特許出願番号２−２５１９６に
述べられている。

【０００３】

【発明が解決しようとする問題点】前記従来の構成で、
高速アクセスと高密度化を同時に達成できたが、さらな
る高密度化のためにゲート電極の平面面積をさらに微小
化し、且つメモリアクセスのさらなる高速化のために、
ビット線に付随するキャパシタンスをさらに小さくする
ことが要求された。本発明はこれらの要求に基づいて為
されたもので、前記従来の構成と比較して高速化及び高
密度化を一層推し進める新規なデバイス構造を提供する
ためのものである。

【０００４】

【問題を解決するための手段】本発明のＲＡＭは多数の
メモリセルを正六角形の平面形状に配置することを特徴
とし、旦つその単位メモリセルの平面形状を正六角形と
し、正六角形の中心にビット拡散領域を設け、このビッ
ト拡散領域に連続して外周部側に順次、トランジスタ、
キャパシタ、セル間絶縁部領域、をそれぞれ構成して成
る１Ｔｒ１Ｃ型のメモリセルに於いて、単位メモリセル
の外周に沿って一定の間隔で基板を掘り「深い溝」と
「浅い溝」を形成する。ここで、前記「深い溝」は前記
「浅い溝」よりも幅を一定間隔だけ狭めて形成し、「浅
い溝」の側面にトランジスタを、「深い溝」の側面にキ
ャパシタを、「深い溝」の底面或いは底面近傍にセル間
絶縁部領域を、それぞれ形成してなることを第一の特徴
としている。さらに、多数のメモリセルを集積したメモ
リセル・ブロックの外周部に、ワード線及びキャパシタ
・プレート電極の配線接続部を設ける。一方、単位メモ
リセルに於いて、前記「浅い溝」の側面に形成したトラ
ンジスタのゲート電極を、絶縁物により溝の中に完全に
埋め込んで、平坦化した溝の上に、ビット線を配線して
成ることを第二の特徴としている。次ぎに、多数のメモ
リセルを集積したメモリセルアレイ内のビット線の配線
方法に於いて、最短距離の単位メモリセル間を接続して
成ることを第三の特徴としている。

【０００５】

【作 用】本発明は前記の構成により、従来技術と比較
してメモリセルの平面面積を大幅に縮小すると共に、ビ
ット線に付随するキャパシタンスを最小化することによ
りメモリアクセスの高速化を可能にした。則ち従来技術
に於いてはトランジスタは通常のプレーナ型であったた
めに，平面面積の微小化に製造上の制限があった。これ
に対して、本発明はメモリセルの構成を平面的には従来
技術を踏襲しつつ、トランジスタを縦型に形成したこと
により、トランジスタの平面面積を著しく縮小しただけ
でなく、メモリセル構成要素が同心状に配置されている
ため、特に、セル間絶縁部領域の平面面積を半減させ
た。これらは例えばその一実施例として第２図に示され
ている。さらに、トランジスタのゲート電極或いはワー
ド線を、絶縁物により前記「浅い溝」の中に埋め込ん
で、平坦化した溝の上にビット線を配線してビット線の
凹凸を極力小さくしたために、ビット拡散領域を正六角
形の中心に配置したことと相乗して、ビット線に付随す
るキャパシタンスを最小化した。これを実現するための
一例として、第３図にその概略的な断面図を示してい
る。則ち、多数のメモリセルを集積したメモリセル・ブ
ロックの外周部に、ワード線及びキャパシタ・プレート
電極の配線接続部を設けている。これによって、メモリ
セル・アレイ内のゲート電極及びワード線とキャパシタ
・プレート電極は「それぞれの溝」の中に、絶縁物によ
って埋め込まれており、基板表面にのみ配線されたビッ
ト線からは、遠く隔てられる。このためビット線と他の
配線との結合容量を小さくすると共に、ビット線間の浮
遊容量（クロストーク）を同時に小さくしている。さら
に、ビット線の配線方法に於いて、最短距離に位置する
単位メモリセル間を、接続することにより、ビット線コ
ンタクト間の配線長を最短にし且つビット線間の距離を
倍増するので、ビット線間のクロス・トークを極限まで
減少させることができる。この一実施例が第１図に示さ
れたものである。又、トランジスタを縦型に形成したこ
とによりビット拡散領域の空之層に付随するキャパシタ
ンスを半減しただけでなく、ビット拡散領域とビット線
とのコンタクト面積に関する制限を取り除くことができ
た。則ち、第１図（ｂ）、第１図（ｃ）に示されている
ように、ビット拡散領域２’とビット線８とのコンタク
ト面積は前記「浅い溝」の深さを増やすことによって、
その平面面積を増やすことなく、増大することが可能で
ある。これは２５６Ｍｂｉｔ以上の大容量メモリを達成
する上で極めて重要である。何故なら、このコンタクト
面積はビットラインのコンタクト抵抗を低くするのに充
分の大きさにできるからである。以上述べてきたよう
に、本発明により、メモリアクセスの高速化と、メモリ
の高密度化従って大容量化が実現可能となる。

【０００６】

【実施例】本発明の実施例を示す概略図を第１図、第２
図、第３図にそれぞれ示す。第１図（ａ）は本発明の一
実施例をメモリセルアレイの平面構成により概略的に示
した図である。第１図（ｂ）は第１図（ａ）のＡ−Ａ’
線断面図の一部を、第１図（ｃ）は第１図（ａ）のＢ−
Ｂ’線断面図の一部を、それぞれ概略的に示した図であ
る。第２図は本発明の他の実施例を第１図に対比して示
した図であり、第１図の実施例とはビット線の配線方法
が異なるだけである。第３図は本発明の一実施例のメモ
リセル・ブロック周辺の配線接続部とメモリセル・アレ
イの一部とをその概略的な断面図により示した図であ
る。説明を容易にするために、各図の同一構成要素は共
通の番号で示されている。ここで、１はｐ型の半導体基
板、２はｎ形不純物拡散層（トランジスタのソース、ド
レイン及びキャパシタの電荷蓄積電極）、２’はｎ＋形
不純物拡散層（ビット拡散領域）、３はｐ＋形不純物拡
散層（溝底面部のチャネルストップ）、４はゲート絶縁
膜、６はゲート電極或いはワード線、７はＤｏｐｅｄ−
ｐｏｌｙ−Ｓｉ或いはＰｏｌｉｃｉｄｅ等の低抵抗材料
（「深い溝」の側面キャパシタのプレート電極及び底面
セル間絶縁部のフィールド・プレート）、７’、５’は
それぞれ基板を掘って形成した「深い溝」と「浅い溝」
である。８はＡｌ等で形成されるビット線で前記２’の
ビット拡散領域と電気的に接続される。 １１はワード
線の配線接続部のコンタクト、１２はキャパシタ・プレ
ート電極の配線接続部のコンタクト、１３は絶縁物で形
成された表面保護膜或いは層間絶縁膜である。

【０００７】ここで，本実施例の製造方法について簡単
に説明する。ｐ型基板１にＲＩＥ等により「浅い溝」を
掘り、この溝の表面にＣＶＤ或いは熱酸化等により適当
な膜厚（例えば０．４Ｆ程度、Ｆ；デザイン最小寸法）
の酸化膜を形成し、引き続きＲＩＥにより「浅い溝」底
面の酸化膜及び基板を異方的にエッチングして、自己整
合的に「浅い溝」５’よりも幅を一定間隔だけ狭めた
「深い溝」７’を所定の位置に形成する。次に「深い
溝」の側面にｎ形不純物層２を斜めイオン注入等により
形成した後、「深い溝」の底面部にｎ形不純物層が形成
されないように、「深い溝」の底面部を選択的にＲＩＥ
等によりエッチングする。そして「深い溝」の側面部に
はキャパシタ絶縁膜９を「深い溝」の底面には素子分離
用の絶縁膜を形成した後に、溝底面部だけにイオン注入
することにより３のｐ＋形拡散層を形成する。次に溝全
体をＤｏｐｅｄ−ｐｏｌｙ−Ｓｉ或いはＰｏｌｉｃｉｄ
ｅ等の低抵抗材料で埋め込み適度にエッチバックして平
坦化した後、さらにエッチバックしてキャパシタ・プレ
ート７を形成する。この際、第３図に示したキャパシタ
・プレート電極の配線接続部の引きだし部分に対してマ
スクが必要となる。

【０００８】次にｎ＋形拡散層或いはビット拡散領域
２’を形成するために全面イオン注入し、前記「浅い
溝」の側面に形成した酸化膜を緩衝弗酸等により除去し
た後、「浅い溝」の底面部に選択的にイオン注入してｎ
形拡散層或いはトランジスタのソース領域２を形成す
る。しかる後、「浅い溝」の側面にゲート酸化膜４を、
「浅い溝」の底面部と埋め込み電極７の上部表面に層間
絶縁膜１０を、通常の工程により形成してゲート電極材
料を全面に堆積した後、ゲート電極のマスク材料を溝の
中に埋め込み平坦化して、これを適当な深さまでエッチ
バックする。この際、第３図に示したワード線の配線接
続部に対してマスクが必要となる。次に、ゲート電極材
料の表面が露出した部分を適当な厚さだけエッチング
し、ワード線の所定の位置をマスクして前記ゲート電極
のマスク材料とゲート電極材料をエッチングして、所望
のゲート電極及びワード線６を形成する。引き続き、斜
めイオン注入等によりゲート電極をマスクとしてｎ形拡
散層或いはトランジスタのソース／ドレイン領域２を形
成した後、 層間絶縁膜１０をＣＶＤ等で堆積し、溝の
中のゲート電極を埋め込んで平坦化した後エッチバック
して、ビット拡散領域及びワード線とキャパシタプレー
ト電極の配線接続部のコンタクト部分１１、１２を露出
させる。この際、第３図に示したキャパシタプレート電
極の配線接続部のコンタクト部分に対してマスクが必要
となる。最後にビット線８をＡｌ等の低抵抗材料にて通
常の工程により形成した後、表面保護膜或いは層間絶縁
膜１３を形成する。以下、通常の工程と同じであり説明
は省くものとする。

【０００９】以上、本実施例の説明では前記「浅い溝」
と「深い溝」との形成法に於いて、「浅い溝」を先に形
成した後に、それよりも幅を一定間隔だけ狭めた「深い
溝」を形成している。それとは逆に、「深い溝」を先に
形成した後に、それよりも幅を一定間隔だけ広めた「浅
い溝」を形成しても、関連する工程を適当に変更して所
望の構造を得ることができるが、詳しい説明は省略す
る。又、前記Ｐ＋形拡散層のチャネルストップ３とその
工程を省くために「深い溝」７’の底面部の深さの位置
にＰ＋形拡散層を基板全面に形成したり、従来技術の説
明で示された第５図（ｂ）のようにエピタキシャル基板
を使用しても当然、所望の構造を得ることができる。同
様に、本実施例ではｐ型基板を用いて説明したが、ｎ型
基板を使用しても説明の全領域の不純物の型を逆転して
所望の結果が得られる。

【００１０】

【発明の効果】以上述べてきた本発明の一実施例の結果
を従来技術と比較して表１、表２に示す。表１は同一デ
ザインルールの単位メモリセルに関する平面占有面積を
示したもので、この表から、トランジスタを縦型に形成
したことによるゲート電極の平面面積の著しい減少が明
らかであり、次にセル間絶縁部領域の平面面積に於い
て、その減少が顕著である。単位メモリセル全体では、
約３．５倍の高密度化が達成されている。 表２は５１２セルのビット線キャパシタンスの一実施例
を示している。この表から、ビット拡散領域の空乏層キ
ャパシタンス（ビット拡散容量）に於いても、ビット線
の配線に伴うキャパシタンス（ビット配線容量）に於い
ても、本発明により従来技術と比較して半減しており、
ビット線キャパシタンス全体で約２．３倍の改善が達成
されている。

【００１１】このように、ビット線キャパシタンスの最
小化が達成されたことによりメモリセルからビット線へ
の信号伝達を大きく且つ、センスアンプによるそのセン
ス時間を小さくすることが可能となる。又、ビット線の
長さをより長くレイアウトでき、逆に、ワード線の長さ
をその分だけ短くできるので、その効果は大である。何
故ならメモリアクセス時間の主たる因子であるワード線
のＲＣ遅延時間はワード線の長さの２乗に比例して大き
くなるからである。従って、トランジスタのゲート容量
とゲート電極及びワード線の抵抗とによる遅延時間を適
正化して、既に前述したように高密度又は大容量のみな
らずメモリアクセスの高速なＲＡＭの実現が可能とな
る。

【００１２】以上、述べてきた発明の効果はトランジス
タを従来のプレーナ型から縦型に形成したことに依ると
ころが大きい。しかし、本発明は只単純にトランジスタ
を縦型にしただけではない。トランジスタを縦型に形成
する際に、溝幅の異なる「浅い溝」と「深い溝」を形成
し、しかも、そのデバイス構造を特許請求の範囲の項に
記述した如く、新規な構造にしたために、（１）ゲート
配線間容量の著しい増加を抑制し、ワード線遅延時間を
小さく維持して、（２）「深い溝」に形成したメモリセ
ルキャパシタンスの著しい減少も可能な限り抑制して、
前記（３）メモリセル面積の大幅な縮小（約１／３．
５）と、（４）ビット線キャパシタンスの（１／２以下
の）減少とを、達成することができたところに本発明の
重要なポイントがある。則ち、溝幅の広い「浅い溝」は
ゲート配線間の容量の増加を抑制し、ワード線に伴う直
列抵抗をより低い値に維持し、従ってワード線の遅延時
間を小さく維持する、ために極めて重要である。又、溝
幅のより狭い「深い溝」はメモリセルキャパシタンスの
減少を可能な限り抑制し、従ってその溝の深さをできる
だけ小さくすることができただけでなく、セル間絶縁部
の平面面積を最小化することにも貫献した。このよう
に、本発明の新規なる構造による効果は極めて大きいと
言える。

【００１３】以上のように、本発明の説明はＲＡＭに限
定して為されているが１Ｔｒ１Ｃ型のメモリセルを有す
る凡ての電子素子或いは電子装置に適用可能であること
は言を待たない。又、本発明の方法と装置の実施例が特
定の半導体メモリの構造に関連して開示されているが、
本発明の精神から逸脱することなく技術的選択の結果と
して詳細の多くの変更が可能であることが理解されるべ
きである。

【００１４】

【図面の簡単な説明】

【第１図】（ａ）は本発明の一実施例のメモリセルアレ
イの概略を示した平面図、（ｂ）は第１図（ａ）のＡ−
Ａ’線の概略断面図、（ｃ）は第１図（ａ）のＢ−Ｂ’
線の概略断面図である。

【第２図】（ａ）は本発明の他の実施例のメモリセルア
レイの概略を示す平面図、（ｂ）は第２図（ａ）のＡ−
Ａ’線の概略断面図、（ｃ）は第２図（ａ）のＢ−Ｂ’
線の概略断面図である。

【第３図】本発明の一実施例のメモリセル・ブロック周
辺の配線接続部と、メモルセルアレイの一部とを示した
概略断面図であり、図中の領域Ｉはメモリセルアレイの
一部、領域ＩＩはワード線の配線接続部、領域ＩＩＩは
キャパシタプレート電極の配線接続部、をそれぞれ示し
ている。

【第４図】従来技術の一実施例であり、メモリセルアレ
イの概略を示す平面図である。

【第５図】（ａ）は一実施例を示す第４図Ａ−Ａ’線の
概略断面図であり、（ｂ）は他の実施例を示す第４図Ａ
−Ａ’線の概略断面図である。

【００１５】

【符号の説明】 １・・・・半導体基板 ２・・・・ｎ形不純物層（ソース／ドレイン、キャパシ
タ蓄積電極） ２’・・・ｎ＋形不純物層（ビット拡散領域） ３・・・・ｐ＋形不純物層 ４・・・・ゲート絶縁膜 ５’・・・「浅い溝」 ６・・・・ゲート電極又はワード線 ７・・・・キャパシタプレート電極 ７’・・・「深い溝」 ８・・・・ビット線 ９・・・・キャパシタ絶縁膜 １０・・・・層間絶縁膜 １１・・・・コンタクト（ワード線配線接続部） １２・・・・コンタクト（キャパシタ・プレート電極配
線接続部） １３・・・・表面保護膜、又は層間絶縁膜

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】第３図

【補正方法】変更

【補正内容】

【第３図】 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年６月３０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 ランダム・アクセス・メモリ。

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，１トランジスタ１キャ
パシタ型（以下１Ｔｒ１Ｃ型と略記）のメモリセルを有
するランダム・アクセス・メモリ（以下ＲＡＭと略記）
に関し、特には高速・高密度ダイナミック・ランダム・
アクセス・メモリ（以下ＤＲＡＭと略記）のデバイス構
造に関する。

【０００２】

【従来の技術】従来より、１Ｔｒ１Ｃ型のメモリセルを
有する高密度ＤＲＡＭは構成要素が少なくセル面積の微
小化が容易であるため広く使用されている。近年、ＤＲ
ＡＭに於いては高密度化及び高速化が追求され素子の微
細化に加えてレイアウトの最適化が要求されている。し
かるに、１Ｔｒ１Ｃ型メモリセルに於いては、記憶情報
の破壊防止、或いは情報判定の容易さ維持のために、メ
モリセルのキャパシタンスの減少は極力避けなければな
らない。さらにメモリアクセスの高速化のために、ビッ
トラインに付随するキャパシタンスを極力小さくしなけ
ればならない。このため関連の技術として、多数のメモ
リセルを正六角形の平面形状に配置することを特徴と
し、その単位メモリセルの平面形状を正六角形とし、そ
の正六角形の中心にビット拡散領域を設け、このビット
拡散領域に連続して外周部側に順次、トランジスタ、キ
ャパシタ、セル間絶縁部領域、をそれぞれ構成したこと
を特徴としていた。さらに、その平面形状を正六角形と
した単位メモリセルの外周に沿って一定の間隔で基板を
掘り溝を形成し、溝の側面部と底面部に、キャパシタと
セル間絶縁部領域をそれぞれ形成していた。このような
構成によって、メモリセル面積の微小化とメモリアクセ
スの高速化を同時に図っていた。例えば第４図及び第５
図に示す構成ではｐ型半導体基板５１に、平面形状を正
六角形とした単位メモリセルの外周に沿って、溝５７’
を掘りキャパシタ・プレート電極５７を埋め込み、清側
面にキャパシタを清底面にはチャネルストップ５３又は
５１’によるセル間絶縁部領域を形成していた。ここ
で、５２、５２’はそれぞれｎ，ｎ＋拡散層、５４はゲ
ート絶縁膜、５５はコンタクト窓、５６はワード線或い
はゲート電極、５８はビット線、５９はキャパシタ絶縁
膜、５０、５０，は層間絶縁膜である。 以
上は、本願発明者政本により、日本国特許出願番号２−
２５１９６に述べられている。

【０００３】

【発明が解決しようとする問題点】前記関連技術の構成
で、高速アクセスと高密度化を同時に達成できたが、さ
らなる高密度化のためにゲート電極の平面面積をさらに
微小化し、且つメモリアクセスのさらなる高速化のため
に、ビット線に付随するキャパシタンスをさらに小さく
することが要求された。本発明はこれらの要求に基づい
て為されたもので、前記関連技術の構成と比較して高速
化及び高密度化を一層推し進める新規なデバイス構造を
提供するためのものである。

【０００４】

【問題を解決するための手段】本発明の１トランジスタ
１キャパシタ型のＲＡＭは平面形状が正六角形の単位メ
モリセルが基板上に密に配置されることを特徴とし、且
つその各単位メモリセルは、基板表面の正六角形の中心
にビット拡散領域を、外周に沿って基板に形成された
「浅い溝」の側面にトランジスタを、該「浅い溝」の底
面に形成された該トランジスタのソース又はドレイン
を、該「浅い溝」の底部に幅を狭めて形成された「深い
溝」の側面にキャパシタを、該「深い溝」の底面、或い
は底面近傍にセル間絶縁部領域を、それぞれ順次連続し
て有することを第一の特徴としている。さらに、多数の
メモリセルを集積したメモリセル・ブロックの外周部に
ワード線及びキャパシタ・プレート電極の配線接続部を
設ける。 ここで、キャパシタ・プレート電極の配線接
続部は、メモリセル・ブロック内の最外周で「深い溝」
の幅がメモリセル・アレイ内のその幅よりもおおきく、
該「深い溝」の側面上のキャパシタ絶縁膜上に埋
め込まれたキャパシタ・プレート電極が、その上部の一
部から、該「浅い溝」の側面の絶縁膜上を経て、基板表
面の絶縁膜上にまで、延在して形成され、該ランダム・
アクセス・メモリの周辺回路からの配線が基板表面の該
絶縁膜上で該キャパシタ・プレート電極と接続してい
る。一方、単位メモリセルに於いて、該「筏い溝」の側
面に形成したトランジスタのゲート電極を、絶縁物によ
り溝の中に埋め込んで、平坦化した溝の上に、該ビット
拡散領域の上面より低い位置で、ビット線を配線して成
ることを第二の特徴としている。又、単位メモリセル内
のビット線コンタクト（ビット線とビット拡散領域との
境界面）がビット拡散領域の上端面から「浅い溝」の側
面の一部にまで延在して形成されていることを第三の特
徴としている。次ぎに、多数のメモリセルを集積したメ
モリセルアレイ内のビット線の配線方法に於いて、最短
距離の隣接単位メモリセル間を接続して成ることを第四
の特徴としている。

【０００５】

【作 用】本発明は前記の構成により、関連技術と比較
してメモリセルの平面面積を大幅に縮小すると共に、ビ
ット線に付随するキャパシタンスを最小化することによ
りメモリアクセスの高速化を可能にした。則ち関連技術
に於いてはトランジスタは通常のプレーナ型であったた
めに，平面面積の微小化に製造上の制限があった。これ
に対して、本発明はメモリセルの構成を平面的には関連
技術を踏襲しつつ、トランジスタを縦型に形成したこと
により、トランジスタの平面面積を著しく縮小しただけ
でなく、メモリセル構成要素が同心状に配置されている
ため、特に、セル間絶縁部領域の平面面積を半減させ
た。これらは例えばその一実施例として第２図に示され
ている。さらに、トランジスタのゲート電極或いはワー
ド線を、絶縁物により前記「浅い溝」の中に埋め込ん
で、平坦化した溝の上にビット線を配線してビット線の
凹凸を極力小さくしたために、ビット拡散領域を正六角
形の中心に配置したことと相乗して、ビット線に付随す
るキャパシタンスを最小化した。これを実現するための
一例として、第３図にその概略的な断面図を示してい
る。則ち、多数のメモリセルを集積したメモリセル・ブ
ロックの外周部に、ワード線及びキャパシタ・プレート
電極の配線接続部を設けている。これによって、メモリ
セル・アレイ内のゲート電極及びワード線とキャパシタ
・プレート電極は「それぞれの溝」の中に、絶縁物によ
って埋め込まれており、基板表面にのみ配線されたビッ
ト線からは、遠く隔てられる。このためビット線と他の
配線との結合容量を小さくすると共に、ビット線間の浮
遊容量（クロストーク）を同時に小さくしている。さら
に、ビット線の配線方法に於いて、最短距離に位置する
単位メモリセル間を、接続することにより、ビット線コ
ンタクト間の配線長を最短にし且つビット線間の距離を
倍増するので、ビット線間のクロス・トークを極限まで
減少させることができる。この一実施例が第１図に示さ
れたものである。又、トランジスタを縦型に形成したこ
とによりビット拡散領域の空之層に付随するキャパシタ
ンスを半減しただけでなく、ビット拡散領域とビット線
とのコンタクト面積に関する制限を取り除くことができ
た。 則ち、第１図（ｂ）、第２図（ｂ）に示されて
いるように、ビット拡散領域２’とビット線８とのコン
タクト面積は基板の最上部表面と溝の側面にも若干形成
される。この後者のコンタクト面積は前記「浅い溝」の
深さを増やすことによって、その平面面積を増やすこと
なく、増大することが可能である。これは２５６Ｍｂｉ
ｔ以上の大容量メモリを達成する上で極めて重要であ
る。何故なら、このコンタクト面積はビットラインのコ
ンタクト抵抗を低くするのに充分の大きさにできるから
である。

【０００６】逆に、ビット拡散領域の平面面積を縮小で
きるので「浅い溝」の幅を広げることができる。又、
「浅い溝」の底面にトランジスタのソース又はドレイン
の拡散層を形成しているので「深い溝」の溝幅を狭くし
てその差を大きくすることができる。従って、より広い
「浅い溝」によってゲート電極に付随するキャパシタン
スを低減できるので高速化に、より狭い「深い溝」によ
ってセル間絶縁部領域の平面面積を縮小できるので高密
度化及びメモリセルキャパシタンスの低減防止など電気
的特性の向上に、それぞれ貢献すると言うこともでき
る。 以上述べてきたように、本発明により、メモリア
クセスの高速化とメモリの高密度化従って大容量化が実
現可能となる。

【０００７】

【実施例】本発明の実施例を示す概略図を第１図、第２
図、第３図にそれぞれ示す。第１図（ａ）は本発明の一
実施例をメモリセルアレイの平面構成により概略的に示
した図である。第１図（ｂ）は第１図（ａ）のＡ−Ａ’
線断面図の一部を、第１図（ｃ）は第１図（ａ）のＢ−
Ｂ’線断面図の一部を、それぞれ概略的に示した図であ
る。第２図は本発明の他の実施例を第１図に対比して示
した図であり、第１図の実施例とはビット線の配線方法
が異なるだけである。従ってビット線の配線を変えるだ
けでオープンビット線方式にもフォールデッドビット線
方式にも容易に対応できる。又ビット線の配線以外は共
通に使用できるのでデバイス設計・開発の時間を短縮す
ることができデバイス製造の習熟度を上げる事ができ
る。第３図は本発明の一実施例のメモリセル・ブロック
周辺の配線接続部とメモリセル・アレイの一部とをその
概略的な断面図により示した図である。説明を容易にす
るために、各図の同一構成要素は共通の番号で示されて
いる。ここで、１はｐ型の半導体基板、２はｎ形不純物
拡散層（トランジスタのソース、ドレイン及びキャパシ
タの電荷蓄積電極）、２’はｎ＋形不純物拡散層（ビッ
ト拡散領域）、３はＰ＋形不純物拡散層（溝底面部のチ
ャネルストップ）、４はゲート絶縁膜、６はゲート電極
或いはワード線、７はＤｏｐｅｄ−ｗｏｌｙ−Ｓｉ或い
はＰｏｌｉｃｉｄｅ等の低抵抗材料（「深い溝」の側面
キャパシタのプレート電極及び底面セル間絶縁部のフィ
ールド・プレート）、 ７’、５’はそれぞれ基板を掘
って形成した「深い溝」と「浅い溝」である。 ８
はＡｌ等で形成されるビット線で前記２’のビット拡散
領域と電気的に接続される。１１はワード線の配線接続
部のコンタクト、１２はキャパシタ・プレート電極の配
線接続部のコンタクト、１３は絶縁物で形成された表面
保護膜或いは層間絶縁膜である。

【０００８】ここで，本実施例の製造方法について簡単
に説明する。ｐ型基板１にＲＩＥ等により「浅い溝」を
掘り、この溝の表面にＣＶＤ或いは熱酸化等により適当
な膜厚（例えば０．４Ｆ程度、Ｆ；デザイン最小寸法）
の酸化膜を形成し、引き続きＲＩＥにより「浅い溝」底
面の酸化膜及び基板を異方的にエッチングして、自己整
合的に「浅い溝」５’よりも幅を一定間隔だけ狭めた
「深い溝」７’を所定の位置に形成する。次に「深い
溝」の側面にｎ形不純物層２を斜めイオン注入等により
形成した後、「深い溝」の底面部にｎ形不純物層が形成
されないように、「深い溝」の底面部を選択的にＲＩＥ
等によりエッチングする。そして「深い溝」の側面部に
はキャパシタ絶縁膜９を「深い溝」の底面には素子分離
用の絶縁膜を形成した後に、溝底面部だけにイオン注入
することにより３のｐ＋形拡散層を形成する。次に溝全
体をＤｏｐｅｄ−ｐｏｌｙ−Ｓｉ或いはＰｏｌｉｃｉｄ
ｅ等の低抵抗材料で埋め込み適度にエッチバックして平
坦化した後、さらにエッチバックしてキャパシタ・プレ
ート７を形成する。この際、第３図に示したキャパシタ
・プレート電極の配線接続部の引きだし部分に対してマ
スクが必要となる。

【０００９】次にｎ＋形拡散層或いはビット拡散領域
２’を形成するために全面イオン注入し、前記「浅い
溝」の側面に形成した酸化膜を緩衝弗酸等により除去し
た後、「浅い溝」の底面部に選択的にイオン注入してｎ
形拡散層或いはトランジスタのソース／ドレイン領域２
を形成する。しかる後、「浅い溝」の側面にゲート酸化
膜４を、「浅い溝」の底面部と埋め込み電極７の上部表
面に層間絶縁膜１０を、通常の工程により形成してゲー
ト電極材料を全面に堆積した後、ゲート電極のマスク材
料を溝の中に埋め込み平坦化して、これを適当な深さま
でエッチバックする。 この際、第３図に示したワード
線の配線接続部に対してマスクが必要となる。 次に、
ゲート電極材料の表面が露出した部分を適当な厚さだけ
エッチングし、ワード線の所定の位置をマスクして前記
ゲート電極のマスク材料とゲート電極材料をエッチング
して、所望のゲート電極及びワード線６を形成する。引
き続き、斜めイオン注入等によりゲート電極をマスクと
してｎ形拡散層或いはトランジスタのソース／ドレイン
領域２を形成した後、 層間絶縁膜１０をＣＶＤ等で堆
積し、溝の中のゲート電極を埋め込んで平坦化した後エ
ッチバックして、ビット拡散領域及びワード線とキャパ
シタプレート電極の配線接続部のコンタクト部分１１、
１２を露出させる。この際、第３図に示したキャパシタ
プレート電極の配線接続部のコンタクト部分に対してマ
スクが必要となる。 最後にビット線８をＡｌ等の低抵
抗材料にて通常の工程により形成した後、表面保護膜或
いは層間絶縁膜１３を形成する。以下、通常の工程と同
じであり説明は省くものとする。

【００１０】以上、本実施例の説明では前記「浅い溝」
と「深い溝」との形成法に於いて、「浅い溝」を先に形
成した後に、それよりも幅を一定間隔だけ狭めた「深い
溝」を形成している。それとは逆に、「深い溝」を先に
形成した後に、それよりも幅を一定間隔だけ広めた「浅
い溝」を形成しても、関連する工程を適当に変更して所
望の構造を得ることができるが、詳しい説明は省略す
る。又、前記Ｐ＋形拡散層のチヤネルストップ３とその
工程を省くために「深い溝」７，の底面部の深さの位置
にＰ＋形拡散層を基板全面に形成したり、関連技術の説
明で示された第５図（ｂ）のようにエピタキシヤル基板
を使用しても当然、所望の構造を得ることができる。同
様に、本実施例ではｐ型基板を用いて説明したが、ｎ型
基板を使用しても説明の全領域の不純物の型を逆転して
所望の結果が得られる。

【００１１】

【発明の効果】以上述べてきた本発明の一実施例の結果
を関連技術と比較して表１、表２に示す。表１は同一デ
ザインルールの単位メモリセルに関する平面占有面積を
示したもので、この表から、トランジスタを縦型に形成
したことによるゲート電極の平面面積の著しい減少が明
らかであり、次にセル間絶縁部領域の平面面積に於い
て、その減少が顕著である。単位メモリセル全体では、
約３．５倍の高密度化が達成されている。 表２は５１２セルのビット線キャパシタンスの一実施例
を示している。この表から、ビット拡散領域の空乏層キ
ャパシタンス（ビット拡散容量）に於いても、ビット線
の配線に伴うキャパシタンス（ビット配線容量）に於い
ても、本発明により関連技術と比較して半減しており、
ビット線キャパシタンス全体で約２．３倍の改善が達成
されている。

【００１２】このように、ビット線キャパシタンスの最
小化が達成されたことによりメモリセルからビット線へ
の信号伝達を大きく且つ、センスアンプによるそのセン
ス時間を小さくすることが可能となる。又、ビット線の
長さをより長くレイアウトでき、逆に、ワード線の長さ
をその分だけ短くできるので、その効果は大である。何
故ならメモリアクセス時間の主たる因子の一つであるワ
ード線のＲＣ遅延時間はワード線の長さの２乗に比例し
て大きくなるからである。従って、トランジスタのゲー
ト容量とゲート電極及びワード線の抵抗とによる遅延時
間を適正化（例えばゲート電極材料としてＭｏ、Ｗ、Ｔ
ｉ、Ｔａ等の耐熱性金属、或いはそれらのシリサイド等
の低抵抗材料を使用する、将来的には超伝導材料を使用
して抵抗をゼロとしても良い）して、既に前述したよう
に高密度又は大容量のみならずメモリアクセスの高速な
ＲＡＭの実現が可能となる。

【００１３】以上、述べてきた発明の効果はトランジス
タを関連技術のプレーナ型から縦型に形成したことに依
るところが大きい。しかし、本発明は只単純にトランジ
スタを縦型にしただけではない。トランジスタを縦型に
形成する際に、溝幅の異なる「浅い溝」と「深い溝」を
形成し、しかも、そのデバイス構造を特許請求の範囲の
項に記述した如く、新規な構造にしたために、（１）ゲ
ート配線間容量の著しい増加を抑制し、ワード線遅延時
間を小さく維持して、（２）「深い溝」に形成したメモ
リセルキャパシタンスの著しい減少も可能な限り抑制し
て、前記（３）メモリセル面積の大幅な縮小（約１／
３．５）と、（４）ビット線キャパシタンスの（１／２
以下の）滅少とを、達成することができたところに本発
明の重要なポイントがある。則ち、溝幅の広い「浅い
溝」はゲート配線間の容量の増加を抑制し、ワード線に
伴う直列抵抗をより低い値に維持し、従ってワード線の
遅延時間を小さく維持する、ために極めて重要である。
又、溝幅のより狭い「深い溝」はメモリセルキャパシタ
ンスの減少を可能な限り抑制し、従ってその溝の深さを
できるだけ小さくすることができただけでなく、セル間
絶縁部の平面面積を最小化することにも貢献した。この
ように、本発明の新規なる構造による効果は極めて大き
いと言える。

【００１４】以上のように、本発明の説明はＲＡＭに限
定して為されているが１Ｔｒ１Ｃ型のメモリセルを有す
る凡ての電子素子或いは電子装置に適用可能であること
は言を待たない。又、本発明の方法と装置の実施例が特
定の半導体メモリの構造に関連して開示されているが、
本発明の精神から逸脱することなく技術的選択の結果と
して詳細の多くの変更が可能であることが理解されるべ
きである。

【００１５】

【図面の簡単な説明】

【第１図】（ａ）は本発明の一実施例のメモリセルアレ
イの概略を示した平面図、（ｂ）は第１図（ａ）のＡ−
Ａ’線の概略断面図、（ｃ）は第１図（ａ）のＢ−Ｂ’
線の概略断面図である。

【第２図】（ａ）は本発明の他の実施例のメモリセルア
レイの概略を示す平面図、（ｂ）は第２図（ａ）のＡ−
Ａ’線の概略断面図、（ｃ）は第２図（ａ）のＢ−Ｂ’
線の概略断面図である。

【第３図】本発明の一実施例のメモリセル・ブロック周
辺の配線接続部と、メモリセルアレイの一部とを示した
概略断面図であり、図中の領域Ｉはメモリセルアレイの
一部、領域ＩＩはワード線の配線接続部、領域ＩＩＩは
キャパシタプレート電極の配線接続部、をそれぞれ示し
ている。

【第４図】関連技術の一実施例であり、メモリセルアレ
イの概略を示す平面図である。

【第５図】（ａ）は一実施例を示す第４図Ａ−Ａ’線の
概略断面図、（ｂ）は他の実施例を示す第４図Ａ−Ａ’
線の概略断面図である。

【００１６】

【符号の説明】 １・・・・半導体基板 ２・・・・ｎ形不純物層（ソース／ドレイン、キャパシ
タ蓄積電極） ２’・・・ｎ＋形不純物層（ビット拡散領域） ３・・・・ｐ＋形不純物層 ４・・・・ゲート絶縁膜 ５’・・・「浅い溝」 ６・・・・ゲート電極又はワード線 ７・・・・キャパシタプレート電極 ７’・・・「深い溝」 ８・・・・ビット線 ９・・・・キャパシタ絶縁膜 １０・・・・層間絶縁膜 １１・・・・コンタクト（ワード線配線接続部） １２・・・・コンタクト（キャパシタ・プレート電極配
線接続部） １３・・・・表面保護膜、又は層間絶縁膜

Claims (1)

1. 【特許請求の範囲】 （１）多数のメモリセルを正六角形の平面形状に配置
   し、その単位メモリセルの平面形状を正六角形とし、正
   六角形の中心にビット拡散領域を設け、このビット拡散
   領域に連続して外周部側に順次、トランジスタ、キャパ
   シタ、セル間絶縁部領域、をそれぞれ構成して成る１ト
   ランジスタ１キャパシタ型のメモリセルに於いて、単位
   メモリセルの外周に沿って一定の間隔で基板を堀り”深
   い溝”と”浅い溝”を形成する。ここで、前記”深い
   溝”は前記”浅い溝”よりも、幅を一定間隔だけ狭めて
   形成し、”浅い溝”の側面にトランジスタを、”深い
   溝”の側面にキャパシタを、”深い溝”の底面、或いは
   底面近傍にセル間絶縁部領域を、それぞれ形成して成る
   ことを特徴とするランダム・アクセス・メモリ。 （２）多数のメモリセルを集積したメモリセル・ブロッ
   クの外周部に、ワード線及びキャパシタ・プレート電極
   の配線接続部を設ける。 一方、単位メモリセルに於い
   て、前記”浅い溝”の側面に形成したトランジスタのゲ
   ート電極を、絶縁物により溝の中に完全に埋め込んで、
   平坦化した溝の上に、ビット線を配線して成ることを特
   徴とする特許請求の範囲第一項記載のランダム・アクセ
   ス・メモリ。 （３）多数のメモリセルを集積したメモリセル・アレイ
   内の、ビット線の配線方法に於いて、最短距離の単位メ
   モリセル間を接続して成ることを特徴とするランダム・
   アクセス・メモリ。