JPH02252264A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ＭＯ５ＣＭｅｔａｌ−Ｏｘ：ｄｅ−５ｅｍ
ｉｃｏｎｄｕｃｔｏｒ）型半導体記憶製雪に関するもの
で、特に、個々のメモリセルが１トランジスター１キヤ
パシタで構成された半導体記憶装置に関するものである
。

（従来の技術） 半導体記憶装置の高集積化が進むにつれ、１メモリセル
当たりの半導体基板主面に占める平面積を縮小する必要
が生じている。このため、トランジスタ及びキャパシタ
各々の基板主面に占める平面積を縮小する必要がある。

しかし、キャパシタを単に小型化するとその蓄積容量が
小さくなり、半導体記憶装置の誤動作を招くことになる
。そこで、スタックドキャパシタと称されるキャパシタ
構造、或いは、トレンチキャパシタと称されるキャパシ
タ構造を有する半導体記憶装置等が提案されていた。

トレンチキャパシタ構造を有する半導体記憶装置の一般
的な構造は、以下１こ説明するようなものであった。第
４図はその説明に供する図であり、トレンチキャパシタ
を有する半導体記憶装置ヲその１メモリセル部分に着目
して概略的に示した断面図である。

この半導体記憶装置によれば、半導体基板（シリコン基
板）１１の所定領域にキャパシタ形成用の溝１３が設け
られている。ざらに、この溝１３内には、絶縁膜１５を
挟んで、ポリシリコンから成る電荷蓄積電極１７、ポリ
シリコシ表面を酸化して形成されたキャパシタ誘電体膜
１９及びポリシリコンから成るセルプレート２１がこの
順で埋込まれている。また、半導体基板１１のキャパシ
タ用の溝１３にｗＪＮする領域には、トランスファーゲ
ートトランジスタ２３が設けられている。さらに、この
トランスファーゲートトランジスタ２３の一方の活性領
域２５には、上述の電荷蓄積電極１７が接続され、他方
の活性領域２７にはビット線２９が接続されている。

なお、図中３１は、トランスファーゲートトランジスタ
２３のゲート電極、３３はワード線、３５は絶縁膜であ
る。

上述のような半導体記憶装置によれば、キャパシタが、
溝１３ヲ利用して３次元的に形成されているため、キャ
パシタの基板面に占める平面積を低減しつつ必要な電荷
蓄積容量が得られた。さらに、基板内にキャパシタがあ
るのでα線に起因するソフトエラーも生じにくいという
利点を有していた。

（発明が解決しようとする課題） しかしながら、トレンチキャパシタを用いた上述のよう
な半導体記憶装置といえど、キャパシタ及びトランジス
タは半導体基板上にそれぞれ平面的に配置しなければな
らダい、従って、半導体基板上には、キャパシタ及びト
ランジスタそれぞれを形成するための面積を確保しなけ
ればならず、このため、１メモリセルの平面積の縮小化
にもおのずと限界があった。

また、１メモリセルの平面積を縮小するためにトランジ
スタのゲート長やゲート幅の縮小も行なわれている。シ
、かじ、このような縮小化は、短チヤネル効果及び狭チ
ャネル効果によるしきい値電圧の変動等を伴うため、や
はり限界があった。

この発明はこのような点に鑑みなされたものであり、従
ってこの発明の目的は、従来にない高い集積度が得られ
然も短チヤネル効果及び狭チャネル効果の、影響を受け
にくい構造の半導体記憶装置を提供することにある。

（課題を解決するための手段） この目的の達成を図るため、この発明によれば、メモリ
セルを多数具える半導体記憶装置において、 半導体基板と、この半導体基板上に形成された絶縁膜と
を具え、及び 各メモリセルは、前述の絶縁膜上に設けられた、電荷蓄
積電極、第一のソース・ドレイン拡散層、チャネル用半
導体層及び第二のソース・ドレイン層をこの順で具える
柱状体と、前述の電荷蓄積電極を囲うキャパシタ誘電体
膜と、このキャパシタ誘電体膜を囲うプレート電極と、
前述のチャネル用半導体層乞皿うゲート絶縁膜と、この
ゲート絶縁膜を囲うゲート電極とを具えて成ることを特
徴とする。

（作用） この発明の半導体記憶装置の構成によれば、柱状体の中
にトランジスタの主要部と、キャパシタの主要部とが立
体的に重ねで配！されるようになる。

ざらに、ゲート長はチャネル用半導体層の厚さにより決
定され、ゲート幅はこのチャネル用半導体層の半導体基
板主面に平行な方向に切った断面積で決定されるように
なる。

（実施例） 以下、図面ヲ参照してこの発明の半導体記憶装置の実施
例につき説明する。なお、説明に用いる各図は、この発
明を理解出来る程度に概略的に示しであるにすぎず、従
って各構成成分の寸法、形状、ざらに各構成成分間の寸
法比等も概略的であり、この発明が図示例に限定される
ものではない構ｊ■Ｌ明 先ず、第１図（Ａ）及び（Ｂ）１Ｆｒ参照して実施例の
半導体記憶装置の構造につき説明する。ここで、第１図
（Ａ）は、実施例の半導体記憶装置をその１メモリセル
部分ｌこ着目しその一部切り欠いて示した斜視図である
。また、第１図（Ｂ）は、実施例の半導体記憶袋Ｍを２
つのメモリセル部分に着目しビット線に直交する方向に
沿って切って示した断面図である０両図の関係は、第１
図（Ａ）に示した斜視図中のＩ−Ｉ線に沿って切った断
面部分が、第１図（Ｂ）に示した断面図中の点線で囲っ
た部分Ｐにほぼ相当する関係となっている。なお、第１
図（Ａ）においては、Ｍ１図（Ｂ）に示しである構成成
分のうちの一部を省略しである。

第１図（Ａ）及び（Ｂ）において、４１は、半導体基板
であり、例えばｐ型シリコン基板である。

このｐ型シリコン基板４１上（こは絶縁膜４３例えばシ
リコン酸化膜４３が設けである。そしてこの発明の半導
体記憶装置は、このシリコン酸化膜４３上に多数のメモ
リセルを具える。なお、１メモリセルとは、第１図（Ｂ
）に点線で囲った部分Ｐである。

各メモリセルは、シリコン酸化膜４３上に設けられた、
電荷蓄積電極４５としての例えばｎ十型Ｃシリコシ層４
５、第一のソース・ドレイン拡散層４７としての例えば
ｎ型シリコン層４７、チャネル用半導体層４９としての
シリコン層４９及び第二のソース・ドレイシ層５１とし
ての例えばｎ型シリコン１１１５１！ａこの順で具える
柱状体５３ヲ具える。ざらに各メモリセルは、電荷蓄積
電極４５を囲う例えばシリコン酸化膜で構成したキャパ
シタ誘電体膜５５と、このキャパシタ誘電体膜５５を囲
う例えばポリシリコンで構成したプレート電極５７と、
チャネル用半導体層４９を囲う例えばシリコン酸化膜で
構成したゲート絶縁膜５９と、このゲート絶縁膜５９を
囲う例えばポリシリコンで構成したゲート電極６１とを
具えている。

ここで、上述した柱状体５３の、シリコン基板４１の主
面に平行な方向（こ取った断面形状は、この実施例の場
合、略正方形状としている。しかしこの断面形状は、半
導体記憶装置の設計に応じた任意好適な形状にすること
が出来る。また、この柱状体５３の上記断面積は、半導
体記憶装置の設計に応じ決定する。なお、この実施例の
柱状体５３の形成方法については後述の製造方法の項に
おいて説明する。

また、この半導°体記憶装置においては、上述した電荷
蓄積電極４５、キャパシタ誘電体膜５５及びプレート電
極５７によって、キャパシタが構成される。このキャパ
シタの容量は、キャパシタ誘電体５５の誘電率や膜厚、
ざらに、電荷蓄積電極４５、キャパシタ誘電体膜５５及
びプレート電極５７の高さ（シリコン基板４１主面に垂
直な方向の寸法）によって決定出来る。従って所望とす
るキャパシタ容量に応じてこれらパラメータを適正な値
に設定する。

さらにこの半導体記憶装置においては、上述したチャネ
ル用半導体層４９の層厚が実質的なゲート長になるので
、チャネル用半導体層４９の層厚は、半導体記憶装置の
設計に応じた適正な値にする。

また、第１図（Ａ）及び（８）において、６３は例えば
アルミニウム薄膜で構成したヒツト線である。この実施
例のヒツト線６３は、第１図（Ｂ）に示すように、柱状
体５３の上端に在る第二のソース・ドレイン拡散層５１
のシリコン基板４１主面に平行な端面で、第二のソース
・ドレイン拡散層５３と接続されるように設けである。

次に、第１図（Ｂ）には図示しであり第１図（Ａ）にお
いては図示を省略しているいくつかの構成成分子こつき
説明する。

第１図（Ｂ）において、６５は、構造的にはスペーサ層
として寄与しているものであり例えばＰＳＧ（Ｐｈｏｓ
ｐｈｏ　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）層である。こ
のＰＳＧ層６５は、詳細は後述するが、製造プロセス的
に見た時には第一のソース・ドレイン拡散層４７を形成
するための不純物拡散源としで機能する。ざらに６７は
、製造プロセスにおいてゲート電極６１を得る際にマス
クとしで用いたものであり、例えばＰＳＧ層である。さ
らに６９は、構造的には中間絶縁層として寄与している
ものであり例えばＰＳＧ層である。このＰＳＧ層６９は
、詳細は後述するが、製造プロセス的に見た時には第二
のソース・ドレイン拡散層５１を形成するための不純物
拡散源として機能する。

以上が実施例の半導体記憶装置の構造に関する説明であ
る。しかし、上述した構成は単なる例示にすぎず、種々
の変更を加えることが出来る。

例えば、実施例の半導体記憶装置に備わるＰＳＧ層６７
は、もっばら製造プロセス（詳細は後述する。）上の理
由で残存している層であるので、製造プロセス次第では
設けなくとも良い。

また、ビット線６３と、第二のソース・ドレイン拡散層
との電気的な接続をより確実にするために、例えば第２
図に示すように、第二のソース・ドレイン拡散層５１の
上部側面をＰＳＧ層６９から露出させ、第二のソース・
ドレイン拡散層５１の上面及び前記露出させた側面にヒ
ツト線６３を接続するよ裂り頭法ＩＩ変明 次に、この発明の半導体記憶装置の理解を深めるために
、第１図（Ａ）及び（８）を用いて説明した契施例の半
導体記憶装置の製造方法の一例を説明する。第３図（Ａ
）〜（Ｓ）はその説明に供する図であり、製造工程中の
主な工程における半導体記憶装置の様子を第１図（Ｂ）
と同様な位置での断面図を以って示したものである。な
お、これら図において、第１図に示した構成成分と同様
な構成成分は同一の符号を付して示している。また、図
面が複雑化することを回避するため、断面を示すハツチ
ングは一部省略しでいる。

先ず、ｐ型シリコン基板４１に対し０＋イオン７１ｔ　
１０”’個／ｃｍ３のオーダーで加速電圧を例えば１８
０にｅＶ程度とした条件で打込む。この結果、０＋イオ
ンはシリコン基板４１の表面から見て深ざｄ（おおよそ
１３０ｎｍ　）の位置に打込まれる（第３図（Ａ））。

次に、Ｏ＋イオンが打込まれたシリコン基板を所定の条
件でアニールする。この結果、シリコン基板４１中にシ
リコン酸化膜の層４３が得られ、かつ、シリコン基板４
１の表層部４１ａはシリコン単結晶のままとなる（第３
図（８））、第３図（Ａ）及び（Ｂ）＠用いて説明した
技術は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉ
ｍｐｌａｎｔｅｄ　０ｘｙｑｅｎ　）と称され良く知ら
れている。

次に、シリコン基板の表層部４１ａをシード（種）とし
、公知の結晶成長技術によりｎ＋型シリコン層４５ａを
例えば３ｕｍ程度の厚さに形成する（第３図（Ｃ））。

このｎ＋型シリコン層４５ａの一部分か後に電荷蓄積電
極４５になる。なお、このｎ＋シリコン層４５ａの形成
工程においてシリコン基板４１の表層部４１ａもほぼｎ
＋型シリコシ層になる。

次に、ｎ＋型シリコン層４５ａ上に公知の結晶成長技術
により単結晶シリコン層７３ヲ例えば５ｕｍ程度の厚さ
に形成する（第３図（Ｄ））。

次に、単結晶シリコン層７３上に例えばＣＶＤ法により
例えば膜厚がｌｕｍのシリコン酸化膜（図示せず）を形
成し、さらにこのシリコン酸化膜上にレジスト（図示せ
ず）を塗布する。次いでこのレジストを、公知のフォト
リソグラフィ技術によりバターニングしてレジストパタ
ーン７７ヲ形成する。次いで、このレジストパターン７
７ヲマスクとして公知のエツチング技術によりシリコン
酸化膜をバターニングして、５ｉｎ２から成るマスク７
５を形成する（第３図（Ｅ））。

次に、レジストパターン７７を除去し、その後、５ｉ０
２から成るマスク７５ヲマスクとし異方性エツチング技
術によりシリコン単結晶層７３及びｎ十型シリコン層４
５ａの、マスク７５から露出する部分をシリコン酸化膜
４３が露出するまでそれぞれ除去して、シリコン柱７９
ヲ得る。このシリコン柱７９ヲ得る工程の終了時に、電
荷蓄積電極４５が得られる（第３図（Ｆ））。

次に、熱酸化法１こよりシリコン柱７９に膜厚が例えば
１００λのシリコン酸化膜５５ａを形成する。このシリ
コン酸化膜５５ａの、電荷蓄積用電極４５を囲む部分が
キャバシウ誘電体膜５５になる（第３図（Ｇ））。

次に、シリコン柱７９等を有するシリコン基板４１の上
側に、段差被覆性に優れた例えばＣＶＤ法等の方法によ
り、ポリシリコン層５７ａを、例えば電荷蓄積電極４５
とほぼ同じ高さになるような膜厚（約２．５ｕｍ）に形
成する。このポリシリコン層５７ａは、後にプレート電
極５７となるものである。

従って、低抵抗化を図るため、リン等の不純物を高濃度
に含んだポリシリコン層を以って構成する。次いで、こ
のポリシリコン層５７ａ上に、段差の平坦化のための平
坦化層８１ヲ形成する（第３図（Ｈ））、ｆＪお、この
平坦化層８１は、次工程で行なわれる選択エツチングを
可能とする材料である必要があり、例えばレジスト等で
構成することが出来る。

次に、この平坦化層８１と、ポリシリコン層５７ａとを
等速でエツチング出来かつシリコン酸化膜５５ａは実質
的（こエツチングしないようなエツチング条件で、具体
的には、例えばバレル型のエツチング装Ｍを用いエツチ
ングガス！　ＣＦ４ガス又はＣＦａと０２との混合ガス
とした条件で、平坦化層８１及びポリシリコン層５７ａ
を所定量エツチングする。このエツチングは、ポリシリ
コン層５７ａのシリコン酸化膜４３上の部分の表面が露
出するまで行なった。この結果、２．５μｍの膜厚のプ
レート電極５７が得られる（第３図（１））。

次に、プレート電極５７が形成されたシリコン基板４１
の上側に段差被覆性に優れた例えばＣＶＤ法等の方法に
より例えば高濃度にリンを不純物として含んだ例えば２
３０層６５ａを所定の膜厚に形成する。この２３０層６
５ａは、第１図に示した第一のソース・ドレイン拡散層
４７を形成するための不純物拡散源としての機能と、ス
ペーサー層としての機能とを持つものである。具体的に
は、ＰＳＧ層６５ａ中のリンが、後に行なわれる熱処理
によってシリコン酸化膜５５ａ　＠突き抜はシリコン柱
７９のＰＳＧ層Ｂ５ａに囲まれた領域に達し第一のソー
ス・ドレイン拡散層４７を形成する。従って、この２３
０層６５ａの層厚は、第一のソース・ドレイン拡散層４
７をどの程度の層厚ｌこするかを考慮し決定する。

この実施例の２３０層６５ａの層厚は、１ＬＩｍとして
いる６次いで、このＰＳＧ層６５ａ上に、段差の平坦化
のための平坦化層８３ヲ形成する（第３図（Ｊ））、な
お、この平坦化層８３は、次工程で行なわれる選択エツ
チングを可能とする材料である必要があり、例えばレジ
スト等で構成することが出来る。

次に、この平坦化層８３と、２３０層６５ａとを等速で
エツチング出来かつシリコン柱７９は実質的１こエツチ
ングしないようなエツチング条件で、具体的（こは、例
えばＲｒＥ　　（リアクティブ・イオン・エツチング）
装ＭＩＦｒ用いエツチングガスａＧＨＦ３、Ｃ２Ｆ、又
はＣ３Ｆａガスとした条件で、平坦化層８３及びＰＳＧ
　６５ａ　ｉ８：所定量エツチングする。このエツチン
グは、２３０層６５ａのプレート電極５７上の部分の表
面が露出するまで行なった。この結果、膜厚が１ｕｍで
あり、スペーサー及び拡散源としての機能を有するＰＳ
Ｇ層６５が得られる（第３図（Ｋ））。

次に、シリコン柱７９のＰＳＧ層６５から露出している
部分に熱酸化法によりシリコン酸化膜５９ａを形成する
（第３図（し））。このシリコン酸化膜５９ａの一部分
は、ゲート絶縁膜５９になる。従って、シリコン酸化膜
５９ａの膜厚は、半導体記憶装置の設計に応じた適正な
膜厚にする。

次に、シリコン酸化膜５９ａの形成が終了したシリコン
基板４１の上側に段差被覆性（こ優れた例えばＣＶＤ法
等の方法によりゲート電極形成のためにポリシリコン層
６１ａを所定の膜厚に形成する。このポリシリコンロ１
ａは、低抵抗化を図るためにリン等の不純物を高濃度に
含んだものとしている。

なお、このポリシリコン層６１ａの層厚によりトランジ
スタのチャネル長が実質的１こ決定される。

従って、このポリシリコン層６１ａの層厚は、半導体記
憶装置の設計に応した適正な層厚にする。この実施例の
ポリシリコン層６１ａの層厚は、１μｍとしている。次
いで、このポリシリコン層６１ａ上に段差被覆性に優れ
た例えばＣＶＤ法等の方法によりＰＳＧ層６７を所定の
膜厚に形成する。さらに、このＰＳＧ層６層上７上差の
平坦化のための平・担化層８５ヲ形成する（第３図（Ｍ
））、なお、この平坦化層８５は、次工程で行なねれる
選択エツチングを可能とする材料である必要があり、例
えばレジスト等で構成することが出来る。

次に、この平坦化層８５と、ＰＳＧ層６７とを等速でエ
ツチング出来かつポリシリコン層６１ａは実質的にエツ
チングしない条件で、具体的には、例えばＲＩＥ装Ｍを
用いエツチングガスをＣ）ＩＦ３、ＣｚＦｓ又はＣ３Ｆ
ａガスとした条件で、平坦化層８５及びＰＳＧ層６７を
所定量エツチングする。このエツチングは、ＰＳＧ層６
７がシリコン柱７９の下部に０．５ｕｍの膜厚で残存す
るように平坦化層８５及びＰＳＧ層６７ヲ除去すること
で行なった（第３図（Ｎ））。

次に、ポリシリコン層６１ａ　＠エツチング出来然もＰ
ＳＧ層６７は実質的にエツチングしない条件でかつ異方
性の強い条件で、具体的には、例えばバレル型のエツチ
ング製雪ヲ用いエツチングガスをＣＦ、ガス又はＣＦ４
と０２との混合ガスとした条件で、ポリシリコン層６１
ａを所定量エツチングする。この実施例の場合このエツ
チングは、ポリシリコン層６１ａの表面がＰＳＧ層６７
の表面より少し高くなる積雪まで行なった。このエツチ
ング後のポリシリコン層６１ａの残存部分と、シリコン
柱７９との間のシリコン酸化膜５９ａの部分が、ゲート
絶縁膜５９になる（第３図（○））。なお、ポリシリコ
ン層６１ａのエツチングは、ポリシリコン層６１ａの表
面がＰＳＧ層６７の表面と面一となるまで行なっても良
い。

次に、このエツチングが終了したポリシリコン層６１ａ
及びＰＳＧ層６７上にレジストを塗布しく図示せず）、
次いで、公知の方法によりゲート電極形状に対応するレ
ジストバクーンを形成しく図示せず）、その後、このポ
リシリコン層６１ａ及びＰＳＧ層６７の不要部分をそれ
ぞれ除去して、ゲート電極６１を得る（第３図（Ｐ））
。

次に、ゲート電極６１の形成が終了したシリコシ基板４
１の上側に段差被覆性に優れた例えばＣＶＤ法等の方法
によりリンを高濃度に含んだＰＳＧ層６９をシリコン柱
７９ヲ完全に埋めることが出来るような膜厚に形成する
（第３図（Ｑ））、このＰＳＧ層６９は、第１図に示し
た第二のソース・ドレイン拡散層５１ヲ形成するための
不純物拡散源としての機能と、中間絶縁層としての機能
とを持つものである。

次に、ＰＳＧ層及びシリコシ酸化膜はエツチング出来か
つシリコンは実質的にエツチングしない条件で、具体的
には、例えばＲＩＥ装置装置用いエツチングガス？ＣＨ
Ｆ３、Ｃ２Ｆ８又はＣＪａガスとした条件で、ＰＳＧ層
６９及びシリコン酸化膜５９ａ　％所定量エツチングす
る。この実施例のこのエツチングは、シリコン柱７９の
上端が露出するまで行なった（第３図（Ｒ）’）。

次に、シリコン柱７９の上端からこのシリコン柱７９に
、加速電圧を例えば７０にｅＶ程度とした条件でＰ＋イ
オン８７ヲ打込む０次いで、所定のアニール処理を施す
。このアニール工程において、リンを高濃度で含んでい
るＰＳＧ層６５からシリコン柱７９のＰＳＧ層６５と対
向する領域にリン原子８９が拡散し、この結果シリコン
柱の所定部分に第一のソース・ドレイン拡散層４７が形
成される。同様に・、ＰＳＧ層６９からシリコン柱７９
のＰＳＧ層６９と対向する領域にリン原子８９が拡散し
、この結果シリコン柱７９の所定部分に第二のソース・
ドレイン拡散層５１が形成される。また、イオン注入に
より打込まれたＰ＋イオン８７は、シリコン柱７９の上
部にビット線との接続を良好にする高濃度拡散層を形成
する（第３図（Ｓ）　”）　。

その後、この第二のソース・ドレイン拡散層５１を含む
シリコン基板上側領域に公知の成膜法によりアルミニウ
ム膜を例えば６０００人の膜厚に形成する（図示せず）
、その後、公知のフォトリソグラフィ技術及びエツチン
グ技術によりこのアルミニウム膜をパターニングしてヒ
ツト線６３を得、第１図（Ｂ）に示した実施例の半導体
記憶表Ｍを得る。

以上が実施例の半導体記憶装置の製造方法の一例である
。上述した製造方法によれば、第−及び第二のソース・
ドレイン拡散層４７．５１と、ゲート電極６１との位置
関係をセルファライン的に決定出来るという効果が得ら
れる。

なお、上述した製造方法は単なる一例であり、その手法
、説明に用いた数値的条件、使用材料、使用装置等は例
示にすぎないことは理解されたい。

例えば実施例の製造方法では、１８０にｅＶ程度の加速
電圧でｏ＋４イオンをシリコン基板に打込これの比較的
浅い部分に絶縁膜を形成し、その後エピタキシャルシリ
コシ層を形成している。しかし、加速電圧１０数ＭｅＶ
と高くして０＋イオンをシリコン基板に打込みこれの深
い位置に絶縁膜を直接形成しても良い。同様にｎ＋型シ
リコン層も、加速電圧１０数ＭｅＶと高くしてＰ＋イオ
ンをシリコン基板に打込み形成しても良い。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
記憶装置によれば、以下に説明するような効果が得うれ
る。

■・・・トランジスタの主要部と、キャパシタの主要部
とが半導体基板上に立体的に重ねて配Ｍされるので、個
々のメモリセルの半導体基板の主面を占有する平面積が
非常に小さくてすむ。

■・・・トランジスタのゲート長はチャネル用半導体層
の厚ざ１こより決定出来るので、トランジスタの平面積
を増加することなく所望のゲート長が確保出来る。

■・・・ゲート電極がチャネル用半導体層を囲う構造に
なっているので、従来の平面型トランジスタに比し、電
流経路の断面積を広くできる。このため、ホットエレク
トロンの発生を少なく出来る。

従って、従来にない高い集積度が得られ然も短チヤネル
効果及び狭チャネル効果の彰響を受けにくい半導体記憶
装置が提供出来る。

またこの発明の半導体記憶装置によれば、さらに、以下
に説明するような特有の効果を得ることが出来る。

■・・・キャパシタ容量はキャパシタ部の高′２！ヲ高
くすることにより容易に大きく出来る。

■・・・キャパシタは、半導体基板上に設けた絶縁膜と
、プレート電極である高濃度ポリシリコンとによって埋
められた構造になるので、α線に起因するソフトエラー
が生じにくい。

＠−ｔ−ランジスタのソース・ドレイン拡散層と、ビッ
ト線とのコンタクトが、シリコシ柱の上端及び上端近傍
の側壁を用いて行なえるので、ビット線との接触面積が
大きく出来信頼性の高い配線構造が得られる。

【図面の簡単な説明】

第１図（Ａ）は、実施例の半導体記憶装置の１メモリセ
ル部分を一部切り欠いて示した斜視図、第１図（Ｂ）は
、実施例の半導体記憶装置の２メモリセル部分を示す断
面図、 第２図は、実施例の半導体記憶装置の変形例を示す要部
断面図、 第３図（Ａ）〜（Ｓ）は、実施例の半導体記憶装置の製
造方法の一例を示す工程図、 第４図は、従来の半導体記憶装置の一例を示す断面図で
ある。 ５１・・・第二のソース・ドレイン拡散層５３・・・柱
状体 ５５−・・キャパシタ用誘電体膜 ５７・・・プレート電極、　　５９・・・ゲート絶縁膜
６１・・・ゲート電極、　　　６３・・・ビット線６５
．６７．６９−ＰＳＧ層。

Claims (1)

【特許請求の範囲】
1. （１）メモリセルを多数具える半導体記憶装置において
   、 半導体基板と、該半導体基板上に形成された絶縁膜とを
   具え、及び 各メモリセルは、 前記絶縁膜上に設けられた、電荷蓄積電極、第一のソー
   ス・ドレイン拡散層、チャネル用半導体層及び第二のソ
   ース・ドレイン層をこの順で具える柱状体と、 前記電荷蓄積電極を囲うキャパシタ誘電体膜と、 該キャパシタ誘電体膜を囲うプレート電極と、前記チャ
   ネル用半導体層を囲うゲート絶縁膜と、 該ゲート絶縁膜を囲うゲート電極とを具えて成ること を特徴とする半導体記憶装置。