JPH04291956A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH04291956A JPH04291956A JP3080423A JP8042391A JPH04291956A JP H04291956 A JPH04291956 A JP H04291956A JP 3080423 A JP3080423 A JP 3080423A JP 8042391 A JP8042391 A JP 8042391A JP H04291956 A JPH04291956 A JP H04291956A
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Landscapes
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いたＤＲ
ＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓ
ｓｍｅｍｏｒｙ）と呼ばれる半導体記憶装置を製造する
のに好適な方法に関する。良く知られているように、Ｓ
ＯＩ構造のＤＲＡＭはα線など放射線に対する耐性が高
い旨の利点がある。然しながら、その利点とされている
構造に起因して新たな問題が発生するので、それを解決
しなければならない。
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いたＤＲ
ＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓ
ｓｍｅｍｏｒｙ）と呼ばれる半導体記憶装置を製造する
のに好適な方法に関する。良く知られているように、Ｓ
ＯＩ構造のＤＲＡＭはα線など放射線に対する耐性が高
い旨の利点がある。然しながら、その利点とされている
構造に起因して新たな問題が発生するので、それを解決
しなければならない。
【０００２】
【従来の技術】図２０は通常のシリコン半導体基板を用
いたＤＲＡＭの従来例を説明する為の要部切断側面図を
表している。
いたＤＲＡＭの従来例を説明する為の要部切断側面図を
表している。
【０００３】図に於いて、１はシリコン半導体基板、２
はゲート絶縁膜、３はトレンチ、４はメモリ・キャパシ
タの一方の電極の役目を果たす不純物拡散領域、５はメ
モリ・キャパシタの誘電体膜、６はメモリ・キャパシタ
の対向電極であるセル・プレート、７は多結晶シリコン
からなるゲート電極（ワード線）、８はソース領域、９
はドレイン領域、１０は層間絶縁膜、１１はＡｌからな
るビット線をそれぞれ示している。尚、セル・プレート
６は、通常、多結晶シリコンで構成される。
はゲート絶縁膜、３はトレンチ、４はメモリ・キャパシ
タの一方の電極の役目を果たす不純物拡散領域、５はメ
モリ・キャパシタの誘電体膜、６はメモリ・キャパシタ
の対向電極であるセル・プレート、７は多結晶シリコン
からなるゲート電極（ワード線）、８はソース領域、９
はドレイン領域、１０は層間絶縁膜、１１はＡｌからな
るビット線をそれぞれ示している。尚、セル・プレート
６は、通常、多結晶シリコンで構成される。
【０００４】このＤＲＡＭでは、メモリ・キャパシタと
してトレンチ・キャパシタを用いた構造になっている。
してトレンチ・キャパシタを用いた構造になっている。
【０００５】図２１は同じくシリコン半導体基板を用い
たＤＲＡＭの他の従来例を説明する為の要部切断側面図
を表している。
たＤＲＡＭの他の従来例を説明する為の要部切断側面図
を表している。
【０００６】図に於いて、２１はシリコン半導体基板、
２２はゲート絶縁膜、２３は多結晶シリコンからなるゲ
ート電極（ワード線）、２４はソース領域、２５はドレ
イン領域、２６は絶縁膜、２７はメモリ・キャパシタに
於ける一方の電極、２８はメモリ・キャパシタの誘電体
膜、２９はメモリ・キャパシタの対向電極であるセル・
プレート、３０は層間絶縁膜、３１はＡｌからなるビッ
ト線をそれぞれ示している。尚、メモリ・キャパシタに
於ける一方の電極２７及びセル・プレート２９は多結晶
シリコンで構成される。
２２はゲート絶縁膜、２３は多結晶シリコンからなるゲ
ート電極（ワード線）、２４はソース領域、２５はドレ
イン領域、２６は絶縁膜、２７はメモリ・キャパシタに
於ける一方の電極、２８はメモリ・キャパシタの誘電体
膜、２９はメモリ・キャパシタの対向電極であるセル・
プレート、３０は層間絶縁膜、３１はＡｌからなるビッ
ト線をそれぞれ示している。尚、メモリ・キャパシタに
於ける一方の電極２７及びセル・プレート２９は多結晶
シリコンで構成される。
【０００７】このＤＲＡＭでは、メモリ・キャパシタと
してスタックト・キャパシタを用いた構造になっている
。
してスタックト・キャパシタを用いた構造になっている
。
【０００８】前記した何れのＤＲＡＭもメモリ・キャパ
シタの蓄積容量を増大させる為にトレンチ・キャパシタ
構造やスタックト・キャパシタ構造を用いている。
シタの蓄積容量を増大させる為にトレンチ・キャパシタ
構造やスタックト・キャパシタ構造を用いている。
【０００９】ところで、ＤＲＡＭの信頼性を低下させる
要因の一つとしてα線など放射線に依るソフト・エラー
現象がある。即ち、メモリ・セルに例えばα線が入射し
た場合、その軌跡に沿って電子・正孔対が生成される。
要因の一つとしてα線など放射線に依るソフト・エラー
現象がある。即ち、メモリ・セルに例えばα線が入射し
た場合、その軌跡に沿って電子・正孔対が生成される。
【００１０】図２２はα線に依るソフト・エラー現象を
解説する為のＤＲＡＭの要部切断側面図を表している。
解説する為のＤＲＡＭの要部切断側面図を表している。
【００１１】図に於いて、４１は基板、４２はメモリ・
キャパシタの一方の電極に接続されている不純物領域（
通常はドレイン領域）をそれぞれ示している。
キャパシタの一方の電極に接続されている不純物領域（
通常はドレイン領域）をそれぞれ示している。
【００１２】図示されているように基板４１にα線が入
射すると、その軌跡に沿って電子ｅ及び正孔ｈの対が発
生する。ここで発生した、例えば、電子ｅの一部はファ
ネリング機構及び拡散機構に依って不純物領域４２に流
れ込み、メモリ・キャパシタに記憶されている情報を破
壊する虞がある。
射すると、その軌跡に沿って電子ｅ及び正孔ｈの対が発
生する。ここで発生した、例えば、電子ｅの一部はファ
ネリング機構及び拡散機構に依って不純物領域４２に流
れ込み、メモリ・キャパシタに記憶されている情報を破
壊する虞がある。
【００１３】図２３は５〔ＭｅＶ〕のα粒子が基板に入
射した場合に発生する電子・正孔対の数を表す線図であ
り、横軸には距離を、縦軸には電子・正孔対の数をそれ
ぞれ採ってある。
射した場合に発生する電子・正孔対の数を表す線図であ
り、横軸には距離を、縦軸には電子・正孔対の数をそれ
ぞれ採ってある。
【００１４】このようなソフト・エラー現象は、ソース
領域及びドレイン領域が基板と絶縁されていれば、基板
に生成された電子はドレイン領域に収集されることは殆
ど無くなる。そこで、ＤＲＡＭをＳＯＩ構造にすると、
ソフト・エラーに対する耐性が高くなり、信頼性が向上
するのである。
領域及びドレイン領域が基板と絶縁されていれば、基板
に生成された電子はドレイン領域に収集されることは殆
ど無くなる。そこで、ＤＲＡＭをＳＯＩ構造にすると、
ソフト・エラーに対する耐性が高くなり、信頼性が向上
するのである。
【００１５】図２４乃至図３２は従来の技術を解説する
為の工程要所に於けるＳＯＩ構造ＤＲＡＭの要部切断側
面図を表し、以下、これ等の図を参照しつつ説明する。 尚、一般に、ＳＯＩ基板は貼り合わせ技術を適用して作
成される（要すれば、特願平１−１２５１０９号を参照
）。
為の工程要所に於けるＳＯＩ構造ＤＲＡＭの要部切断側
面図を表し、以下、これ等の図を参照しつつ説明する。 尚、一般に、ＳＯＩ基板は貼り合わせ技術を適用して作
成される（要すれば、特願平１−１２５１０９号を参照
）。
【００１６】図２４参照
２４−（１）
熱酸化法を適用することに依り、第一のシリコン半導体
基板５１に厚さ例えば２００〔Å〕〜３００〔Å〕のＳ
ｉＯ２ からなる絶縁膜５２を形成する。 ２４−（２） 通常のフォト・リソグラフィ技術を適用することに依り
、深さ例えば０． ３〔μｍ〕のトレンチ５３を形成す
る。
基板５１に厚さ例えば２００〔Å〕〜３００〔Å〕のＳ
ｉＯ２ からなる絶縁膜５２を形成する。 ２４−（２） 通常のフォト・リソグラフィ技術を適用することに依り
、深さ例えば０． ３〔μｍ〕のトレンチ５３を形成す
る。
【００１７】図２５参照
２５−（１）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄ
ｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り
、厚さ例えば０．５〔μｍ〕のＳｉＯ２ からなる絶縁
膜５５を形成する。尚、トレンチ５３は絶縁膜５５で完
全に埋まる。
ｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り
、厚さ例えば０．５〔μｍ〕のＳｉＯ２ からなる絶縁
膜５５を形成する。尚、トレンチ５３は絶縁膜５５で完
全に埋まる。
【００１８】図２６参照
２６−（１）
絶縁膜５５の研削及び研磨を行う。尚、この場合、エッ
チングを併用しても良い。この研削及び研磨は、第一の
シリコン半導体基板５１が表出された時点で終了させ、
その段階では、絶縁膜５５がトレンチ５３内にのみ残っ
て、他は全て除去される。
チングを併用しても良い。この研削及び研磨は、第一の
シリコン半導体基板５１が表出された時点で終了させ、
その段階では、絶縁膜５５がトレンチ５３内にのみ残っ
て、他は全て除去される。
【００１９】図２７参照
２７−（１）
熱酸化法を適用することに依り、第二のシリコン半導体
基板５６に厚さ例えば２０００〔Å〕のＳｉＯ２ から
なる絶縁膜５７を形成する。
基板５６に厚さ例えば２０００〔Å〕のＳｉＯ２ から
なる絶縁膜５７を形成する。
【００２０】図２８参照
２８−（１）
第一のシリコン半導体基板５１に於けるトレンチ５３側
と第二のシリコン半導体基板５６とを対向させて貼り合
わせる。その際の条件としては、 雰囲気：窒素或いは酸素 温度：１１００〔℃〕 時間：３０〔分〕〜１２０〔分〕 とする。
と第二のシリコン半導体基板５６とを対向させて貼り合
わせる。その際の条件としては、 雰囲気：窒素或いは酸素 温度：１１００〔℃〕 時間：３０〔分〕〜１２０〔分〕 とする。
【００２１】図２９参照
２９−（１）
研磨法を適用することに依り、第一のシリコン半導体基
板５１に於けるトレンチ５３と反対側の面を研磨し、ト
レンチ５３の底、即ち、トレンチ５３内のＰＳＧ膜５５
が表出された時点で研磨を停止する。ここで、トレンチ
５３の深さは０．３〔μｍ〕であったから、第一のシリ
コン半導体基板５１は厚さ０．３〔μｍ〕の活性層とな
る。
板５１に於けるトレンチ５３と反対側の面を研磨し、ト
レンチ５３の底、即ち、トレンチ５３内のＰＳＧ膜５５
が表出された時点で研磨を停止する。ここで、トレンチ
５３の深さは０．３〔μｍ〕であったから、第一のシリ
コン半導体基板５１は厚さ０．３〔μｍ〕の活性層とな
る。
【００２２】図３０参照
３０−（１）
熱酸化法を適用することに依り、厚さ例えば１５０〔Å
〕のＳｉＯ２ からなるゲート絶縁膜５８を形成する。 ３０−（２） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 ３０−（３） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ （多結晶シ
リコン用）並びにＣＨＦ３ （ＳｉＯ２ 用）とするＲ
ＩＥ法を適用することに依り、前記工程３０−（２）で
形成した多結晶シリコン膜のパターニングを行ってゲー
ト電極５９を形成し、また、ゲート絶縁膜５８のパター
ニングを行う。
〕のＳｉＯ２ からなるゲート絶縁膜５８を形成する。 ３０−（２） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 ３０−（３） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ （多結晶シ
リコン用）並びにＣＨＦ３ （ＳｉＯ２ 用）とするＲ
ＩＥ法を適用することに依り、前記工程３０−（２）で
形成した多結晶シリコン膜のパターニングを行ってゲー
ト電極５９を形成し、また、ゲート絶縁膜５８のパター
ニングを行う。
【００２３】図３１参照
３１−（１）
イオン注入法を適用することに依り、ドーズ量を例えば
４×１０１５〔ｃｍ−２〕、加速エネルギを３０〔ｋｅ
Ｖ〕としてＡｓイオンの打ち込みを行ってｎ＋ −ソー
ス領域６０及びｎ＋ −ドレイン領域６１を形成する。
４×１０１５〔ｃｍ−２〕、加速エネルギを３０〔ｋｅ
Ｖ〕としてＡｓイオンの打ち込みを行ってｎ＋ −ソー
ス領域６０及びｎ＋ −ドレイン領域６１を形成する。
【００２４】図３２参照
３２−（１）
熱酸化法を適用することに依り、厚さ例えば１００〔Å
〕〜２００〔Å〕のＳｉＯ２ からなるメモリ・キャパ
シタ用誘電体膜６２を形成する。 ３２−（２） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 ３２−（３） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ とするＲＩ
Ｅ法を適用することに依り、前記工程３２−（２）で形
成した多結晶シリコン膜のパターニングを行ってメモリ
・キャパシタの対向電極であるセル・プレート６３を形
成する。 ３２−（４） この後、通常の技法を適用することに依って、セル・プ
レート６３の導電性化、絶縁膜の形成、電極・配線の形
成などを行って完成する。このようにして完成されたＤ
ＲＡＭでは、ｎ＋ −ドレイン領域６１、誘電体膜６２
、セル・プレート６３でメモリ・キャパシタが構成され
ている。
〕〜２００〔Å〕のＳｉＯ２ からなるメモリ・キャパ
シタ用誘電体膜６２を形成する。 ３２−（２） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 ３２−（３） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ とするＲＩ
Ｅ法を適用することに依り、前記工程３２−（２）で形
成した多結晶シリコン膜のパターニングを行ってメモリ
・キャパシタの対向電極であるセル・プレート６３を形
成する。 ３２−（４） この後、通常の技法を適用することに依って、セル・プ
レート６３の導電性化、絶縁膜の形成、電極・配線の形
成などを行って完成する。このようにして完成されたＤ
ＲＡＭでは、ｎ＋ −ドレイン領域６１、誘電体膜６２
、セル・プレート６３でメモリ・キャパシタが構成され
ている。
【００２５】
【発明が解決しようとする課題】図２４乃至図３２につ
いて説明したＤＲＡＭは、完全なＳＯＩ構造を採ってい
るので、ソフト・エラーに対する耐性は向上し、信頼性
は高くなる。然しながら、図示の構成ではメモリ・キャ
パシタの容量が小さい旨の欠点がある。本発明は、ＳＯ
Ｉ構造にすることでソフト・エラーに対する耐性を向上
させ、且つ、メモリ・キャパシタの蓄積容量も充分に大
きくとれるようにする。
いて説明したＤＲＡＭは、完全なＳＯＩ構造を採ってい
るので、ソフト・エラーに対する耐性は向上し、信頼性
は高くなる。然しながら、図示の構成ではメモリ・キャ
パシタの容量が小さい旨の欠点がある。本発明は、ＳＯ
Ｉ構造にすることでソフト・エラーに対する耐性を向上
させ、且つ、メモリ・キャパシタの蓄積容量も充分に大
きくとれるようにする。
【００２６】
【課題を解決するための手段】本発明に依る半導体記憶
装置の製造方法に於いては、
装置の製造方法に於いては、
【００２７】（１）第一のシリコン半導体基板（例えば
第一のシリコン半導体基板７１）に於ける素子間分離領
域形成予定部分に必要とする活性層としての厚さに略等
しい深さの第一のトレンチ（例えば第一のトレンチ７３
）を形成する工程と、次いで、第一のトレンチと距離を
おくと共にチャネル領域及びソース領域の形成予定部分
に対向して広がり且つ前記トレンチに比較して浅い深さ
の第二のトレンチ（例えば第二のトレンチ７４）を形成
する工程と、次いで、第一のトレンチ並びに第二のトレ
ンチを絶縁膜（例えば絶縁膜７６）で埋めて平坦にする
工程と、次いで、第一のシリコン半導体基板に於ける第
一及び第二各トレンチが形成された側に絶縁膜（例えば
絶縁膜７８）を介して第二のシリコン半導体基板（例え
ば第二のシリコン半導体基板７７）を貼り合わせる工程
と、次いで、第一のシリコン半導体基板を薄膜化して第
一のトレンチに於ける底を表出させる工程と、次いで、
第一のシリコン半導体基板に於けるチャネル領域形成予
定部分上にゲート絶縁膜（例えばゲート絶縁膜７９）及
びゲート電極（例えばゲート電極８０）を形成する工程
と、次いで、前記ゲート電極をマスクとするセルフ・ア
ライメント方式で表面から第二のトレンチを埋めた絶縁
膜に達するソース領域（例えばソース領域８１）並びに
側面が第一のトレンチを埋めた絶縁膜に接し且つ第一の
シリコン半導体基板と第二のシリコン半導体基板との界
面に在る絶縁膜（絶縁膜７８）に達するドレイン領域（
例えばドレイン領域８２）を形成する工程と、次いで、
第一のシリコン半導体基板上に絶縁膜（例えばメモリ・
キャパシタ用誘電体膜８３）を介してドレイン領域と対
向するセル・プレート（例えばセル・プレート８４）を
形成する工程とが含まれてなるか、或いは、
第一のシリコン半導体基板７１）に於ける素子間分離領
域形成予定部分に必要とする活性層としての厚さに略等
しい深さの第一のトレンチ（例えば第一のトレンチ７３
）を形成する工程と、次いで、第一のトレンチと距離を
おくと共にチャネル領域及びソース領域の形成予定部分
に対向して広がり且つ前記トレンチに比較して浅い深さ
の第二のトレンチ（例えば第二のトレンチ７４）を形成
する工程と、次いで、第一のトレンチ並びに第二のトレ
ンチを絶縁膜（例えば絶縁膜７６）で埋めて平坦にする
工程と、次いで、第一のシリコン半導体基板に於ける第
一及び第二各トレンチが形成された側に絶縁膜（例えば
絶縁膜７８）を介して第二のシリコン半導体基板（例え
ば第二のシリコン半導体基板７７）を貼り合わせる工程
と、次いで、第一のシリコン半導体基板を薄膜化して第
一のトレンチに於ける底を表出させる工程と、次いで、
第一のシリコン半導体基板に於けるチャネル領域形成予
定部分上にゲート絶縁膜（例えばゲート絶縁膜７９）及
びゲート電極（例えばゲート電極８０）を形成する工程
と、次いで、前記ゲート電極をマスクとするセルフ・ア
ライメント方式で表面から第二のトレンチを埋めた絶縁
膜に達するソース領域（例えばソース領域８１）並びに
側面が第一のトレンチを埋めた絶縁膜に接し且つ第一の
シリコン半導体基板と第二のシリコン半導体基板との界
面に在る絶縁膜（絶縁膜７８）に達するドレイン領域（
例えばドレイン領域８２）を形成する工程と、次いで、
第一のシリコン半導体基板上に絶縁膜（例えばメモリ・
キャパシタ用誘電体膜８３）を介してドレイン領域と対
向するセル・プレート（例えばセル・プレート８４）を
形成する工程とが含まれてなるか、或いは、
【００２８
】（２）前記（１）に於いて、第一のトレンチに於ける
内壁にキャパシタの誘電体膜として作用し得る絶縁膜（
例えば絶縁膜７５）を形成してからセル・プレートと同
じ極性の電位を印加し得る半導体（例えば多結晶シリコ
ン膜８５）で埋める工程が含まれてなるか、或いは、
】（２）前記（１）に於いて、第一のトレンチに於ける
内壁にキャパシタの誘電体膜として作用し得る絶縁膜（
例えば絶縁膜７５）を形成してからセル・プレートと同
じ極性の電位を印加し得る半導体（例えば多結晶シリコ
ン膜８５）で埋める工程が含まれてなるか、或いは、
【００２９】（３）前記（１）或いは（２）に於いて、
チャネル領域形成予定部分の直下に在る第二のトレンチ
を埋めた絶縁膜に第三のトレンチ（例えば第三のトレン
チ８６）を形成してから第二のゲート電極として作用さ
せる為の半導体（例えば多結晶シリコン膜８８）を埋め
る工程が含まれる。
チャネル領域形成予定部分の直下に在る第二のトレンチ
を埋めた絶縁膜に第三のトレンチ（例えば第三のトレン
チ８６）を形成してから第二のゲート電極として作用さ
せる為の半導体（例えば多結晶シリコン膜８８）を埋め
る工程が含まれる。
【００３０】
【作用】前記手段を採ることに依り、ドレインの上と下
の両方、或いは、それに加えて側方にもメモリ・キャパ
シタを形成することができるから、平面で見た単位面積
当たりの容量は従来の二倍以上になり、従って、α線な
ど放射線に対する耐性は通常のＳＯＩ構造を遙に越えて
優れたものとなり、また、それ程の容量を必要としない
場合には、平面で見たメモリ・キャパシタの占有面積を
低減させることができるから高集積化が可能となり、し
かも、ソース領域と下地の基板との間の絶縁膜は厚いの
で寄生容量は著しく少ない。
の両方、或いは、それに加えて側方にもメモリ・キャパ
シタを形成することができるから、平面で見た単位面積
当たりの容量は従来の二倍以上になり、従って、α線な
ど放射線に対する耐性は通常のＳＯＩ構造を遙に越えて
優れたものとなり、また、それ程の容量を必要としない
場合には、平面で見たメモリ・キャパシタの占有面積を
低減させることができるから高集積化が可能となり、し
かも、ソース領域と下地の基板との間の絶縁膜は厚いの
で寄生容量は著しく少ない。
【００３１】
【実施例】図１乃至図９は本発明一実施例を解説する為
の工程要所に於けるＤＲＡＭの要部切断側面図を表し、
以下、これ等の図を参照しつつ詳細に説明する。 図１参照 １−（１） 熱酸化法を適用することに依り、第一のシリコン半導体
基板７１に厚さ例えば２００〔Å〕〜３００〔Å〕のＳ
ｉＯ２ からなる絶縁膜７２を形成する。 １−（２） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスをＣＨＦ３ （ＳｉＯ２
用）及びＣＣｌ４ （シリコン用）とするＲＩＥ法を適
用することに依り、素子分離領域形成予定部分に於ける
絶縁膜７２及び第一のシリコン半導体基板７１を選択的
にエッチングし、深さが例えば０． ５〔μｍ〕である
第一のトレンチ７３を形成する。 図２参照 ２−（１） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスをＣＨＦ３ （ＳｉＯ２
用）及びＣＣｌ４ （シリコン用）とするＲＩＥ法を適
用することに依り、活性領域、即ち、ソース領域、チャ
ネル領域、ドレイン領域などの形成予定部分に於ける絶
縁膜７２及び第一のシリコン半導体基板７１を選択的に
エッチングし、深さが例えば０． ３〔μｍ〕である第
二のトレンチ７４を形成する。
の工程要所に於けるＤＲＡＭの要部切断側面図を表し、
以下、これ等の図を参照しつつ詳細に説明する。 図１参照 １−（１） 熱酸化法を適用することに依り、第一のシリコン半導体
基板７１に厚さ例えば２００〔Å〕〜３００〔Å〕のＳ
ｉＯ２ からなる絶縁膜７２を形成する。 １−（２） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスをＣＨＦ３ （ＳｉＯ２
用）及びＣＣｌ４ （シリコン用）とするＲＩＥ法を適
用することに依り、素子分離領域形成予定部分に於ける
絶縁膜７２及び第一のシリコン半導体基板７１を選択的
にエッチングし、深さが例えば０． ５〔μｍ〕である
第一のトレンチ７３を形成する。 図２参照 ２−（１） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスをＣＨＦ３ （ＳｉＯ２
用）及びＣＣｌ４ （シリコン用）とするＲＩＥ法を適
用することに依り、活性領域、即ち、ソース領域、チャ
ネル領域、ドレイン領域などの形成予定部分に於ける絶
縁膜７２及び第一のシリコン半導体基板７１を選択的に
エッチングし、深さが例えば０． ３〔μｍ〕である第
二のトレンチ７４を形成する。
【００３２】図３参照
３−（１）
ＣＶＤ法を適用することに依り、厚さ例えば０．７〔μ
ｍ〕のＳｉＯ２ からなる絶縁膜７６を形成する。尚、
各トレンチ７３及び７４は絶縁膜７６で完全に埋まる。
ｍ〕のＳｉＯ２ からなる絶縁膜７６を形成する。尚、
各トレンチ７３及び７４は絶縁膜７６で完全に埋まる。
【００３３】図４参照
４−（１）
絶縁膜７６の研削及び研磨を行う。尚、この場合、エッ
チングを併用しても良い。この研削及び研磨は、第一の
シリコン半導体基板７１が表出された時点で終了させ、
その段階では、絶縁膜７６がトレンチ７３及び７４内に
のみ残って、他は全て除去される。
チングを併用しても良い。この研削及び研磨は、第一の
シリコン半導体基板７１が表出された時点で終了させ、
その段階では、絶縁膜７６がトレンチ７３及び７４内に
のみ残って、他は全て除去される。
【００３４】図５参照
５−（１）
熱酸化法を適用することに依り、第二のシリコン半導体
基板７７に厚さ例えば１００〔Å〕のＳｉＯ２ からな
る絶縁膜７８を形成する。
基板７７に厚さ例えば１００〔Å〕のＳｉＯ２ からな
る絶縁膜７８を形成する。
【００３５】図６参照
６−（１）
第一のシリコン半導体基板７１に於けるトレンチ７３及
び７４側と第二のシリコン半導体基板７７とを対向させ
て貼り合わせる。その際の条件としては、雰囲気：窒素
或いは酸素 温度：１１００〔℃〕 時間：３０〔分〕〜１２０〔分〕 である。
び７４側と第二のシリコン半導体基板７７とを対向させ
て貼り合わせる。その際の条件としては、雰囲気：窒素
或いは酸素 温度：１１００〔℃〕 時間：３０〔分〕〜１２０〔分〕 である。
【００３６】図７参照
７−（１）
研磨法を適用することに依り、第一のシリコン半導体基
板７１に於けるトレンチ７３及び７４と反対側の面を研
磨し、トレンチ７３の底、即ち、トレンチ７３内を埋め
ている絶縁膜７６が表出された時点で研磨を停止する。 ここで、トレンチ７３の深さは０．５〔μｍ〕であった
から、第一のシリコン半導体基板７１は最も厚い部分が
０．５〔μｍ〕、最も薄い部分、即ち、トレンチ７４に
対向している部分が０．２〔μｍ〕の活性層となる。
板７１に於けるトレンチ７３及び７４と反対側の面を研
磨し、トレンチ７３の底、即ち、トレンチ７３内を埋め
ている絶縁膜７６が表出された時点で研磨を停止する。 ここで、トレンチ７３の深さは０．５〔μｍ〕であった
から、第一のシリコン半導体基板７１は最も厚い部分が
０．５〔μｍ〕、最も薄い部分、即ち、トレンチ７４に
対向している部分が０．２〔μｍ〕の活性層となる。
【００３７】図８参照
８−（１）
熱酸化法を適用することに依り、厚さ例えば１５０〔Å
〕のＳｉＯ２ からなるゲート絶縁膜７９を形成する。 ８−（２） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 ８−（３） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ （多結晶シ
リコン用）並びにＣＨＦ３ （ＳｉＯ２ 用）とするＲ
ＩＥ法を適用することに依り、前記工程８−（２）で形
成した多結晶シリコン膜のパターニングを行ってゲート
電極８０を形成し、また、ゲート絶縁膜７９のパターニ
ングを行う。
〕のＳｉＯ２ からなるゲート絶縁膜７９を形成する。 ８−（２） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 ８−（３） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ （多結晶シ
リコン用）並びにＣＨＦ３ （ＳｉＯ２ 用）とするＲ
ＩＥ法を適用することに依り、前記工程８−（２）で形
成した多結晶シリコン膜のパターニングを行ってゲート
電極８０を形成し、また、ゲート絶縁膜７９のパターニ
ングを行う。
【００３８】８−（４）
イオン注入法を適用することに依り、ドーズ量を例えば
６×１０１５〔ｃｍ−２〕、加速エネルギを３０〔ｋｅ
Ｖ〕としてＡｓイオンの打ち込みを行ってｎ＋ −ソー
ス領域８１及びｎ＋ −ドレイン領域８２を形成する。
６×１０１５〔ｃｍ−２〕、加速エネルギを３０〔ｋｅ
Ｖ〕としてＡｓイオンの打ち込みを行ってｎ＋ −ソー
ス領域８１及びｎ＋ −ドレイン領域８２を形成する。
【００３９】図９参照
９−（１）
熱酸化法を適用することに依り、厚さ例えば１００〔Å
〕〜２００〔Å〕のＳｉＯ２ からなるメモリ・キャパ
シタ用誘電体膜８３を形成する。 ９−（２） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 ９−（３） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ とするＲＩ
Ｅ法を適用することに依り、前記工程９−（２）で形成
した多結晶シリコン膜のパターニングを行ってメモリ・
キャパシタの対向電極であるセル・プレート８４を形成
する。 ９−（４） この後、通常の技法を適用することに依って、セル・プ
レート８４の導電性化、絶縁膜の形成、電極・配線の形
成などを行って完成する。
〕〜２００〔Å〕のＳｉＯ２ からなるメモリ・キャパ
シタ用誘電体膜８３を形成する。 ９−（２） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 ９−（３） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ とするＲＩ
Ｅ法を適用することに依り、前記工程９−（２）で形成
した多結晶シリコン膜のパターニングを行ってメモリ・
キャパシタの対向電極であるセル・プレート８４を形成
する。 ９−（４） この後、通常の技法を適用することに依って、セル・プ
レート８４の導電性化、絶縁膜の形成、電極・配線の形
成などを行って完成する。
【００４０】このようにして製造したＤＲＡＭに於いて
、ソース領域８１と第二のシリコン半導体基板７７との
間には絶縁膜７８＋絶縁膜７４が介在し、また、ドレイ
ン領域８２と第二のシリコン半導体基板７７との間には
絶縁膜７８のみが介在している。ここで、矢印で指示し
た部分の絶縁膜７８は、メモリ・キャパシタの誘電体膜
として作用させることができ、これとメモリ・キャパシ
タの誘電体膜８３とを併せれば、メモリ・キャパシタの
容量は平面で見た単位面積当たりで二倍になっている。 換言すると、メモリ・キャパシタの形成に必要とされる
平面的な面積は従来の技術に依った場合の半分で済むこ
とになり、容量が従来と同程度で良ければ高集積化が可
能となる。また、ソース領域８１の下に在る絶縁膜は厚
いので、第二のシリコン半導体基板７７との間の容量は
大変に少ない。
、ソース領域８１と第二のシリコン半導体基板７７との
間には絶縁膜７８＋絶縁膜７４が介在し、また、ドレイ
ン領域８２と第二のシリコン半導体基板７７との間には
絶縁膜７８のみが介在している。ここで、矢印で指示し
た部分の絶縁膜７８は、メモリ・キャパシタの誘電体膜
として作用させることができ、これとメモリ・キャパシ
タの誘電体膜８３とを併せれば、メモリ・キャパシタの
容量は平面で見た単位面積当たりで二倍になっている。 換言すると、メモリ・キャパシタの形成に必要とされる
平面的な面積は従来の技術に依った場合の半分で済むこ
とになり、容量が従来と同程度で良ければ高集積化が可
能となる。また、ソース領域８１の下に在る絶縁膜は厚
いので、第二のシリコン半導体基板７７との間の容量は
大変に少ない。
【００４１】図１０乃至図１４は本発明に於ける他の実
施例を解説する為の工程要所に於けるＤＲＡＭの要部切
断側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、図１乃至図９に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとし、また、第
一のシリコン半導体基板７１に第一のトレンチ７３を形
成するまでの工程は図１乃至図９について説明した実施
例と変わりないので、その次の段階から説明するものと
する。
施例を解説する為の工程要所に於けるＤＲＡＭの要部切
断側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、図１乃至図９に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとし、また、第
一のシリコン半導体基板７１に第一のトレンチ７３を形
成するまでの工程は図１乃至図９について説明した実施
例と変わりないので、その次の段階から説明するものと
する。
【００４２】図１０参照
１０−（１）
熱酸化法を適用することに依り、第一のトレンチ７３の
内壁を覆う厚さ例えば１００〔Å〕のＳｉＯ２ からな
る絶縁膜７５を形成する。
内壁を覆う厚さ例えば１００〔Å〕のＳｉＯ２ からな
る絶縁膜７５を形成する。
【００４３】図１１参照
１１−（１）
ＣＶＤ法を適用することにより、厚さ例えば０．７〔μ
ｍ〕の不純物含有多結晶シリコン膜８５を形成する。
ｍ〕の不純物含有多結晶シリコン膜８５を形成する。
【００４４】図１２参照
１２−（１）
不純物含有多結晶シリコン膜８５の研削及び研磨を行う
。尚、この場合、エッチングを併用しても良い。この研
削及び研磨は、第一のシリコン半導体基板７１が表出さ
れた時点で終了させ、その段階では、不純物含有多結晶
シリコン膜８５がトレンチ７３内にのみ残って、他は全
て除去される。
。尚、この場合、エッチングを併用しても良い。この研
削及び研磨は、第一のシリコン半導体基板７１が表出さ
れた時点で終了させ、その段階では、不純物含有多結晶
シリコン膜８５がトレンチ７３内にのみ残って、他は全
て除去される。
【００４５】図１３参照
１３−（１）
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスをＣＣｌ４ とするＲＩＥ
法を適用することに依り、活性領域、即ち、ソース領域
、チャネル領域、ドレイン領域などの形成予定部分に於
ける第一のシリコン半導体基板７１を選択的にエッチン
グし、深さが例えば０． ３〔μｍ〕である第二のトレ
ンチ７４を形成する。
ロセス及びエッチング・ガスをＣＣｌ４ とするＲＩＥ
法を適用することに依り、活性領域、即ち、ソース領域
、チャネル領域、ドレイン領域などの形成予定部分に於
ける第一のシリコン半導体基板７１を選択的にエッチン
グし、深さが例えば０． ３〔μｍ〕である第二のトレ
ンチ７４を形成する。
【００４６】図１４参照
１４−（１）
ＣＶＤ法を適用することに依り、厚さ例えば０．５〔μ
ｍ〕のＳｉＯ２ からなる絶縁膜７６を形成する。尚、
トレンチ７４は絶縁膜７６で完全に埋まる。 １４−（２） 絶縁膜７６の研削及び研磨を行う。尚、この場合、エッ
チングを併用しても良い。この研削及び研磨は、第一の
シリコン半導体基板７１が表出された時点で終了させ、
その段階では、絶縁膜７６がトレンチ７４内にのみ残っ
て、他は全て除去される。 １４−（３） 熱酸化法を適用することに依り、第二のシリコン半導体
基板７７に厚さ例えば１００〔Å〕のＳｉＯ２ からな
る絶縁膜７８を形成する。 １４−（４） 第一のシリコン半導体基板７１に於けるトレンチ７３及
び７４側と第二のシリコン半導体基板７７とを対向させ
て貼り合わせる。その際の条件としては、雰囲気：窒素
或いは酸素 温度：１１００〔℃〕 時間：３０〔分〕〜１２０〔分〕 である。 １４−（５） 研磨法を適用することに依り、第一のシリコン半導体基
板７１に於けるトレンチ７３及び７４と反対側の面を研
磨し、トレンチ７３の底、即ち、トレンチ７３の内壁を
覆っている絶縁膜７５が表出された時点で研磨を停止す
る。ここで、トレンチ７３の深さは０．５〔μｍ〕であ
ったから、第一のシリコン半導体基板７１は最も厚い部
分が０．５〔μｍ〕、最も薄い部分、即ち、トレンチ７
４に対向している部分が０．２〔μｍ〕の活性層となる
。 １４−（６） 熱酸化法を適用することに依り、厚さ例えば１５０〔Å
〕のＳｉＯ２ からなるゲート絶縁膜７９を形成する。 １４−（７） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 １４−（８） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ （多結晶シ
リコン用）並びにＣＨＦ３ （ＳｉＯ２ 用）とするＲ
ＩＥ法を適用することに依り、前記工程１４−（７）で
形成した多結晶シリコン膜のパターニングを行ってゲー
ト電極８０を形成し、また、ゲート絶縁膜７９のパター
ニングを行う。 １４−（９） イオン注入法を適用することに依り、ドーズ量を例えば
６×１０１５〔ｃｍ−２〕、加速エネルギを３０〔ｋｅ
Ｖ〕としてＡｓイオンの打ち込みを行ってｎ＋ −ソー
ス領域８１及びｎ＋ −ドレイン領域８２を形成する。 １４−（１０） 熱酸化法を適用することに依り、厚さ例えば１００〔Å
〕〜２００〔Å〕のＳｉＯ２ からなるメモリ・キャパ
シタ用誘電体膜８３を形成する。 １４−（１１） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 １４−（１２） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスをＣＣｌ４ とするＲＩＥ
法を適用することに依り、前記工程１４−（１１）で形
成した多結晶シリコン膜のパターニングを行ってメモリ
・キャパシタの対向電極であるセル・プレート８４を形
成する。 １４−（１３）
ｍ〕のＳｉＯ２ からなる絶縁膜７６を形成する。尚、
トレンチ７４は絶縁膜７６で完全に埋まる。 １４−（２） 絶縁膜７６の研削及び研磨を行う。尚、この場合、エッ
チングを併用しても良い。この研削及び研磨は、第一の
シリコン半導体基板７１が表出された時点で終了させ、
その段階では、絶縁膜７６がトレンチ７４内にのみ残っ
て、他は全て除去される。 １４−（３） 熱酸化法を適用することに依り、第二のシリコン半導体
基板７７に厚さ例えば１００〔Å〕のＳｉＯ２ からな
る絶縁膜７８を形成する。 １４−（４） 第一のシリコン半導体基板７１に於けるトレンチ７３及
び７４側と第二のシリコン半導体基板７７とを対向させ
て貼り合わせる。その際の条件としては、雰囲気：窒素
或いは酸素 温度：１１００〔℃〕 時間：３０〔分〕〜１２０〔分〕 である。 １４−（５） 研磨法を適用することに依り、第一のシリコン半導体基
板７１に於けるトレンチ７３及び７４と反対側の面を研
磨し、トレンチ７３の底、即ち、トレンチ７３の内壁を
覆っている絶縁膜７５が表出された時点で研磨を停止す
る。ここで、トレンチ７３の深さは０．５〔μｍ〕であ
ったから、第一のシリコン半導体基板７１は最も厚い部
分が０．５〔μｍ〕、最も薄い部分、即ち、トレンチ７
４に対向している部分が０．２〔μｍ〕の活性層となる
。 １４−（６） 熱酸化法を適用することに依り、厚さ例えば１５０〔Å
〕のＳｉＯ２ からなるゲート絶縁膜７９を形成する。 １４−（７） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 １４−（８） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ （多結晶シ
リコン用）並びにＣＨＦ３ （ＳｉＯ２ 用）とするＲ
ＩＥ法を適用することに依り、前記工程１４−（７）で
形成した多結晶シリコン膜のパターニングを行ってゲー
ト電極８０を形成し、また、ゲート絶縁膜７９のパター
ニングを行う。 １４−（９） イオン注入法を適用することに依り、ドーズ量を例えば
６×１０１５〔ｃｍ−２〕、加速エネルギを３０〔ｋｅ
Ｖ〕としてＡｓイオンの打ち込みを行ってｎ＋ −ソー
ス領域８１及びｎ＋ −ドレイン領域８２を形成する。 １４−（１０） 熱酸化法を適用することに依り、厚さ例えば１００〔Å
〕〜２００〔Å〕のＳｉＯ２ からなるメモリ・キャパ
シタ用誘電体膜８３を形成する。 １４−（１１） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 １４−（１２） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスをＣＣｌ４ とするＲＩＥ
法を適用することに依り、前記工程１４−（１１）で形
成した多結晶シリコン膜のパターニングを行ってメモリ
・キャパシタの対向電極であるセル・プレート８４を形
成する。 １４−（１３）
【００４７】この後、通常の技法を適用することに依っ
て、セル・プレート８４の導電性化、絶縁膜の形成、電
極・配線の形成などを行って完成する。
て、セル・プレート８４の導電性化、絶縁膜の形成、電
極・配線の形成などを行って完成する。
【００４８】図１０乃至図１４について説明した実施例
で得られたＤＲＡＭに於いては、図１乃至図９について
説明した実施例で得られたＤＲＡＭと同様に上側のメモ
リ・キャパシタの誘電体膜８３及び下側のメモリ・キャ
パシタの誘電体膜７８に依って、従来のＤＲＡＭに比較
してメモリ・キャパシタの容量が二倍になっているのに
加え、ドレイン領域８２の側方に在る絶縁膜７５が同じ
くメモリ・キャパシタの誘電体膜として作用するので、
メモリ・キャパシタの容量を更に増大させることができ
、若し、容量値が従来と同じで良ければ高集積化するこ
とができる。
で得られたＤＲＡＭに於いては、図１乃至図９について
説明した実施例で得られたＤＲＡＭと同様に上側のメモ
リ・キャパシタの誘電体膜８３及び下側のメモリ・キャ
パシタの誘電体膜７８に依って、従来のＤＲＡＭに比較
してメモリ・キャパシタの容量が二倍になっているのに
加え、ドレイン領域８２の側方に在る絶縁膜７５が同じ
くメモリ・キャパシタの誘電体膜として作用するので、
メモリ・キャパシタの容量を更に増大させることができ
、若し、容量値が従来と同じで良ければ高集積化するこ
とができる。
【００４９】図１５乃至図１９は本発明に於ける更に他
の実施例を解説する為の工程要所に於けるＤＲＡＭの要
部切断側面図を表し、以下、これ等の図を参照しつつ説
明する。尚、図１乃至図１４に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとし、ま
た、第一のシリコン半導体基板７１に形成された第一の
トレンチ７３及び第二のトレンチ７４が絶縁膜７６で埋
められ、且つ、平坦化されるまでの工程（図１乃至図４
を参照）は図１乃至図９について説明した実施例と変わ
りないので、その次の段階から説明するものとする。
の実施例を解説する為の工程要所に於けるＤＲＡＭの要
部切断側面図を表し、以下、これ等の図を参照しつつ説
明する。尚、図１乃至図１４に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとし、ま
た、第一のシリコン半導体基板７１に形成された第一の
トレンチ７３及び第二のトレンチ７４が絶縁膜７６で埋
められ、且つ、平坦化されるまでの工程（図１乃至図４
を参照）は図１乃至図９について説明した実施例と変わ
りないので、その次の段階から説明するものとする。
【００５０】図１５参照
１５−（１）
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスをＣＣｌ４ とするＲＩＥ
法を適用することに依り、第二のトレンチ７４を埋めて
いる絶縁膜７６の選択的エッチングを行ってチャネル領
域形成予定部分に対向する第三のトレンチ８６を形成す
る。
ロセス及びエッチング・ガスをＣＣｌ４ とするＲＩＥ
法を適用することに依り、第二のトレンチ７４を埋めて
いる絶縁膜７６の選択的エッチングを行ってチャネル領
域形成予定部分に対向する第三のトレンチ８６を形成す
る。
【００５１】図１６参照
１６−（１）
熱酸化法を適用することに依り、第三のトレンチ８６の
内壁を覆う厚さ例えば２００〔Å〕のＳｉＯ２ からな
る絶縁膜８７を形成する。
内壁を覆う厚さ例えば２００〔Å〕のＳｉＯ２ からな
る絶縁膜８７を形成する。
【００５２】図１７参照
１７−（１）
ＣＶＤ法を適用することにより、厚さ例えば０．５〔μ
ｍ〕の不純物含有多結晶シリコン膜８８を形成する。
ｍ〕の不純物含有多結晶シリコン膜８８を形成する。
【００５３】図１８参照
１８−（１）
不純物含有多結晶シリコン膜８８の研削及び研磨を行う
。尚、この場合、エッチングを併用しても良い。この研
削及び研磨は、第一のシリコン半導体基板７１が表出さ
れた時点で終了させ、その段階では、不純物含有多結晶
シリコン膜８８がトレンチ８６内にのみ残って、他は全
て除去される。尚、この不純物含有多結晶シリコン膜８
８は第二のゲート電極として作用する。
。尚、この場合、エッチングを併用しても良い。この研
削及び研磨は、第一のシリコン半導体基板７１が表出さ
れた時点で終了させ、その段階では、不純物含有多結晶
シリコン膜８８がトレンチ８６内にのみ残って、他は全
て除去される。尚、この不純物含有多結晶シリコン膜８
８は第二のゲート電極として作用する。
【００５４】図１９参照
１９−（１）
熱酸化法を適用することに依り、第二のシリコン半導体
基板７７に厚さ例えば１００〔Å〕のＳｉＯ２ からな
る絶縁膜７８を形成する。 １９−（２） 第一のシリコン半導体基板７１に於けるトレンチ７３、
７４、８６側と第二のシリコン半導体基板７７とを対向
させて貼り合わせる。その際の条件としては、雰囲気：
窒素或いは酸素 温度：１１００〔℃〕 時間：３０〔分〕〜１２０〔分〕 である。 １９−（３） 研磨法を適用することに依り、第一のシリコン半導体基
板７１に於けるトレンチ７３、７４、８６と反対側の面
を研磨し、トレンチ７３の底、即ち、トレンチ７３内を
埋めている絶縁膜７６が表出された時点で研磨を停止す
る。ここで、トレンチ７３の深さは０．５〔μｍ〕であ
ったから、第一のシリコン半導体基板７１は最も厚い部
分が０．５〔μｍ〕、最も薄い部分、即ち、トレンチ７
４に対向している部分が０．２〔μｍ〕の活性層となる
。 １９−（４） 熱酸化法を適用することに依り、厚さ例えば１５０〔Å
〕のＳｉＯ２ からなるゲート絶縁膜７９を形成する。 １９−（５） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 １９−（６） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ （多結晶シ
リコン用）並びにＣＨＦ３ （ＳｉＯ２ 用）とするＲ
ＩＥ法を適用することに依り、前記工程１９−（５）で
形成した多結晶シリコン膜のパターニングを行ってゲー
ト電極８０を形成し、また、ゲート絶縁膜７９のパター
ニングを行う。 １９−（７） イオン注入法を適用することに依り、ドーズ量を例えば
６×１０１５〔ｃｍ−２〕、加速エネルギを３０〔ｋｅ
Ｖ〕としてＡｓイオンの打ち込みを行ってｎ＋ −ソー
ス領域８１及びｎ＋ −ドレイン領域８２を形成する。 １９−（８） 熱酸化法を適用することに依り、厚さ例えば１００〔Å
〕〜２００〔Å〕のＳｉＯ２ からなるメモリ・キャパ
シタ用誘電体膜８３を形成する。 １９−（９） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 １９−（１０） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスをＣＣｌ４ とするＲＩＥ
法を適用することに依り、前記工程１４−（１１）で形
成した多結晶シリコン膜のパターニングを行ってメモリ
・キャパシタの対向電極であるセル・プレート８４を形
成する。 １９−（１１） この後、通常の技法を適用することに依って、セル・プ
レート８４の導電性化、絶縁膜の形成、電極・配線の形
成などを行って完成する。
基板７７に厚さ例えば１００〔Å〕のＳｉＯ２ からな
る絶縁膜７８を形成する。 １９−（２） 第一のシリコン半導体基板７１に於けるトレンチ７３、
７４、８６側と第二のシリコン半導体基板７７とを対向
させて貼り合わせる。その際の条件としては、雰囲気：
窒素或いは酸素 温度：１１００〔℃〕 時間：３０〔分〕〜１２０〔分〕 である。 １９−（３） 研磨法を適用することに依り、第一のシリコン半導体基
板７１に於けるトレンチ７３、７４、８６と反対側の面
を研磨し、トレンチ７３の底、即ち、トレンチ７３内を
埋めている絶縁膜７６が表出された時点で研磨を停止す
る。ここで、トレンチ７３の深さは０．５〔μｍ〕であ
ったから、第一のシリコン半導体基板７１は最も厚い部
分が０．５〔μｍ〕、最も薄い部分、即ち、トレンチ７
４に対向している部分が０．２〔μｍ〕の活性層となる
。 １９−（４） 熱酸化法を適用することに依り、厚さ例えば１５０〔Å
〕のＳｉＯ２ からなるゲート絶縁膜７９を形成する。 １９−（５） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 １９−（６） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエッチング・ガスをＣＣｌ４ （多結晶シ
リコン用）並びにＣＨＦ３ （ＳｉＯ２ 用）とするＲ
ＩＥ法を適用することに依り、前記工程１９−（５）で
形成した多結晶シリコン膜のパターニングを行ってゲー
ト電極８０を形成し、また、ゲート絶縁膜７９のパター
ニングを行う。 １９−（７） イオン注入法を適用することに依り、ドーズ量を例えば
６×１０１５〔ｃｍ−２〕、加速エネルギを３０〔ｋｅ
Ｖ〕としてＡｓイオンの打ち込みを行ってｎ＋ −ソー
ス領域８１及びｎ＋ −ドレイン領域８２を形成する。 １９−（８） 熱酸化法を適用することに依り、厚さ例えば１００〔Å
〕〜２００〔Å〕のＳｉＯ２ からなるメモリ・キャパ
シタ用誘電体膜８３を形成する。 １９−（９） ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の多結晶シリコン膜を形成する。 １９−（１０） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスをＣＣｌ４ とするＲＩＥ
法を適用することに依り、前記工程１４−（１１）で形
成した多結晶シリコン膜のパターニングを行ってメモリ
・キャパシタの対向電極であるセル・プレート８４を形
成する。 １９−（１１） この後、通常の技法を適用することに依って、セル・プ
レート８４の導電性化、絶縁膜の形成、電極・配線の形
成などを行って完成する。
【００５５】図１５乃至図１９について説明した実施例
で得られたＤＲＡＭに於いては、しきい値電圧を第二の
ゲート電極である不純物含有多結晶シリコン膜８８に依
って任意に定めることができ、また、不純物含有多結晶
シリコン膜８８はチャネル領域の下方にのみ形成してあ
るので、ソース領域８１と第二のシリコン半導体基板７
７との間の容量が増加することはない。
で得られたＤＲＡＭに於いては、しきい値電圧を第二の
ゲート電極である不純物含有多結晶シリコン膜８８に依
って任意に定めることができ、また、不純物含有多結晶
シリコン膜８８はチャネル領域の下方にのみ形成してあ
るので、ソース領域８１と第二のシリコン半導体基板７
７との間の容量が増加することはない。
【００５６】
【発明の効果】本発明に依る半導体記憶装置の製造方法
に於いては、第一のシリコン半導体基板に於ける素子間
分離領域形成予定部分に第一のトレンチを形成する工程
と、チャネル領域及びソース領域の形成予定部分に対向
し第一のトレンチに比較して浅い第二のトレンチを形成
する工程と、第一のトレンチと第二のトレンチを絶縁膜
で埋める工程と、第一及び第二各トレンチが形成された
側に絶縁膜を介して第二のシリコン半導体基板を貼り合
わせる工程と、第一のシリコン半導体基板を薄膜化して
第一のトレンチの底を表出させる工程と、チャネル領域
形成予定部分上にゲート絶縁膜及びゲート電極を形成す
る工程と、セルフ・アライメント方式で表面から第二の
トレンチを埋めた絶縁膜に達するソース領域並びに側面
が第一のトレンチを埋めた絶縁膜に接し且つ第一のシリ
コン半導体基板と第二のシリコン半導体基板との界面に
在る絶縁膜に達するドレイン領域を形成する工程と、絶
縁膜を介してドレイン領域と対向するセル・プレートを
形成する工程とが含まれる。
に於いては、第一のシリコン半導体基板に於ける素子間
分離領域形成予定部分に第一のトレンチを形成する工程
と、チャネル領域及びソース領域の形成予定部分に対向
し第一のトレンチに比較して浅い第二のトレンチを形成
する工程と、第一のトレンチと第二のトレンチを絶縁膜
で埋める工程と、第一及び第二各トレンチが形成された
側に絶縁膜を介して第二のシリコン半導体基板を貼り合
わせる工程と、第一のシリコン半導体基板を薄膜化して
第一のトレンチの底を表出させる工程と、チャネル領域
形成予定部分上にゲート絶縁膜及びゲート電極を形成す
る工程と、セルフ・アライメント方式で表面から第二の
トレンチを埋めた絶縁膜に達するソース領域並びに側面
が第一のトレンチを埋めた絶縁膜に接し且つ第一のシリ
コン半導体基板と第二のシリコン半導体基板との界面に
在る絶縁膜に達するドレイン領域を形成する工程と、絶
縁膜を介してドレイン領域と対向するセル・プレートを
形成する工程とが含まれる。
【００５７】前記構成を採ることに依り、ドレインの上
と下の両方、或いは、それに加えて側方にもメモリ・キ
ャパシタを形成することができるから、平面で見た単位
面積当たりの容量は従来の二倍以上になり、従って、α
線など放射線に対する耐性は通常のＳＯＩ構造を遙に越
えて優れたものとなり、また、それ程の容量を必要とし
ない場合には、平面で見たメモリ・キャパシタの占有面
積を低減させることができるから高集積化が可能となり
、しかも、ソース領域と下地の基板との間の絶縁膜は厚
いので寄生容量は著しく少ない。
と下の両方、或いは、それに加えて側方にもメモリ・キ
ャパシタを形成することができるから、平面で見た単位
面積当たりの容量は従来の二倍以上になり、従って、α
線など放射線に対する耐性は通常のＳＯＩ構造を遙に越
えて優れたものとなり、また、それ程の容量を必要とし
ない場合には、平面で見たメモリ・キャパシタの占有面
積を低減させることができるから高集積化が可能となり
、しかも、ソース領域と下地の基板との間の絶縁膜は厚
いので寄生容量は著しく少ない。
【図１】本発明一実施例を解説する為の工程要所に於け
るＤＲＡＭの要部切断側面図である。
るＤＲＡＭの要部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
るＤＲＡＭの要部切断側面図である。
るＤＲＡＭの要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
るＤＲＡＭの要部切断側面図である。
るＤＲＡＭの要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
るＤＲＡＭの要部切断側面図である。
るＤＲＡＭの要部切断側面図である。
【図５】本発明一実施例を解説する為の工程要所に於け
るＤＲＡＭの要部切断側面図である。
るＤＲＡＭの要部切断側面図である。
【図６】本発明一実施例を解説する為の工程要所に於け
るＤＲＡＭの要部切断側面図である。
るＤＲＡＭの要部切断側面図である。
【図７】本発明一実施例を解説する為の工程要所に於け
るＤＲＡＭの要部切断側面図である。
るＤＲＡＭの要部切断側面図である。
【図８】本発明一実施例を解説する為の工程要所に於け
るＤＲＡＭの要部切断側面図である。
るＤＲＡＭの要部切断側面図である。
【図９】本発明一実施例を解説する為の工程要所に於け
るＤＲＡＭの要部切断側面図である。
るＤＲＡＭの要部切断側面図である。
【図１０】本発明に於ける他の実施例を解説する為の工
程要所に於けるＤＲＡＭの要部切断側面図である。
程要所に於けるＤＲＡＭの要部切断側面図である。
【図１１】本発明に於ける他の実施例を解説する為の工
程要所に於けるＤＲＡＭの要部切断側面図である。
程要所に於けるＤＲＡＭの要部切断側面図である。
【図１２】本発明に於ける他の実施例を解説する為の工
程要所に於けるＤＲＡＭの要部切断側面図である。
程要所に於けるＤＲＡＭの要部切断側面図である。
【図１３】本発明に於ける他の実施例を解説する為の工
程要所に於けるＤＲＡＭの要部切断側面図である。
程要所に於けるＤＲＡＭの要部切断側面図である。
【図１４】本発明に於ける他の実施例を解説する為の工
程要所に於けるＤＲＡＭの要部切断側面図である。
程要所に於けるＤＲＡＭの要部切断側面図である。
【図１５】本発明に於ける更に他の実施例を解説する為
の工程要所に於けるＤＲＡＭの要部切断側面図である。
の工程要所に於けるＤＲＡＭの要部切断側面図である。
【図１６】本発明に於ける更に他の実施例を解説する為
の工程要所に於けるＤＲＡＭの要部切断側面図である。
の工程要所に於けるＤＲＡＭの要部切断側面図である。
【図１７】本発明に於ける更に他の実施例を解説する為
の工程要所に於けるＤＲＡＭの要部切断側面図である。
の工程要所に於けるＤＲＡＭの要部切断側面図である。
【図１８】本発明に於ける更に他の実施例を解説する為
の工程要所に於けるＤＲＡＭの要部切断側面図である。
の工程要所に於けるＤＲＡＭの要部切断側面図である。
【図１９】本発明に於ける更に他の実施例を解説する為
の工程要所に於けるＤＲＡＭの要部切断側面図である。
の工程要所に於けるＤＲＡＭの要部切断側面図である。
【図２０】通常のシリコン半導体基板を用いたＤＲＡＭ
の従来例を説明する為の要部切断側面図である。
の従来例を説明する為の要部切断側面図である。
【図２１】同じくシリコン半導体基板を用いたＤＲＡＭ
の他の従来例を説明する為の要部切断側面図である。
の他の従来例を説明する為の要部切断側面図である。
【図２２】α線に依るソフト・エラー現象を解説する為
のＤＲＡＭの要部切断側面図である。
のＤＲＡＭの要部切断側面図である。
【図２３】５〔ＭｅＶ〕のα粒子が基板に入射した場合
に発生する電子・正孔対の数を表す線図である。
に発生する電子・正孔対の数を表す線図である。
【図２４】従来の技術を解説する為の工程要所に於ける
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
【図２５】従来の技術を解説する為の工程要所に於ける
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
【図２６】従来の技術を解説する為の工程要所に於ける
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
【図２７】従来の技術を解説する為の工程要所に於ける
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
【図２８】従来の技術を解説する為の工程要所に於ける
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
【図２９】従来の技術を解説する為の工程要所に於ける
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
【図３０】従来の技術を解説する為の工程要所に於ける
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
【図３１】従来の技術を解説する為の工程要所に於ける
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
【図３２】従来の技術を解説する為の工程要所に於ける
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
ＳＯＩ構造ＤＲＡＭの要部切断側面図である。
７１ 第一のシリコン半導体基板
７２ 絶縁膜
７３ 第一のトレンチ
７４ 第二のトレンチ
７５ 絶縁膜
７６ 絶縁膜
７７ 第二のシリコン半導体基板
７８ 絶縁膜
７９ ゲート絶縁膜
８０ ゲート電極
８１ ｎ＋ −ソース領域
８２ ｎ＋ −ドレイン領域
８３ メモリ・キャパシタ用誘電体膜８４ セル・
プレート
プレート
Claims (3)
- 【請求項１】第一のシリコン半導体基板に於ける素子間
分離領域形成予定部分に必要とする活性層としての厚さ
に略等しい深さの第一のトレンチを形成する工程と、次
いで、第一のトレンチと距離をおくと共にチャネル領域
及びソース領域の形成予定部分に対向して広がり且つ前
記トレンチに比較して浅い深さの第二のトレンチを形成
する工程と、次いで、第一のトレンチ並びに第二のトレ
ンチを絶縁膜で埋めて平坦にする工程と、次いで、第一
のシリコン半導体基板に於ける第一及び第二各トレンチ
が形成された側に絶縁膜を介して第二のシリコン半導体
基板を貼り合わせる工程と、次いで、第一のシリコン半
導体基板を薄膜化して第一のトレンチに於ける底を表出
させる工程と、次いで、第一のシリコン半導体基板に於
けるチャネル領域形成予定部分上にゲート絶縁膜及びゲ
ート電極を形成する工程と、次いで、前記ゲート電極を
マスクとするセルフ・アライメント方式で表面から第二
のトレンチを埋めた絶縁膜に達するソース領域並びに側
面が第一のトレンチを埋めた絶縁膜に接し且つ第一のシ
リコン半導体基板と第二のシリコン半導体基板との界面
に在る絶縁膜に達するドレイン領域を形成する工程と、
次いで、第一のシリコン半導体基板上に絶縁膜を介して
ドレイン領域と対向するセル・プレートを形成する工程
とが含まれてなることを特徴とする半導体記憶装置の製
造方法。 - 【請求項２】第一のトレンチに於ける内壁にキャパシタ
の誘電体膜として作用し得る絶縁膜を形成してからセル
・プレートと同じ極性の電位を印加し得る半導体で埋め
る工程が含まれてなることを特徴とする請求項１記載の
半導体記憶装置の製造方法。 - 【請求項３】チャネル領域形成予定部分の直下に在る第
二のトレンチを埋めた絶縁膜に第三のトレンチを形成し
てから第二のゲート電極として作用させる為の半導体を
埋める工程が含まれてなることを特徴とする請求項１或
いは２記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080423A JPH04291956A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080423A JPH04291956A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291956A true JPH04291956A (ja) | 1992-10-16 |
Family
ID=13717880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080423A Withdrawn JPH04291956A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291956A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242298B1 (en) | 1997-08-29 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same |
| CN1093687C (zh) * | 1994-12-26 | 2002-10-30 | 现代电子产业株式会社 | 晶体管及其制造方法 |
| US7138684B2 (en) | 1993-12-03 | 2006-11-21 | Renesas Technology Corp. | Semiconductor memory device including an SOI substrate |
-
1991
- 1991-03-20 JP JP3080423A patent/JPH04291956A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138684B2 (en) | 1993-12-03 | 2006-11-21 | Renesas Technology Corp. | Semiconductor memory device including an SOI substrate |
| US7242060B2 (en) | 1993-12-03 | 2007-07-10 | Renesas Technology Corp. | Semiconductor memory device including an SOI substrate |
| CN1093687C (zh) * | 1994-12-26 | 2002-10-30 | 现代电子产业株式会社 | 晶体管及其制造方法 |
| US6242298B1 (en) | 1997-08-29 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |