JPH0329186B2 - - Google Patents
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- JPH0329186B2 JPH0329186B2 JP59116712A JP11671284A JPH0329186B2 JP H0329186 B2 JPH0329186 B2 JP H0329186B2 JP 59116712 A JP59116712 A JP 59116712A JP 11671284 A JP11671284 A JP 11671284A JP H0329186 B2 JPH0329186 B2 JP H0329186B2
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- 239000000758 substrate Substances 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- -1 dielectric Polymers 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はメモリ素子の製造方法、特に高集積
化が可能な１トランジスタ、１キヤパシタ型の
MOSダイナミツクメモリ素子の製造方法に関す
るものである。
化が可能な１トランジスタ、１キヤパシタ型の
MOSダイナミツクメモリ素子の製造方法に関す
るものである。
（従来の技術）
従来から１トランジスタ、１キヤパシタ型のダ
イナミツクメモリは高集積化に適しているため
MOS型ランダムアクセスメモリに広く用いられ
ているが、さらに高集積化をはかる上で以下のよ
うな問題があつた。
イナミツクメモリは高集積化に適しているため
MOS型ランダムアクセスメモリに広く用いられ
ているが、さらに高集積化をはかる上で以下のよ
うな問題があつた。
すなわち、高集積化に伴ないキヤパシタ面積が
減少するため、キヤパシタに電荷を蓄えて情報を
記憶するMOS型ダイナミツクメモリセルではα
線や雑音に対する余裕を確保するのが困難にな
る。ここで単位面積当りのキヤパシタ容量を増加
させる方法として、キヤパシタの誘電体である
SiO2膜を薄くすることや、高誘電体を用いるこ
とも試みられているが、誘電体膜のリークや耐圧
等電気的特性に問題があり実用的ではない。
減少するため、キヤパシタに電荷を蓄えて情報を
記憶するMOS型ダイナミツクメモリセルではα
線や雑音に対する余裕を確保するのが困難にな
る。ここで単位面積当りのキヤパシタ容量を増加
させる方法として、キヤパシタの誘電体である
SiO2膜を薄くすることや、高誘電体を用いるこ
とも試みられているが、誘電体膜のリークや耐圧
等電気的特性に問題があり実用的ではない。
そこで、半導体基板に直接溝を堀り、溝の側面
もキヤパシタとして利用してキヤパシタの容量を
増大させる試みもなされている。例えば日経エレ
クトロニク1982、12、20号P74〜75にはキヤパシ
タの蓄積容量を大きくするため、Si基板に溝を堀
り、、この溝にそつてキヤパシタを形成している。
もキヤパシタとして利用してキヤパシタの容量を
増大させる試みもなされている。例えば日経エレ
クトロニク1982、12、20号P74〜75にはキヤパシ
タの蓄積容量を大きくするため、Si基板に溝を堀
り、、この溝にそつてキヤパシタを形成している。
（発明が解決しようとする問題点）
しかしながら、上記した従来技術では、溝をエ
ツチングする際のダメージなどによるキヤパシタ
酸化膜の耐圧の低下や、キヤパシタ間のリーク電
流が大きいなどの問題があつた。
ツチングする際のダメージなどによるキヤパシタ
酸化膜の耐圧の低下や、キヤパシタ間のリーク電
流が大きいなどの問題があつた。
（問題点を解決するための手段）
この問題点を解決するため、本発明では基板に
絶縁物からなる素子間分離領域を設け、この領域
に基板まで達する溝を設け、底部に酸化膜を設け
た後、溝にポリシリコン、誘電体、ポリシリコン
を順次形成している。
絶縁物からなる素子間分離領域を設け、この領域
に基板まで達する溝を設け、底部に酸化膜を設け
た後、溝にポリシリコン、誘電体、ポリシリコン
を順次形成している。
（作 用）
上記した溝に設けられたポリシリコン−誘電体
−ポリシリコンはキヤパシタとして作用してい
る。そのため、高集積化に適し、キヤパシタ酸化
膜耐圧の低下、リーク電流の増大などが防止でき
る。
−ポリシリコンはキヤパシタとして作用してい
る。そのため、高集積化に適し、キヤパシタ酸化
膜耐圧の低下、リーク電流の増大などが防止でき
る。
（実施例）
第１図Ａ〜Ｉは本発明の一実施例を説明するた
めの工程断面図、第２図は第１図の平面図であ
る。以下、この図に従つて説明する。
めの工程断面図、第２図は第１図の平面図であ
る。以下、この図に従つて説明する。
まず、Ｐ型シリコン半導体基板１上にレジスト
２をホトリングラフイー技術によりアクテイブ領
域となるべき場所にパターニングし、これをマス
クとして例えばCBrF3ガスを用いた反応性イオン
エツチング装置により基板１に深さ１〜2μmの溝
を形成する。さらにレジストパターン２をマスク
としてボロンＢをドーズ量５×1012〜５×
1013ions／cm3でイオン注入し、チヤンネルストツ
プ層３を形成する。〔第１図Ａ参照〕 レジスト２を除去後、二酸化シリコン（SiO2）
４を全面に被着させ、前記した溝を埋める。この
上にポリイミド系の樹脂５を２〜10μmの厚さで
塗布する。樹脂５はその粘性のため、表面はほぼ
平担にすることができる〔第１図Ｂ参照〕 次にC2F6およびCF3ガスを用いた反応性イオン
エツチング装置により樹脂５および二酸化シリコ
ン４を、ほぼ同じエツチング速度になるような条
件でエツチングし、表面がほぼ平担で、基板１に
埋めまれた素子間分離領域６を形成する。（第３
図Ｃ参照〕 この上にレジストパターン７を形成し、このレ
ジストパターン７をマスクとして素子間分離領域
６の二酸化シリコン４を例えばCHF3およびC2F6
混合ガスを圧力80〜100Paで用いた反応性イオン
エツチング装置によりエツチングを行い、基板１
に達する溝８を形成する。〔第１図Ｄ参照〕上記
のエツチング条件では基板１に対する二酸化シリ
コン４のエツチング速度比は10倍程度であり、基
板１をエツチングのストツパーとして用いること
ができる。
２をホトリングラフイー技術によりアクテイブ領
域となるべき場所にパターニングし、これをマス
クとして例えばCBrF3ガスを用いた反応性イオン
エツチング装置により基板１に深さ１〜2μmの溝
を形成する。さらにレジストパターン２をマスク
としてボロンＢをドーズ量５×1012〜５×
1013ions／cm3でイオン注入し、チヤンネルストツ
プ層３を形成する。〔第１図Ａ参照〕 レジスト２を除去後、二酸化シリコン（SiO2）
４を全面に被着させ、前記した溝を埋める。この
上にポリイミド系の樹脂５を２〜10μmの厚さで
塗布する。樹脂５はその粘性のため、表面はほぼ
平担にすることができる〔第１図Ｂ参照〕 次にC2F6およびCF3ガスを用いた反応性イオン
エツチング装置により樹脂５および二酸化シリコ
ン４を、ほぼ同じエツチング速度になるような条
件でエツチングし、表面がほぼ平担で、基板１に
埋めまれた素子間分離領域６を形成する。（第３
図Ｃ参照〕 この上にレジストパターン７を形成し、このレ
ジストパターン７をマスクとして素子間分離領域
６の二酸化シリコン４を例えばCHF3およびC2F6
混合ガスを圧力80〜100Paで用いた反応性イオン
エツチング装置によりエツチングを行い、基板１
に達する溝８を形成する。〔第１図Ｄ参照〕上記
のエツチング条件では基板１に対する二酸化シリ
コン４のエツチング速度比は10倍程度であり、基
板１をエツチングのストツパーとして用いること
ができる。
この後レジスト７を除去し、露出している基板
１を熱酸化し、200〜550Åの膜厚の酸化膜９を形
成する。〔第１図Ｅ参照〕 酸化膜９の素子分離領域６以外の一部を除去
し、リンＰ、ヒ素As等の導電性を与える不純物
を高濃度に含むポリシリコンを減圧CVD法（化
学的気相成長法）により全面に堆積させ、パター
ニングを行い、キヤパシタの一方の電極（第１ポ
リシリコン層）１０とする。この電極１０をマス
クとして酸化膜９を除去すると第１図Ｆの形状と
なる。
１を熱酸化し、200〜550Åの膜厚の酸化膜９を形
成する。〔第１図Ｅ参照〕 酸化膜９の素子分離領域６以外の一部を除去
し、リンＰ、ヒ素As等の導電性を与える不純物
を高濃度に含むポリシリコンを減圧CVD法（化
学的気相成長法）により全面に堆積させ、パター
ニングを行い、キヤパシタの一方の電極（第１ポ
リシリコン層）１０とする。この電極１０をマス
クとして酸化膜９を除去すると第１図Ｆの形状と
なる。
次に、キヤパシタの誘電体となる窒化シリコン
膜１１を減圧CVD法により200〜300Å堆積させ
る。窒化シリコン膜１１のリーク電流を減らす目
的で850〜950℃ウエツト酸素雰囲気において、窒
化シリコン膜１１の表面に20〜40Åの酸化膜（図
示せず）をつける。続いて、リンやヒ素を高濃度
に含んだポリシリコン（第２ポリシリコン層）１
２を減圧CVD法により、全面に堆積させる。こ
の際溝８が完全に埋まるように膜圧を設定するこ
とにより、平担な表面が得られる。このポリシリ
コン１２をパターニングし、さらに窒化シリコン
膜１１をポリシリコン１２をマスクとしてエツチ
ングする。これにより、第１ポリシリコン層１
０、窒化シリコン膜１１、第２ポリシリコン層１
２によりキヤパシタが形成され、第２ポリシリコ
ン層は接地電位に設定される。〔第１図Ｇ参照〕 この後、950℃酸素雰囲気で酸化を行い、膜厚
300〜500Åのトランスフアゲートトランジスタの
ゲート酸化膜１３を形成し、この上にモリブデン
シリサイド（MoSi2）等の低抵抗、高融点シリサ
イドをスパツタ法あるいはCVD法により全面に
3000Åの厚さで被着させる。このシリサイドをパ
ターニングしてトランスフアゲート電極１４およ
びアドレス線を形成する。その後、このトランス
フアゲート電極１４、アドレス線および第１ポリ
シリコン層１０をマスクして基板１にヒ素を５×
1015ions／cm3のドーズ量でイオン注入し、自己整
合的にN+拡散層１５，１６を形成する。〔第１図
Ｈ参照〕 拡散層１５はコンタクトを介しキヤパシタの一
方の電極１０と接続され、トランスフアゲートト
ランジスタのソース（あるいはドレイン）となつ
ている。また、拡散層１６はトランスフアゲート
トランジスタのドレイン（あるいはソース）を形
成している。
膜１１を減圧CVD法により200〜300Å堆積させ
る。窒化シリコン膜１１のリーク電流を減らす目
的で850〜950℃ウエツト酸素雰囲気において、窒
化シリコン膜１１の表面に20〜40Åの酸化膜（図
示せず）をつける。続いて、リンやヒ素を高濃度
に含んだポリシリコン（第２ポリシリコン層）１
２を減圧CVD法により、全面に堆積させる。こ
の際溝８が完全に埋まるように膜圧を設定するこ
とにより、平担な表面が得られる。このポリシリ
コン１２をパターニングし、さらに窒化シリコン
膜１１をポリシリコン１２をマスクとしてエツチ
ングする。これにより、第１ポリシリコン層１
０、窒化シリコン膜１１、第２ポリシリコン層１
２によりキヤパシタが形成され、第２ポリシリコ
ン層は接地電位に設定される。〔第１図Ｇ参照〕 この後、950℃酸素雰囲気で酸化を行い、膜厚
300〜500Åのトランスフアゲートトランジスタの
ゲート酸化膜１３を形成し、この上にモリブデン
シリサイド（MoSi2）等の低抵抗、高融点シリサ
イドをスパツタ法あるいはCVD法により全面に
3000Åの厚さで被着させる。このシリサイドをパ
ターニングしてトランスフアゲート電極１４およ
びアドレス線を形成する。その後、このトランス
フアゲート電極１４、アドレス線および第１ポリ
シリコン層１０をマスクして基板１にヒ素を５×
1015ions／cm3のドーズ量でイオン注入し、自己整
合的にN+拡散層１５，１６を形成する。〔第１図
Ｈ参照〕 拡散層１５はコンタクトを介しキヤパシタの一
方の電極１０と接続され、トランスフアゲートト
ランジスタのソース（あるいはドレイン）となつ
ている。また、拡散層１６はトランスフアゲート
トランジスタのドレイン（あるいはソース）を形
成している。
その後、全面に絶縁１７としてPSG（リンシリ
カガラス）をCVD法により堆積させ、コンタク
トホール１８を開孔させる。さらに、その上にア
ルミをスパツタ法により被着させ、配線１９をパ
ターニングする。最後に、保護膜２０として
PSGを被着し、メモリ素子形成を完了する〔第
１図および第２図参照〕 上記した本発明の一実施例ではＰ型シリコン基
板１を用いたＮチヤネルプロセスを説明したが、
Ｎ型基板あるいは絶縁基板中に設けられたＰウエ
ル中にメモリ素子を形成することも可能であり、
さらに不純物、基板、電源極性を適当に反転させ
ることによりＰチヤネルプロセスでメモリ素子を
形成することも可能である。
カガラス）をCVD法により堆積させ、コンタク
トホール１８を開孔させる。さらに、その上にア
ルミをスパツタ法により被着させ、配線１９をパ
ターニングする。最後に、保護膜２０として
PSGを被着し、メモリ素子形成を完了する〔第
１図および第２図参照〕 上記した本発明の一実施例ではＰ型シリコン基
板１を用いたＮチヤネルプロセスを説明したが、
Ｎ型基板あるいは絶縁基板中に設けられたＰウエ
ル中にメモリ素子を形成することも可能であり、
さらに不純物、基板、電源極性を適当に反転させ
ることによりＰチヤネルプロセスでメモリ素子を
形成することも可能である。
また、上記実施例ではトランスフアゲート電極
１０およびアドレス線として低抵抗、高融点シリ
サイドを用いているが、シリサイドの下にポリシ
リコンを敷くポリサイド構造でもよく、アドレス
線の実効的な抵抗を下げる工夫をすればポリシリ
コンでもよい。誘電体としてはSiO2やSiO2と窒
化シリコンの２層構造あるいはリーク電流の小さ
な他の高誘電体膜や、それらとSiO2の２層構造
を使用することも可能である。
１０およびアドレス線として低抵抗、高融点シリ
サイドを用いているが、シリサイドの下にポリシ
リコンを敷くポリサイド構造でもよく、アドレス
線の実効的な抵抗を下げる工夫をすればポリシリ
コンでもよい。誘電体としてはSiO2やSiO2と窒
化シリコンの２層構造あるいはリーク電流の小さ
な他の高誘電体膜や、それらとSiO2の２層構造
を使用することも可能である。
（発明の効果）
素子間分離領域の中に堀られた溝の側面および
底面を利用して、キヤパシタを埋め込んでいるた
め、単位面積当りの容量を大きくすることがで
き、平面構造に比べ大幅な集積度向上が計れる。
さらに、MOSキヤパシタでなく、ポリシリコン
−誘電体−ポリシリコンから成るキヤパシタを使
用しているため、MOSキヤパシタで問題となる
ような以下の事が解消される。
底面を利用して、キヤパシタを埋め込んでいるた
め、単位面積当りの容量を大きくすることがで
き、平面構造に比べ大幅な集積度向上が計れる。
さらに、MOSキヤパシタでなく、ポリシリコン
−誘電体−ポリシリコンから成るキヤパシタを使
用しているため、MOSキヤパシタで問題となる
ような以下の事が解消される。
ａ 基板に溝を形成して、溝の側面および底面を
酸化してMOSキヤパシタを形成する場合、エ
ツチングの際のダメージや応力により形成され
た酸化膜の耐圧が著しく低下する。
酸化してMOSキヤパシタを形成する場合、エ
ツチングの際のダメージや応力により形成され
た酸化膜の耐圧が著しく低下する。
ｂ メモリ動作時のマージンを確保するためキヤ
パシタ電極の一方を接地電位にするのが望まし
いが、これを実現するためにはMOSキヤパシ
タの基板表面にＮ型層を形成しなければなら
ず、工程が増加する。
パシタ電極の一方を接地電位にするのが望まし
いが、これを実現するためにはMOSキヤパシ
タの基板表面にＮ型層を形成しなければなら
ず、工程が増加する。
ｃ SiO2以外の誘電体（例えば窒化シリコン膜）
をMOSキヤパシタで使用した場合、界面準位
等を特に考慮する必要があつた。
をMOSキヤパシタで使用した場合、界面準位
等を特に考慮する必要があつた。
ｄ 基板中に入射したα線によつて生じるキヤリ
アがMOSキヤパシタに流れこみ、いわゆるソ
フトエラーを引きおこす。
アがMOSキヤパシタに流れこみ、いわゆるソ
フトエラーを引きおこす。
上記したａ）〜ｄ）のことが解消されるので、
メモリの性能向上に大きく寄与する効果がある。
メモリの性能向上に大きく寄与する効果がある。
第１図Ａ〜Ｉは本発明の一実施例の工程断面
図、第２図は第１図の平面図である。 １……Ｐ型シリコン基板、２……レジストパタ
ーン、３……チヤンネルストツプ層、４……二酸
化シリコン、５……樹脂、６……素子間分離領
域、７……レジスト、８……溝、９……酸化膜、
１０……第１ポリシリコン層、１１……窒化シリ
コン膜、１２……第２ポリシリコン層、１３……
ゲート酸化膜、１４……ゲート電極、１５，１６
……N+拡散層、１７……絶縁膜、１８……コン
タクトホール、１９……配線、２０……保護膜。
図、第２図は第１図の平面図である。 １……Ｐ型シリコン基板、２……レジストパタ
ーン、３……チヤンネルストツプ層、４……二酸
化シリコン、５……樹脂、６……素子間分離領
域、７……レジスト、８……溝、９……酸化膜、
１０……第１ポリシリコン層、１１……窒化シリ
コン膜、１２……第２ポリシリコン層、１３……
ゲート酸化膜、１４……ゲート電極、１５，１６
……N+拡散層、１７……絶縁膜、１８……コン
タクトホール、１９……配線、２０……保護膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に絶縁物からなる素子間分離領域
を形成する工程と、この素子間分離領域に前記基
板に達する溝を形成する工程と、この溝の底部に
酸化膜を形成する工程と、この後、前記溝に第１
ポリシリコン層、誘電体層、第２ポリシリコン層
を順次形成し、前記溝を埋める工程と、 前記基板の素子間分離領域以外の場所にトラン
スフアゲートトランジスタを形成し、その後配線
する工程とを有したことを特徴とするメモリ素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116712A JPS60261168A (ja) | 1984-06-08 | 1984-06-08 | メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116712A JPS60261168A (ja) | 1984-06-08 | 1984-06-08 | メモリ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60261168A JPS60261168A (ja) | 1985-12-24 |
| JPH0329186B2 true JPH0329186B2 (ja) | 1991-04-23 |
Family
ID=14693943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116712A Granted JPS60261168A (ja) | 1984-06-08 | 1984-06-08 | メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261168A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| KR100213189B1 (ko) * | 1992-06-11 | 1999-08-02 | 김광호 | 반도체메모리장치 및 그 제조방법 |
| WO2009055140A1 (en) | 2007-10-26 | 2009-04-30 | Hvvi Semiconductors, Inc. | Semiconductor structure and method of manufacture |
-
1984
- 1984-06-08 JP JP59116712A patent/JPS60261168A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60261168A (ja) | 1985-12-24 |
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