JPS60261168A - メモリ素子の製造方法 - Google Patents
メモリ素子の製造方法Info
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- JPS60261168A JPS60261168A JP59116712A JP11671284A JPS60261168A JP S60261168 A JPS60261168 A JP S60261168A JP 59116712 A JP59116712 A JP 59116712A JP 11671284 A JP11671284 A JP 11671284A JP S60261168 A JPS60261168 A JP S60261168A
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- JP
- Japan
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- capacitor
- substrate
- polysilicon
- groove
- film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はメモリ素子の製造方法、特に高集積化が可能
な１トランジスタ、１キヤノやシタ型のＭＯＳグイナミ
ソクメモリ素子の製造方法に関するものである。
な１トランジスタ、１キヤノやシタ型のＭＯＳグイナミ
ソクメモリ素子の製造方法に関するものである。
（従来の技術）
従来から１トランジスタ、１キヤノやシタ型のグイナミ
ノクメモリは高集積化に適しているためＭＯ８型ランダ
ムアクセスメモリに広く用いられているが、さらに高集
積化をはかる上で以下のような問題があった。
ノクメモリは高集積化に適しているためＭＯ８型ランダ
ムアクセスメモリに広く用いられているが、さらに高集
積化をはかる上で以下のような問題があった。
すなわち、高集積化に伴ないキヤ・やシタ面積が減少す
るため、キャノヤシタに電荷を蓄えて情報を記憶するＭ
Ｏ８型ダイナミックメモリセルではα線や雑音に対する
余裕を確保するのが困難になる。
るため、キャノヤシタに電荷を蓄えて情報を記憶するＭ
Ｏ８型ダイナミックメモリセルではα線や雑音に対する
余裕を確保するのが困難になる。
ここで単位面積当シのキヤ・ぐシタ容量を増加させる方
法として、キャパシタの誘電体である５１０２膜を薄く
することや、高誘電体を用いることも試みられているが
、誘電体膜のリークや耐圧等電気的特性に問題がちシ実
用的ではない。
法として、キャパシタの誘電体である５１０２膜を薄く
することや、高誘電体を用いることも試みられているが
、誘電体膜のリークや耐圧等電気的特性に問題がちシ実
用的ではない。
そこで、半導体基板に直接溝を堀り、溝の側面もキャパ
シタとして利用してキャノやシタの容量を増大させる試
みもなされている。例えば日経エレクトロニクス１９８
２，１２養２０号Ｐ７４〜７５にはキャパシタの蓄積容
量を大きくするため、Ｓｉ基板に溝を堀シ、この溝にそ
ってキャパシタを形成している。
シタとして利用してキャノやシタの容量を増大させる試
みもなされている。例えば日経エレクトロニクス１９８
２，１２養２０号Ｐ７４〜７５にはキャパシタの蓄積容
量を大きくするため、Ｓｉ基板に溝を堀シ、この溝にそ
ってキャパシタを形成している。
（発明が解決しようとする問題点）
しかしながら、上記した従来技術では、溝をエツチング
する際のダメージなどによるキヤノンタ酸化膜の耐圧の
低下や、キャパシタ間のリーク電流が大きい々どの問題
があった。
する際のダメージなどによるキヤノンタ酸化膜の耐圧の
低下や、キャパシタ間のリーク電流が大きい々どの問題
があった。
（問題点を解決するための手段）
この問題点を解決するため、本発明では基板に絶縁物か
らなる素子間分離領域を設け、この領域に基板まで達す
る溝を設け、底部に酸化膜を設けた後、溝にポリシリコ
ン、誘電体、ポリシリコンを順次形成している。
らなる素子間分離領域を設け、この領域に基板まで達す
る溝を設け、底部に酸化膜を設けた後、溝にポリシリコ
ン、誘電体、ポリシリコンを順次形成している。
（作用）
上記した溝に設けられたポリシリコン−誘電体−ポリシ
リコンはキャノ々シタとして作用している。
リコンはキャノ々シタとして作用している。
そのため、高集積化に適し、キャパシタ酸化膜耐圧の低
下、リーク電流の増大などが防止できる。
下、リーク電流の増大などが防止できる。
（実施例）
第１図（４）〜（Ｉ）は本発明の一実施例を説明するた
めの工程断面図、第２図は第１図（Ｉ）の平面図である
。以下、この図に従って説明する。
めの工程断面図、第２図は第１図（Ｉ）の平面図である
。以下、この図に従って説明する。
まず、Ｐ型シリコン半導体基板１上にレジスト２をホト
リソグラフィー技術によシアクチイア”領域と々るべき
場所にパターニングし、これをマスクとして例Ｍ ＣＢ
ｒＦ３ガスを用いた反応性イオンエツチング装置によシ
基板１に深さ１〜２μｍの溝を形成する。さらにレジス
トパターン２をマスクとしてボロン（Ｂ）をドーズ量５
Ｘ １０１２〜５ Ｘ １０”１ｏｎｓ／ｃＪでイオ
ン注入し、チャンネルストップ層３を形成する。〔第１
図体）参照〕 レジスト２を除去後、二酸化シリコン（５１０２）４を
全面に被着させ、前記した溝を埋める。この上に２リイ
ミド系の樹脂５を２〜１０μｍの厚さで塗布する。樹脂
５はその粘性のため、表面はほぼ平坦にすることができ
る。〔第１図（Ｂ）参照〕次に酸素を混入したＣＦ４ガ
スを用いた反応性イオンエツチング装置により樹脂５お
よび二酸化シリコン４を、はぼ同じエツチング速度にな
るような条件でエツチングし、表面がほぼ平坦で、基板
１に埋め込まれた素子間分離領域６を形成する。
リソグラフィー技術によシアクチイア”領域と々るべき
場所にパターニングし、これをマスクとして例Ｍ ＣＢ
ｒＦ３ガスを用いた反応性イオンエツチング装置によシ
基板１に深さ１〜２μｍの溝を形成する。さらにレジス
トパターン２をマスクとしてボロン（Ｂ）をドーズ量５
Ｘ １０１２〜５ Ｘ １０”１ｏｎｓ／ｃＪでイオ
ン注入し、チャンネルストップ層３を形成する。〔第１
図体）参照〕 レジスト２を除去後、二酸化シリコン（５１０２）４を
全面に被着させ、前記した溝を埋める。この上に２リイ
ミド系の樹脂５を２〜１０μｍの厚さで塗布する。樹脂
５はその粘性のため、表面はほぼ平坦にすることができ
る。〔第１図（Ｂ）参照〕次に酸素を混入したＣＦ４ガ
スを用いた反応性イオンエツチング装置により樹脂５お
よび二酸化シリコン４を、はぼ同じエツチング速度にな
るような条件でエツチングし、表面がほぼ平坦で、基板
１に埋め込まれた素子間分離領域６を形成する。
〔第３図（Ｃ）参照〕
この上にレジストパターン７を形成し、仁のレジストパ
ターン７をマスクとして素子間分離領域６の二酸化シリ
コン４を例えばＣＨＦ、およびＣ２Ｈ６混合ガスを圧力
８０〜１００Ｐａで用いた反応性イオンエツチング装置
によシエッチングを行い、基板ｌに達する溝８を形成す
る。〔第１図の）参照〕上記のエツチング条件では基板
１に対する二酸化シリコン４のエツチング速度比は１０
倍程度であシ、基板１をエツチングのストンｉ４−とし
て用いることができる。
ターン７をマスクとして素子間分離領域６の二酸化シリ
コン４を例えばＣＨＦ、およびＣ２Ｈ６混合ガスを圧力
８０〜１００Ｐａで用いた反応性イオンエツチング装置
によシエッチングを行い、基板ｌに達する溝８を形成す
る。〔第１図の）参照〕上記のエツチング条件では基板
１に対する二酸化シリコン４のエツチング速度比は１０
倍程度であシ、基板１をエツチングのストンｉ４−とし
て用いることができる。
この後レジスト７を除去し、露出している基板１を熱酸
化１〜．２００〜５５０Ｘの膜厚の酸化膜９を形成する
。〔第１図＠）参照〕 酸化膜９の素子分離領域６以外の一部を除去し、リン（
Ｐ）、ヒ素（Ａｓ）等の誘電性を与える不純物を高濃度
に含むぼりシリコンを減圧ＣＶＤ法（化学的気相成長法
）によシ全面に堆積させ、パターニングを行い、キヤ／
Ｆシタの一方の電極（第１−リシリコン層）１０とする
。この電極１０をマスクとして酸化膜９を除去すると第
１図ケ）の形状となる。
化１〜．２００〜５５０Ｘの膜厚の酸化膜９を形成する
。〔第１図＠）参照〕 酸化膜９の素子分離領域６以外の一部を除去し、リン（
Ｐ）、ヒ素（Ａｓ）等の誘電性を与える不純物を高濃度
に含むぼりシリコンを減圧ＣＶＤ法（化学的気相成長法
）によシ全面に堆積させ、パターニングを行い、キヤ／
Ｆシタの一方の電極（第１−リシリコン層）１０とする
。この電極１０をマスクとして酸化膜９を除去すると第
１図ケ）の形状となる。
次に、キャパシタの誘電体となる窒化シリコン膜１１を
減圧ＣＶＤ法により２００〜３００Ｘ堆積させる。窒化
シリコン膜１１のリーク電流を減らす目的で８５０〜９
５０℃のウェット酸素雰囲気において、窒化シリコン膜
１１の表面に２０〜４．ＯＸの酸化膜（図示せず）整つ
ける。続いて、リンやヒ素を高濃度に含んだポリシリコ
ン（第２ポリシリコン層）１２を減圧ＣＶＤ法によシ、
全面に堆積させる。この際溝８が完全に埋まるように膜
圧を設定することによシ、平坦な表面が得られる。この
ポリシリコン１２をパターニングし、さらに窒化シリコ
ン膜１１をポリシリコン１２をマスクとしてエツチング
する。これによシ、第１ポリシリコン層１０゜窒化シリ
コン膜１１．第２ポリシリコン層１２によシキャパシタ
が形成され、第２ポリシリコン層は接地電位に設定され
る。〔第１図（Ｇ）参照〕この後、９５０℃酸素雰囲気
で酸化を行い、膜厚３００〜５００Ｘのトランスファグ
ートトランジスタのゲート酸化膜１３を形成し、この上
にモリブデンシリサイド（ＭｏＳｉ２）等の低抵抗、高
融点シリサイドをスパッタ法あるいはＣＶＤ法によシ全
面に３０００１の厚さで被着させる。このシリサイドを
パター昇ングしてトランスファゲート電極１４およびア
ドレス線を形成する。その後、このトランスファゲート
電極１４．アドレス線および第１ポリシリコン層１０を
マスクとして基板１にヒ素を５ Ｘ Ｉ ０１５ｉｏｎ
ｓ／ｃ４のドーズ量でイオン注入し、自己整合的にＮ＋
拡散層Ｖ５，１６を形成する。〔第１図（６）参照〕 拡散層１５はコンタクトを介しキャパシタの一方の電極
１０と接続され、トランスフアク８−トトランジスタの
ソース（あるいはドレイン）となっている。また、拡散
層１６はトランスファゲートトランジスタのドレインら
あるいはソース）を形成している。
減圧ＣＶＤ法により２００〜３００Ｘ堆積させる。窒化
シリコン膜１１のリーク電流を減らす目的で８５０〜９
５０℃のウェット酸素雰囲気において、窒化シリコン膜
１１の表面に２０〜４．ＯＸの酸化膜（図示せず）整つ
ける。続いて、リンやヒ素を高濃度に含んだポリシリコ
ン（第２ポリシリコン層）１２を減圧ＣＶＤ法によシ、
全面に堆積させる。この際溝８が完全に埋まるように膜
圧を設定することによシ、平坦な表面が得られる。この
ポリシリコン１２をパターニングし、さらに窒化シリコ
ン膜１１をポリシリコン１２をマスクとしてエツチング
する。これによシ、第１ポリシリコン層１０゜窒化シリ
コン膜１１．第２ポリシリコン層１２によシキャパシタ
が形成され、第２ポリシリコン層は接地電位に設定され
る。〔第１図（Ｇ）参照〕この後、９５０℃酸素雰囲気
で酸化を行い、膜厚３００〜５００Ｘのトランスファグ
ートトランジスタのゲート酸化膜１３を形成し、この上
にモリブデンシリサイド（ＭｏＳｉ２）等の低抵抗、高
融点シリサイドをスパッタ法あるいはＣＶＤ法によシ全
面に３０００１の厚さで被着させる。このシリサイドを
パター昇ングしてトランスファゲート電極１４およびア
ドレス線を形成する。その後、このトランスファゲート
電極１４．アドレス線および第１ポリシリコン層１０を
マスクとして基板１にヒ素を５ Ｘ Ｉ ０１５ｉｏｎ
ｓ／ｃ４のドーズ量でイオン注入し、自己整合的にＮ＋
拡散層Ｖ５，１６を形成する。〔第１図（６）参照〕 拡散層１５はコンタクトを介しキャパシタの一方の電極
１０と接続され、トランスフアク８−トトランジスタの
ソース（あるいはドレイン）となっている。また、拡散
層１６はトランスファゲートトランジスタのドレインら
あるいはソース）を形成している。
その後、全面に絶縁膜１７としてＰＳＧ （！Ｊンシリ
カガラス）をＣＶＤ法によシ堆積させ、コンタクトホー
ル１８を開孔させる。さらに、その上にアルミをスパッ
タ法によシ被着させ、配線１９をノ々ターニングする。
カガラス）をＣＶＤ法によシ堆積させ、コンタクトホー
ル１８を開孔させる。さらに、その上にアルミをスパッ
タ法によシ被着させ、配線１９をノ々ターニングする。
最後に、保護膜２０としてＰＳＧを被着し、メモリ素子
形成を完了する〔第１図（Ｉ）および第２図参照〕 上記した本発明の一実施例ではＰ型シリコン基板１を用
いたＮチャネルプロセスを説明したが、Ｎ型基板あるい
は絶縁基板中に設けられたＰウェル中にメモリ素子を形
成することも可能であシ、さらに不純物、基板、電源極
性を適当に反転させることによシＰチャネルプロセスで
メモリ素子を形成することも可能である。
形成を完了する〔第１図（Ｉ）および第２図参照〕 上記した本発明の一実施例ではＰ型シリコン基板１を用
いたＮチャネルプロセスを説明したが、Ｎ型基板あるい
は絶縁基板中に設けられたＰウェル中にメモリ素子を形
成することも可能であシ、さらに不純物、基板、電源極
性を適当に反転させることによシＰチャネルプロセスで
メモリ素子を形成することも可能である。
１だ、上記実施例ではトランスファゲ−ト電極１０およ
びアドレス線として低抵抗、高融点シリサイドを用いて
いるが、シリサイドの下にポリシリコンを敷くポリサイ
ド構造でもよく、アドレス線の実効的な抵抗を下げる工
夫をすればポリシリコンでもよい。誘電体としてはＳ
ＩＯ２やＳ】０２と窒化シリコンの２層構造あるいはリ
ーク電流の小さな他の高誘電体膜や、それらとＳ Ｉｏ
２の２層構造を使用することも可能である。
びアドレス線として低抵抗、高融点シリサイドを用いて
いるが、シリサイドの下にポリシリコンを敷くポリサイ
ド構造でもよく、アドレス線の実効的な抵抗を下げる工
夫をすればポリシリコンでもよい。誘電体としてはＳ
ＩＯ２やＳ】０２と窒化シリコンの２層構造あるいはリ
ーク電流の小さな他の高誘電体膜や、それらとＳ Ｉｏ
２の２層構造を使用することも可能である。
（発明の効果）
素子間分離領域の中に堀られた溝の側面および底面を利
用して、キャパシタを埋め込んでいるため、単位面積当
りの容量を大きくすることができ、平面構造に比べ太幅
々集積度向上が計れる。さらに、ＭＯＳキャパシタでな
く、ポリシリコン−誘電体−ポリシリコンから成るキャ
パシタを使用しているため、ＭＯＳキャパシタで問題と
なるような以下の事が解消される。
用して、キャパシタを埋め込んでいるため、単位面積当
りの容量を大きくすることができ、平面構造に比べ太幅
々集積度向上が計れる。さらに、ＭＯＳキャパシタでな
く、ポリシリコン−誘電体−ポリシリコンから成るキャ
パシタを使用しているため、ＭＯＳキャパシタで問題と
なるような以下の事が解消される。
ａ）基板に溝を形成して、溝の側面および底面を酸化し
てＭＯＳキャパシタを形成する場合、エツチングの際の
ダメージや応力によシ形成きれた酸化膜の耐圧が著しく
低下する。
てＭＯＳキャパシタを形成する場合、エツチングの際の
ダメージや応力によシ形成きれた酸化膜の耐圧が著しく
低下する。
、ｂ） メモリ動作時のマージンを確保するためキヤ・
ぐシタ電極の一方を接地電位にするのが望ましいが、こ
れを実現するためにはＭＯＳキャパシタの基板表面にＮ
型層を形成しなりれば々らず、工程が増加する。
ぐシタ電極の一方を接地電位にするのが望ましいが、こ
れを実現するためにはＭＯＳキャパシタの基板表面にＮ
型層を形成しなりれば々らず、工程が増加する。
ｃ） ５Ｉ０２以外の誘電体（例えば窒化シリコン膜）
をＭＯＳキヤ・ぞシタで使用した場合、界面準位等を特
に考慮する必要があった。
をＭＯＳキヤ・ぞシタで使用した場合、界面準位等を特
に考慮する必要があった。
ｄ）基板中に入射したα線によって生じるキャリアがＭ
ＯＳキヤ・ぐシタに流れこみ、いわゆるソフトエラーを
引きおこす。
ＯＳキヤ・ぐシタに流れこみ、いわゆるソフトエラーを
引きおこす。
上記したａ）〜ｄ）のことが解消されるので、メモリの
性能向上に大きく寄与する効果がある。
性能向上に大きく寄与する効果がある。
第１図（４）〜（Ｉ）は本発明の一実施例の工程断面図
、第２図は第１図（Ｉ）の平面図である。 ｌ・・ｐ型シリコンｉ板、２・・レジストパターン、３
・・チャンネルストップ層、４・・・二酸化シリコン、
５・・樹脂、６・・素子間分離領域、？・・・レジスト
、８・・溝、９・・酸化膜、１０・第１ポリシリコン層
、１ノ・・・窒化シリコン膜、１２・・・第２ポリシリ
コン層、１３・・・ゲート酸化膜、１４・・・ダート電
極、１５゜１６・・・Ｎ＋拡散層、１７・・・絶縁膜、
１８・・・コンタクトホール、１９・・・配線、２０・
・・保護膜。 第１図 第２図 手続補正書（峠） ６０．２．１３ 昭和 年 月 日 特許庁長官 殿 １ 事件の表示 昭和５９年 特 許 願第１１６７１．２号２ 発明の
名称 メモリ素子の製造方法 ３ 補正をする者 事件との関係 特許出願人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号４代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号６ 補正の内容 別紙の通り ■ 明細書第４頁第１７行目に［次に酸素を混入したＣ
Ｆ４ガスを］とあるのを［次にＣ２Ｆ６およびＣＨＦ、
ガスを」と補正する。 ２ 同書第５頁第５行目に「およびＣ２Ｈ６」とあるの
を「およびＣ２Ｆ６」と補正する。 ３−同頁第１７行目に「誘電性を」とあるのを１導電性
を」と補正する。
、第２図は第１図（Ｉ）の平面図である。 ｌ・・ｐ型シリコンｉ板、２・・レジストパターン、３
・・チャンネルストップ層、４・・・二酸化シリコン、
５・・樹脂、６・・素子間分離領域、？・・・レジスト
、８・・溝、９・・酸化膜、１０・第１ポリシリコン層
、１ノ・・・窒化シリコン膜、１２・・・第２ポリシリ
コン層、１３・・・ゲート酸化膜、１４・・・ダート電
極、１５゜１６・・・Ｎ＋拡散層、１７・・・絶縁膜、
１８・・・コンタクトホール、１９・・・配線、２０・
・・保護膜。 第１図 第２図 手続補正書（峠） ６０．２．１３ 昭和 年 月 日 特許庁長官 殿 １ 事件の表示 昭和５９年 特 許 願第１１６７１．２号２ 発明の
名称 メモリ素子の製造方法 ３ 補正をする者 事件との関係 特許出願人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号４代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号６ 補正の内容 別紙の通り ■ 明細書第４頁第１７行目に［次に酸素を混入したＣ
Ｆ４ガスを］とあるのを［次にＣ２Ｆ６およびＣＨＦ、
ガスを」と補正する。 ２ 同書第５頁第５行目に「およびＣ２Ｈ６」とあるの
を「およびＣ２Ｆ６」と補正する。 ３−同頁第１７行目に「誘電性を」とあるのを１導電性
を」と補正する。
Claims (1)
- 【特許請求の範囲】 半導体基板に絶縁物から々る素子間分離領域を形成する
工程と、この素子間分離領域に前記基板に達する溝を形
成する工程と、この溝の底部に酸化膜を形成する工程と
、この後、前記溝に第１ポリシリコン層、誘電体層、第
２ポリシリコン層を順次形成し、前記溝を埋める工程と
、 前記基板の素子間分離領域以外の場所にトランスファケ
゛−トトランジスタを形成し、その後配線する工程とを
有したことを特徴とする。メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116712A JPS60261168A (ja) | 1984-06-08 | 1984-06-08 | メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116712A JPS60261168A (ja) | 1984-06-08 | 1984-06-08 | メモリ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60261168A true JPS60261168A (ja) | 1985-12-24 |
| JPH0329186B2 JPH0329186B2 (ja) | 1991-04-23 |
Family
ID=14693943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116712A Granted JPS60261168A (ja) | 1984-06-08 | 1984-06-08 | メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261168A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US5343354A (en) * | 1992-06-11 | 1994-08-30 | Samsung Electronics Co., Ltd. | Stacked trench capacitor and a method for making the same |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| WO2009055140A1 (en) * | 2007-10-26 | 2009-04-30 | Hvvi Semiconductors, Inc. | Semiconductor structure and method of manufacture |
-
1984
- 1984-06-08 JP JP59116712A patent/JPS60261168A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| US5343354A (en) * | 1992-06-11 | 1994-08-30 | Samsung Electronics Co., Ltd. | Stacked trench capacitor and a method for making the same |
| WO2009055140A1 (en) * | 2007-10-26 | 2009-04-30 | Hvvi Semiconductors, Inc. | Semiconductor structure and method of manufacture |
| US8049261B2 (en) | 2007-10-26 | 2011-11-01 | Hvvi Semiconductors, Inc. | Semiconductor structure and method of manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329186B2 (ja) | 1991-04-23 |
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