JPS607389B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS607389B2
JPS607389B2 JP53163808A JP16380878A JPS607389B2 JP S607389 B2 JPS607389 B2 JP S607389B2 JP 53163808 A JP53163808 A JP 53163808A JP 16380878 A JP16380878 A JP 16380878A JP S607389 B2 JPS607389 B2 JP S607389B2
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法、特にＭＮＯＳ形トラ
ンジスタとＭ皿ＯＳ形キャパシタ、あるいはＭＯＳ形ト
ランジスタとＭＮＯＳ形キャパシタよりなる半導体メモ
リ装置の製造方法に関するものである。
半導体メモリ装置には、スタテック形とダイナミック形
があり、高速度動作をするものとしては前者、大容量の
ものとしてはセル面積の４・さな後者が一般的な方式と
してとられているが、最近では、第１図にその等価回路
を示すように、１セル当りの面積の最も小さな、１トラ
ンジスタ、１キャパシ夕よりなるダイナミック形メモリ
素子が、多く用いられるようになった。
第１図に於て、Ｔはトランジスタ、Ｃはキヤパシタ、Ｂ
はビット線、Ｗはワード線を示す。（従来の半導体メモ
リセルの製造方法） この半導体メモリセルの従来の製造方法についてのべる
。
中でもこの発明と比較するために最も実用度の高い二層
多結晶シリコン層を用いた。ｎチャンネル形ＭＯＳトラ
ンジスタとキヤパシタよりなるメモリ素子について述べ
る。第２図に示すように、Ｐ形シリコン基板１を用い、
ドレィン・ゲート、キャパシタとなるべき領域以外には
単位素子間の電気的分離のために厚い酸化膜層２を形成
する。
次に、ドレイン・ゲート，キャパシタの領域部にうすし
・酸化膜３を形成する。さらに、ゥェハ全面に気相成長
法によって多結晶シリコン膜４を適当な厚さだけ形成す
る。次にこの多結晶シリコン膜４にりんなどのｎ形不純
物を熱拡散法などにより添加して電気伝導度を良好にし
、かつ必要ならば絶縁膜８′を推積したのち、写真製版
技術を用いて、第３図の如く、キャパシタを形成する部
分に於てのみ上記絶縁膜８′と多結晶シリコン膜４を残
し、その他をレジストをマスクとしてプラズマエッチン
グ、あるいは化学エッチングによって除去する。次にト
ランスファートランジスタを形成する領域上のうすし・
酸化膜３を除去してのち、トランジスタのゲ−ト酸化膜
５となろうすし、酸化膜を形成し、次に再度多結晶シリ
コン膜６をＣＶＤ法などで形成し、第４図に示すように
、トランジスタのゲート電極を形成する。更に、多結晶
シリコン膜４，６をマスクとして、ｎ形不純物を熱拡散
法ないいまイオン打込み法でシリコン基板１内に導入し
、ドレィン領域７を形成する。次に全面にＣＶＤ法など
で、上積み酸化膜８を形成してのち、写真製版技術を用
いて、ゲート電綾取り出し用のコンタクト孔９を上記酸
化膜８に開孔し、アルミニウムなどの配線用金属１０を
蒸着後同じく写真製版技術を用いて、ゲート電極と接続
したアルミニウムなどの配線パターンを形成し、ワード
線を得る。
その様子を第５図に示す。上面からみたメモリセルを第
６図に示す。第６図に示すように、トランジスタゲート
電極よりの取出し用コンタクト孔９は２メモリセル当り
１ケのコンタクト孔となる構造である。（従来技術での
不完全な点） ＭＯＳＬＳＩが高集積になるにつれて、メモリセル自体
の寸法も極めて小さくする必要がある。
それにつれて、ゲート電極よりの取り出し孔であるコン
タクト孔９の寸法も集積度が上るにつれて更に４・さく
する必要がある。コンタクト孔９が小さくなるにつれて
新たに次のような問題点が発生する。即ち、数多〈の小
さなコンタクト孔を精度よく関孔することが、実際上極
めて困難であること。配線材料となるアルミニウムが開
孔部のエッヂ部分で段差のために断線してしまう危険性
をもつこと、これを防ぐために上積み酸化膜８にりんな
どを多量に含有させて、毅葦部の形状を曲率半径の大き
な滑らかなものにすると、コンタクト孔それ自体に要す
る面積を増大してしまい、セル面積の縮小化にのぞまし
くないこと。更に、コンタクト孔が小さくなるにつれて
、従来の多結晶シリコンーアルミニゥム間の接触抵抗が
大きくなり特性上悪い影響をもつこと、従釆の場合セル
部分には、形成膜として多結晶シリコン膜が２層、アル
ミニウム層が１層、合計３層必要で、このためシリコン
表面に毅差の部分が多く、アルミニウムなどの配線の場
合特に微細な形状のとき断線の発生する危険性があるこ
と、また、第１層目の多結晶シリコンと第２層目の多結
晶シリコン間の電気的絶縁性は、介在する酸化膜厚みが
高々トランジスタのゲート酸化膜厚程度であるため、わ
るし、こと、および両電極間の不必要な容量も大きいこ
となどがある。更に、第１層の多結晶シリコンとキャパ
シタ部分のシリコン間の酸化膜が微細セルになるにつれ
て薄層となるため、酸化膜中の小さな欠陥などを通じて
酸化膜中を漏洩電流が流れる危険性がある。以上従釆の
半導体メモリセルの製造方法の場合大きな問題である。
■コンタクト孔の関孔、■各電極層間の浮遊容量、■ゲ
ート酸化膜の微細な欠陥等にもとず〈、漏洩電流を根本
的に解決することを目的としたものが、本発明による半
導体装置の製造方法である。（本発明による半導体装置
の製造方法） 本発明による製造方法を第７図以下に示す。
第７図ａに示すようにＰ形シリコン基板１上に素子間の
電気的分離のために厚い酸化膜２を形成する。第７図ｂ
はその上面図で、斜線部分が酸化膜層である。続いてシ
リコン基板全面にキャパシタ部分の絶縁膜となる酸化膜
３を熱酸化により生成し、続いてその上にＣＶＤ法など
でシリコン窒化膜１ １（Ｓｉ３Ｎ４以下シリコンナイ
トラィドという）をデポジションし、さりこその上に多
結晶シリコン膜４を同じくＣＶＤ法などで形成する。そ
の様子を第８図に示す。次に写真製版技術を用いて第９
図ａ，ｂに示すようなパターンをホトレジスト１２等で
形成し、レジスト１２で覆われない部分の多結晶シリコ
ン４、およびシリコンナイトラィド膜１１をプラズマエ
ッチング法あるいは、化学エッチング法で除去する。続
いて全面のレジスト膜をはく離する。更に写真製版技術
を用いて、第１０図ａ，ｂに示すような開孔部１３ａを
もつレジストパターンを形成する。このホトレジスト１
３をマスクとして、多結晶シリコン層４をプラズマエッ
チング法などで除去し、シリコンナイトラィド膜１１面
を露出させる。この時点で、キャパシタ用の多結晶シリ
コン電極が形成されたことになる。次に第１０図ｃの■
で示すビットライン（線）上のうすし・酸化膜３をフッ
酸などの酸によって除去したのち、シリコン１および多
結晶シリコン膜４にりんなどのｎ形不純物を熱拡散など
により添加する。
この際ａで示す領域はシリコンナイトラィド１１および
酸化膜３によってマスクされており、りんなどの不純物
の導入を粗止する。十分に拡散層７および多結晶シリコ
ン層４の電気伝導度を得てのち、該シリコン基板を、高
圧低温酸化炉中に入れ、酸化膜８を生成する。なおこの
場合通常の熱酸化によって酸化膜を形成してもよいが、
高温熱酸化中に先にシリコン中に添加したりんなどの不
純物等が更に拡散することを防止するためと、抵温熱処
理によってシリコンナイトラィド膜の変質、シリコンと
酸化膜の熱ストレスによる結晶欠陥の発生を防止するこ
とができるので、９００℃以下の低温熱処理において比
較的酸化膜の成長の大きな１気圧を越える高圧酸化雰囲
気中で、酸化膜８を形成する方がのぞましい。同時に低
温酸化雰囲気中で熱処理することにより、シリコンナイ
トラィド膜１１に多く存在する可動な水素イオンが酸素
によって吸い出され、シリコンナイトラィドの質が良化
されることが期待され、絶縁膜の向上と安定化がはから
れることが推察される。この時点で、拡散ライン（ビッ
トライン）上と多結晶シリコン膜上に厚い酸化膜が形成
され、シリコンナイトラィド膜上には、ほとんど酸化膜
の形成がみられない構造が得られる。次に■で示す部分
のシリコンナイトラィド１１を化学エッチングによって
あるし、はプラズマエッチングによって除去し、のち下
地の酸化膜３を化学エッチングで除去する。
つづいて、シリコン基板を熱酸化して、■の部分にうす
し、酸化膜５を形成し、必要な場合には更にシリコンナ
イトラィド膜をＣＶＤ法により形成してもよい。これに
よって第１１図の構造を得る。なお、先の酸化の際に用
いた■領域のシリコンナイトラィド膜および酸化膜もト
ランスファートランジスタのゲート絶縁膜として安定度
の高い膜質の際にはそのまま、トランスファーゲートト
ランジスタのゲート絶縁膜として用いてもよい。次に、
本メモリセルを駆動するために必要なトランジスタ等に
よる回路、判別回路、増中回路などのいわゆる周辺回路
のゲ−ト、ソース、ドレィン領域より引き出し線を得る
ために、形成した酸化膜８にコンタクト孔を写真製版技
術を用いて開孔してのちシリコン基板表面全面にアルミ
ニウム、モリブデン等の金属膜１０を蒸着法によって形
成して、第１２図ａ，ｂに示すように写真製版技術を用
いてゲート電極、およびワード線の配線、および周辺回
路の配線を一度に行なう。この際、金属膜の代りに、多
結晶シリコン膜をＣＶＤ法などで形成してのち、周辺回
路との接続に金属配線をする場合も考えられるが、後者
の場合も、本発明の基本的な作用効果を窺うものではな
い。周辺回路のトランジスタの形成には、キヤパシ夕形
成のための多結晶シリコン層をゲート電極となるように
配慮することも出釆るし、周辺回路のトランジスタを金
属ゲートとするなら、メモリのトランスファーゲート形
成時に同時に形成してもよい。
以上の実施例によって、得られる本発明のメモリ集積回
路は、従来構造のメモリセルに比べて次のような特長を
有する。
■ 第１層多結晶シリコン膜とシリコン基板間のキャパ
シタ絶縁膜が、シリコン酸化膜およびシリコンナイトラ
ィド膜で形成できるので、漏洩電流の少ない、絶縁性の
すぐれた薄膜が得られる。
また「シリコンナイトライドの誘電率がシリコン酸化膜
の譲霞率より約２倍程度高いため同一の厚さで形成した
場合、単位面積当りのキャパシタンス量を高くとること
ができる。■ 拡散層、多結晶シリコン層の表面の酸化
膜形成時に、シリコンナイトラィドを酸化のマスクにし
て十分に厚い酸化膜層を表面に形成できるため層間の絶
縁性が増す上に、層間容量も減少して、高速動作に適す
る。
■（トランスファーゲートの）トランジスタのゲート電
極の形成と同時にゲート電極と接続するワード線の配線
も同時に行なうので、従来のようなコンタクト孔を必要
としない。
以上の説明のように本発明によるメモリセルの製造方法
は、大集積度のメモリセルの場合、セル面積が小さくな
って、コンタクト孔の関孔が困難な場合、およびワード
線の配線中、および間隔の狭い場合に特に有効な効果を
持つ。
【図面の簡単な説明】
第１図は１トランジスタ、１キヤパシタによるダイナミ
ックメモリセルの等価回路図、第２図乃至第６図は従来
のメモリセルの製造プロセスを示す図、第７図乃至第１
２図は本発明によるメモリセルの製造方法のプロセスを
示す図である。 図中、１はＰ形シリコン基板、２は酸化膜（素子分離用
）、３はキヤパシタ用かつ周辺回路用ゲート酸化膜、４
はキャパシタ電極用多結晶シリコン膜、５はトランジス
タ用ゲート酸化膜、６はトランジスタ用ゲート電極のた
めの多結晶シリコン膜、７は拡散層、８，８′は層間絶
縁のための酸化膜、９はコンタクト孔、１０は配線用金
属膜、１１はシリコンナイトラィド膜（シリコン窒化膜
）、１２，１３はしジストを示す。第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図

Claims (1)

  1. 【特許請求の範囲】 １ 単結晶シリコン基板上に１トランジスタと１キヤパ
    シタよりなるメモリ素子を形成する半導体装置の製造方
    法において、シリコン基板上にシリコン酸化膜、シリコ
    ン窒化膜および多結晶シリコン膜をこの順に形成した際
    、キヤパシタ領域およびトランジスタのチヤネル領域以
    外の多結晶シリコン膜およびシリコン窒化膜を除去する
    工程と、チヤネル領域の多結晶シリコン膜を除去する工
    程と、ピツトライン形成領域に露出しているシリコン酸
    化膜を除去する工程と、露出したシリコン基板に当該シ
    リコン基板と反対導電形の不純物を導入してピツトライ
    ンを形成するとともに多結晶シリコン膜に不純物を添加
    する工程と、シリコン窒化膜をチヤネル領域の表面酸化
    防止膜として用いて露出したピツトライン領域のシリコ
    ン基板および多結晶シリコン膜領域に表面酸化膜を形成
    する工程と、チヤネル領域上にゲート絶縁膜を形成する
    工程とを含む半導体装置の製造方法。 ２ 表面酸化膜を形成する際に、１気圧を越える高圧で
    、かつ９００℃以下の低温酸化雰囲気で酸化することを
    特徴とする特許請求の範囲第１項記載の半導体装置の製
    造方法。 ３ 単結晶シリコン基板上に１トランジスタと１キヤパ
    シタよりなるメモリ素子を形成する半導体装置の製造方
    法において、シリコン基板上にシリコン酸化膜、シリコ
    ン窒化膜および多結晶シリコン膜をこの順に形成した後
    、キヤパシタ領域およびトランジスタのチヤネル領域以
    外の多結晶シリコン膜およびシリコン窒化膜を除去する
    工程と、チヤネル領域の多結晶シリコン膜を除去する工
    程と、ピツトライン形成領域に露出しているシリコン酸
    化膜を除去する工程と、露出したシリコン基板に当該シ
    リコン基板と反対導電形の不純物を導入してピツトライ
    ンを形成するとともに多結晶シリコン膜に不純物を添加
    する工程と、シリコン窒化膜をチヤネル領域の表面酸化
    防止膜として用いて露出したピツトライン領域のシリコ
    ン基板および多結晶シリコン膜領域に表面酸化膜を形成
    する工程と、チヤネル領域上にゲート絶縁膜を形成する
    工程と、ゲート電極と、これに接続しかつピツトライン
    上に表面酸化膜を介して架橋して延在するワードライン
    とを同一の薄膜で形成する工程とを含む半導体装置の製
    造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654680A (en) * 1980-09-24 1987-03-31 Semiconductor Energy Laboratory Co., Ltd. Sidewall gate IGFET
JPS5793572A (en) * 1980-12-03 1982-06-10 Nec Corp Manufacture of semiconductor device
US4353159A (en) * 1981-05-11 1982-10-12 Rca Corporation Method of forming self-aligned contact in semiconductor devices
US4352236A (en) * 1981-07-24 1982-10-05 Intel Corporation Double field oxidation process
US4441249A (en) * 1982-05-26 1984-04-10 Bell Telephone Laboratories, Incorporated Semiconductor integrated circuit capacitor
JPH0612619B2 (ja) * 1982-09-22 1994-02-16 株式会社日立製作所 半導体メモリ装置
DE3304651A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Dynamische halbleiterspeicherzelle mit wahlfreiem zugriff (dram) und verfahren zu ihrer herstellung
US4592799A (en) * 1983-05-09 1986-06-03 Sony Corporation Method of recrystallizing a polycrystalline, amorphous or small grain material
US4466177A (en) * 1983-06-30 1984-08-21 International Business Machines Corporation Storage capacitor optimization for one device FET dynamic RAM cell
JPS6014462A (ja) * 1983-07-05 1985-01-25 Oki Electric Ind Co Ltd 半導体メモリ素子
US4570331A (en) * 1984-01-26 1986-02-18 Inmos Corporation Thick oxide field-shield CMOS process
JPS62198153A (ja) * 1986-02-26 1987-09-01 Nec Corp 半導体装置
JP2748070B2 (ja) * 1992-05-20 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
US6780718B2 (en) 1993-11-30 2004-08-24 Stmicroelectronics, Inc. Transistor structure and method for making same
US5830575A (en) * 1996-09-16 1998-11-03 Sandia National Laboratories Memory device using movement of protons
US6159829A (en) * 1996-09-16 2000-12-12 Warren; William L. Memory device using movement of protons
US6140157A (en) * 1998-08-05 2000-10-31 Sandia Corporation Memory device using movement of protons
US20080299780A1 (en) * 2007-06-01 2008-12-04 Uv Tech Systems, Inc. Method and apparatus for laser oxidation and reduction

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4152823A (en) * 1975-06-10 1979-05-08 Micro Power Systems High temperature refractory metal contact assembly and multiple layer interconnect structure
US4151537A (en) * 1976-03-10 1979-04-24 Gte Laboratories Incorporated Gate electrode for MNOS semiconductor memory device
US4114256A (en) * 1977-06-24 1978-09-19 Bell Telephone Laboratories, Incorporated Reliable metal-to-junction contacts in large-scale-integrated devices
US4163985A (en) * 1977-09-30 1979-08-07 The United States Of America As Represented By The Secretary Of The Air Force Nonvolatile punch through memory cell with buried n+ region in channel
US4149307A (en) * 1977-12-28 1979-04-17 Hughes Aircraft Company Process for fabricating insulated-gate field-effect transistors with self-aligned contacts
US4174252A (en) * 1978-07-26 1979-11-13 Rca Corporation Method of defining contact openings in insulating layers on semiconductor devices without the formation of undesirable pinholes
US4240845A (en) * 1980-02-04 1980-12-23 International Business Machines Corporation Method of fabricating random access memory device

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Publication number Publication date
US4322881A (en) 1982-04-06
JPS5588368A (en) 1980-07-04

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