JPS61179575A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61179575A JPS61179575A JP1942085A JP1942085A JPS61179575A JP S61179575 A JPS61179575 A JP S61179575A JP 1942085 A JP1942085 A JP 1942085A JP 1942085 A JP1942085 A JP 1942085A JP S61179575 A JPS61179575 A JP S61179575A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
近年、半導体装置の微細化、高集積化が著しく進んでい
る。これに伴ってゲート長が１．５μ以下のＭＯ８型ト
ランジスタ等からなる半導体装置を製造するに際しては
、次のような問題がある。
る。これに伴ってゲート長が１．５μ以下のＭＯ８型ト
ランジスタ等からなる半導体装置を製造するに際しては
、次のような問題がある。
（１）所謂ホットキャリア効果やショートチャネル効果
を防止するために、ＭＯ３型トランジスタを構成するソ
ース、ドレインの不純物領域を低濃度の浅い接合で形成
する必要がある。しかし、このようにするとソース、ド
レインの不純物領域が高抵抗化し、トランジスタの伝達
特性に悪影響を及ぼす。
を防止するために、ＭＯ３型トランジスタを構成するソ
ース、ドレインの不純物領域を低濃度の浅い接合で形成
する必要がある。しかし、このようにするとソース、ド
レインの不純物領域が高抵抗化し、トランジスタの伝達
特性に悪影響を及ぼす。
（２）不純物領域の接合を浅くすると、アルミニウム等
からなるソース、ドレインの電極形成の際に、アルミニ
ウムとシリコンの合金化によりアルミニウムの半導体基
板への突扱けげによる所謂アロイスパイクが起き、リー
ク電流が増大する。
からなるソース、ドレインの電極形成の際に、アルミニ
ウムとシリコンの合金化によりアルミニウムの半導体基
板への突扱けげによる所謂アロイスパイクが起き、リー
ク電流が増大する。
このような問題を解消するために、従来法のような半導
体装置の製造方法が開発されている。
体装置の製造方法が開発されている。
この方法は、まず第２図（Ａ）に示す如く、Ｐ型は半導
体基板１の＜１０１＞面上に選択酸化を施し、素子領域
を仕切る素子分離膜２を形成する。
体基板１の＜１０１＞面上に選択酸化を施し、素子領域
を仕切る素子分離膜２を形成する。
次いで、素子領域のチャネル領域予定部上に多結晶シリ
コンからなる所定パターンのゲート電極３をゲート絶縁
膜４を介して形成する。次いで、ゲート電極３をマスク
にして素子領域内にＮ型不純物を注入し、低濃度の不純
物領域からなるソース５、ドレイン６を形成する。 次
に同図（Ｂ）に示す如く、ゲート電極３、ソース５、ド
レイン６及び素子分離膜２上にＣＶＤ （ｃｈｅｍ ｉ
ｃａ １ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法に
より所定の膜厚の酸化膜７を形成する。
コンからなる所定パターンのゲート電極３をゲート絶縁
膜４を介して形成する。次いで、ゲート電極３をマスク
にして素子領域内にＮ型不純物を注入し、低濃度の不純
物領域からなるソース５、ドレイン６を形成する。 次
に同図（Ｂ）に示す如く、ゲート電極３、ソース５、ド
レイン６及び素子分離膜２上にＣＶＤ （ｃｈｅｍ ｉ
ｃａ １ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法に
より所定の膜厚の酸化膜７を形成する。
次に同図（Ｃ）に示す如く、酸化１１７にリアクティブ
イオンエツチングを施し、ゲート電極３の側壁部に酸化
膜からなる側壁膜８を形成する。次いで、ソース５、ド
レイン６を低抵抗化させるために側壁膜８及びゲート電
極３をマスクにしてＮ型の高濃度不純物の注入を行ない
、ソース５、ドレイン６を貫通する高濃度領域９．１０
を形成する。
イオンエツチングを施し、ゲート電極３の側壁部に酸化
膜からなる側壁膜８を形成する。次いで、ソース５、ド
レイン６を低抵抗化させるために側壁膜８及びゲート電
極３をマスクにしてＮ型の高濃度不純物の注入を行ない
、ソース５、ドレイン６を貫通する高濃度領域９．１０
を形成する。
次に同図（Ｄ）に示す如く、ソース５、ドレイン６及び
ゲートＮ極３を覆う層間絶縁膜１１を形成し、この層間
絶縁膜１１にソース５、ドレイン６に通じるコンタクト
ホールを開口する。次いで、コンタクトホールを介して
ソース５、ドレイン６に接続するアルミニウムからなる
配線１２．１３を形成して半導体装置を得る。
ゲートＮ極３を覆う層間絶縁膜１１を形成し、この層間
絶縁膜１１にソース５、ドレイン６に通じるコンタクト
ホールを開口する。次いで、コンタクトホールを介して
ソース５、ドレイン６に接続するアルミニウムからなる
配線１２．１３を形成して半導体装置を得る。
この方法では、高濃度領域９．１０の接合深さを深くす
ることにより、アルミニウム配線１２．１３によるアロ
イスパイクの発生を防止している。
ることにより、アルミニウム配線１２．１３によるアロ
イスパイクの発生を防止している。
しかしながら、次のような問題がある。
（１）リアクティブイオンエツチングにより側壁膜８を
形成する際に、オーバーエツチングが起きると素子分離
膜２も酸化膜であるため、同時にエチングされ素子分離
膜２が薄肉になる。その結果、素子分離［１２によって
隣接する素子との電気的分離を十分できなくなる。
形成する際に、オーバーエツチングが起きると素子分離
膜２も酸化膜であるため、同時にエチングされ素子分離
膜２が薄肉になる。その結果、素子分離［１２によって
隣接する素子との電気的分離を十分できなくなる。
（２）リアクティブイオンエツチングにより側壁膜８を
形成する際に、ソース５、ドレイン６の表面８Ｉ域も同
時に露出され、エツチングによる損１量を受ける。
形成する際に、ソース５、ドレイン６の表面８Ｉ域も同
時に露出され、エツチングによる損１量を受ける。
（３）側壁８！１８は、直接ソース５、ドレイン６に接
している。しかし、ＣｖＤ酸化膜からなる側壁膜８は膜
質が悪いため、側壁膜８とソース５、ドレイン６の界面
に高濃度の界面準位を形成する。
している。しかし、ＣｖＤ酸化膜からなる側壁膜８は膜
質が悪いため、側壁膜８とソース５、ドレイン６の界面
に高濃度の界面準位を形成する。
この界面準位は、実効的にゲート電極３と半導体基板１
との間の浮遊容量を大きくする。高濃度領域９．１０の
形成後に側壁膜８を除去すると、同時に素子分離１２が
薄肉になり上記〈１）の問題が発生する。
との間の浮遊容量を大きくする。高濃度領域９．１０の
形成後に側壁膜８を除去すると、同時に素子分離１２が
薄肉になり上記〈１）の問題が発生する。
（４）アロイスパイクを防止するために高濃度領域９．
１０の接合深さを深くすると、所謂ショートチャネル効
果を十分に防止できなくなる。
１０の接合深さを深くすると、所謂ショートチャネル効
果を十分に防止できなくなる。
Ｃ発明の目的）
本発明は、素子分離膜の膜厚減少防止、ゲート電極と基
板間の界面単位の低減、不純物領域の損傷防止、並びに
配線によるアロイスパイクの防止を達成した半導体装置
を容易に得ることができる半導体装置の製造方法を提供
することをその目的とするものである。
板間の界面単位の低減、不純物領域の損傷防止、並びに
配線によるアロイスパイクの防止を達成した半導体装置
を容易に得ることができる半導体装置の製造方法を提供
することをその目的とするものである。
本発明は、ソース、ドレインの形成後にこれら及びゲー
ト電極、素子分離膜上に高融点金属膜を形成し、この高
融点金属膜を金属シリサイド層に変換する工程を設けた
ので、素子分離膜の膜厚減少防止、ゲート電極と基板間
の界面単位の低減、不純物領域の損傷防止、並びに配線
によるアロイスパイクの防止を達成した半導体装置を容
易に得ることができる半導体装置の製造方法である。
ト電極、素子分離膜上に高融点金属膜を形成し、この高
融点金属膜を金属シリサイド層に変換する工程を設けた
ので、素子分離膜の膜厚減少防止、ゲート電極と基板間
の界面単位の低減、不純物領域の損傷防止、並びに配線
によるアロイスパイクの防止を達成した半導体装置を容
易に得ることができる半導体装置の製造方法である。
以下、本発明の実施例について図面を参照して説明する
。
。
まず第１図（Ａ）に示す如く、Ｐ型は半導体基板２１の
く１０１〉面上に選択酸化を施し、素子領域を仕切る素
子分離膜２２を形成する。次いで、素子領域のチャネル
領域予定部上に多結晶シリコンからなる所定パターンの
ゲート電極２３をゲート絶縁膜４を介して形成する。次
いで、ゲート電極２３及び素子分離膜２２をマスクにし
て素子領域内にＮ型不純物を注入し、低濃度の不純物領
域からなる接合深さの浅いソース２５、ドレイン２６を
形成する。Ｎ型不純物は、例えば燐を使用し、１０１３
ｃｍ′２ドーズ量で注入する。
く１０１〉面上に選択酸化を施し、素子領域を仕切る素
子分離膜２２を形成する。次いで、素子領域のチャネル
領域予定部上に多結晶シリコンからなる所定パターンの
ゲート電極２３をゲート絶縁膜４を介して形成する。次
いで、ゲート電極２３及び素子分離膜２２をマスクにし
て素子領域内にＮ型不純物を注入し、低濃度の不純物領
域からなる接合深さの浅いソース２５、ドレイン２６を
形成する。Ｎ型不純物は、例えば燐を使用し、１０１３
ｃｍ′２ドーズ量で注入する。
次に同図（Ｂ）に示す如く、ゲート電極２３、ソース２
５、ドレイン２６及び素子分離膜２２上にモリブデン等
からなる高融点金属膜２７及びＣＶＤ（ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｃｊｅｐｏｓ：ｔ：ｏｎ）法によ
る酸化膜２８を順次積層形成する。 次に同図（Ｃ）に
示す如く、酸化膜２８に高融点金属膜２７が露出するま
でリアクティブイオンエツチングを施し、ゲート電極２
３の側壁部に酸化膜からなる側壁膜２９を形成する。
５、ドレイン２６及び素子分離膜２２上にモリブデン等
からなる高融点金属膜２７及びＣＶＤ（ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｃｊｅｐｏｓ：ｔ：ｏｎ）法によ
る酸化膜２８を順次積層形成する。 次に同図（Ｃ）に
示す如く、酸化膜２８に高融点金属膜２７が露出するま
でリアクティブイオンエツチングを施し、ゲート電極２
３の側壁部に酸化膜からなる側壁膜２９を形成する。
次に同図（Ｄ＞に示す如く、側壁膜２９及びゲート電極
２３をマスクにして高融点金属膜２７とソース２５、ド
レイン２６との界面に達するような加速電圧で例えばヒ
素イオンまたはシリコンイオンを注入し、高融点金属膜
２７がモリブデンの場合には、約５５０℃程度の低温で
熱処理を施す。
２３をマスクにして高融点金属膜２７とソース２５、ド
レイン２６との界面に達するような加速電圧で例えばヒ
素イオンまたはシリコンイオンを注入し、高融点金属膜
２７がモリブデンの場合には、約５５０℃程度の低温で
熱処理を施す。
この処理によって、ゲート電極２３及びソース２５、ド
レイン２６上の高融点金属膜２７のうち側壁膜２９に覆
われていないためにイオン注入を受けた部分が金属シリ
サイド層３０となる。
レイン２６上の高融点金属膜２７のうち側壁膜２９に覆
われていないためにイオン注入を受けた部分が金属シリ
サイド層３０となる。
次に同図（Ｅ）に示す如く、側壁ＩＩ！２９をエツチン
グにより除去する。このとき素子分離膜２２は高融点金
属膜２７（こよって依然覆われている。
グにより除去する。このとき素子分離膜２２は高融点金
属膜２７（こよって依然覆われている。
次いで、シリサイトイ６しないで残存している高融点金
属膜２７をエツチングにより除去する。
属膜２７をエツチングにより除去する。
次に同図（Ｆ）に示す如く、ソース２５、ドレイン２６
及びゲート電極２３を覆う居間絶縁膜３１を形成し、こ
の層間絶縁膜３１にソース２５、ドレイン２６に通じる
コンタクトホールを開口する。次いで、コンタクトホー
ルを介してソース２５、ドレイン２６に接続するアルミ
ニウムからなる配線３２．３３を形成して半導体装置を
得る。
及びゲート電極２３を覆う居間絶縁膜３１を形成し、こ
の層間絶縁膜３１にソース２５、ドレイン２６に通じる
コンタクトホールを開口する。次いで、コンタクトホー
ルを介してソース２５、ドレイン２６に接続するアルミ
ニウムからなる配線３２．３３を形成して半導体装置を
得る。
このようにこの半導体装置の製造方法によれば、次のよ
うな効果を有する。
うな効果を有する。
（１）ホットキャリア効果及びショートチャネル効果防
止のためにソース２５、ドレイン２６を低濃度で浅い接
合を持った不純物拡散領域で形成しても、ソース２５、
ドレイン２６の表面に金属シリサイド層３０が形成され
ているので、ソース２５、ドレイン２６を低抵抗に設定
することができる。また、金属シリサイド層３０によっ
て、アルミニウム配線３２．３３からのアロイスパイク
を防止することができる。
止のためにソース２５、ドレイン２６を低濃度で浅い接
合を持った不純物拡散領域で形成しても、ソース２５、
ドレイン２６の表面に金属シリサイド層３０が形成され
ているので、ソース２５、ドレイン２６を低抵抗に設定
することができる。また、金属シリサイド層３０によっ
て、アルミニウム配線３２．３３からのアロイスパイク
を防止することができる。
（２）側壁膜２９を形成するためのりアクティブイオン
エツチングの際に、素子分離膜２２は高融点金属膜２７
で覆われているので、オーバーエツチングが起きても素
子分離膜２２の膜減りを防止することができる。
エツチングの際に、素子分離膜２２は高融点金属膜２７
で覆われているので、オーバーエツチングが起きても素
子分離膜２２の膜減りを防止することができる。
（３）ソース２５、ドレイン２６の表面上にも高融点金
属膜２７が形成されているので、リアクティブイオンエ
ツチングによってソース２５、ドレイン２６の表面を損
傷するのを防止することができる。
属膜２７が形成されているので、リアクティブイオンエ
ツチングによってソース２５、ドレイン２６の表面を損
傷するのを防止することができる。
（４）ソース２５、ドレイン２６及びゲート電極２３上
に金属シリサイド層３０を形成してから側壁膜２９を除
去するので、側壁膜２９による境面準位の増加を防止で
きる。
に金属シリサイド層３０を形成してから側壁膜２９を除
去するので、側壁膜２９による境面準位の増加を防止で
きる。
（５）ゲート電極２３上に金属シリサイド層３０が形成
されているので、ゲート配線の低抵抗化を図って高速動
作を行なうことができる。
されているので、ゲート配線の低抵抗化を図って高速動
作を行なうことができる。
（６）高融点金属Ｉｌ！２７をシリサイド化しているの
で、層間絶縁膜３１の形成に熱酸化法を採用することが
できる。また、金属シリサイド層３０は、シリコン酸化
膜との密着性が良いので、高融点金属１ｉ１２７をソー
ス２５、ドレイン２６及びゲート電極２３上に形成した
場合に比べて、素子の信頼性を向上させることができる
。
で、層間絶縁膜３１の形成に熱酸化法を採用することが
できる。また、金属シリサイド層３０は、シリコン酸化
膜との密着性が良いので、高融点金属１ｉ１２７をソー
ス２５、ドレイン２６及びゲート電極２３上に形成した
場合に比べて、素子の信頼性を向上させることができる
。
（７）ソース２５、ドレイン２６の接合深さを浅くする
必要がないので、ショートチャネル効果を十分に防止で
きる。
必要がないので、ショートチャネル効果を十分に防止で
きる。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、素子分離膜の膜厚減少防止、ゲート電極と基
板間の界面単位の低減、不純物領域の損傷防止、並びに
配線によるアロイスバイクの防止を達成した半導体装置
を容易に得ることができる。
によれば、素子分離膜の膜厚減少防止、ゲート電極と基
板間の界面単位の低減、不純物領域の損傷防止、並びに
配線によるアロイスバイクの防止を達成した半導体装置
を容易に得ることができる。
第１図（Ａ）乃至同図（Ｆ）は、本発明の実施例を工程
順に示す説明図、第２図（Ａ）乃至同図（Ｄンは、従来
の半導体装置の製造方法を工程順に示す説明図である。 ２１・・・半導体基板、２２・・・素子分離膜、２３・
・・ゲート電極、２４・・・ゲート絶縁膜、２５・・・
ソース、２６・・・ドレイン、２７・・・高融点金属膜
、２８・・・酸化膜、２９・・・側壁膜、３０・・・金
属シリサイド層、３１・・・層助絶縁膜、３２．３３・
・・配線出願人代理人 弁理士 鈴江武彦 第１図 第１図 第２図
順に示す説明図、第２図（Ａ）乃至同図（Ｄンは、従来
の半導体装置の製造方法を工程順に示す説明図である。 ２１・・・半導体基板、２２・・・素子分離膜、２３・
・・ゲート電極、２４・・・ゲート絶縁膜、２５・・・
ソース、２６・・・ドレイン、２７・・・高融点金属膜
、２８・・・酸化膜、２９・・・側壁膜、３０・・・金
属シリサイド層、３１・・・層助絶縁膜、３２．３３・
・・配線出願人代理人 弁理士 鈴江武彦 第１図 第１図 第２図
Claims (1)
- 第１導電型の半導体基板の所定領域に素子分離膜で囲
まれた素子領域を形成する工程と、該素子領域のチャネ
ル領域予定部上にゲート絶縁膜を介してゲート電極を形
成する工程と、該ゲート電極をマスクにして第２導電型
の不純物を前記素子領域に導入して不純物領域を形成す
る工程と、前記ゲート電極、前記ゲート絶縁膜、及び不
純物領域の露出表面を覆う高融点金属膜を形成する工程
、該高融点金属膜上に絶縁膜を形成する工程と、該絶縁
膜に反応性イオンエッチングを施して側壁膜を前記ゲー
ト電極の側壁部に形成する工程と、前記高融点金属膜中
に所定導電型の不純物を導入した後、熱処理を施して前
記不純物領域上に金属シリサイド層を形成する工程とを
具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1942085A JPS61179575A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1942085A JPS61179575A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61179575A true JPS61179575A (ja) | 1986-08-12 |
Family
ID=11998766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1942085A Pending JPS61179575A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61179575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111063A (ja) * | 2002-09-13 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 高圧放電ランプの製造方法 |
-
1985
- 1985-02-04 JP JP1942085A patent/JPS61179575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111063A (ja) * | 2002-09-13 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 高圧放電ランプの製造方法 |
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