JPH0314241A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0314241A JPH0314241A JP15141489A JP15141489A JPH0314241A JP H0314241 A JPH0314241 A JP H0314241A JP 15141489 A JP15141489 A JP 15141489A JP 15141489 A JP15141489 A JP 15141489A JP H0314241 A JPH0314241 A JP H0314241A
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Landscapes
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、更に詳しくは
半導体基板の拡散層上に選択的にソリサイド膜を形成す
るようにした半導体装置の製造方法に関するものである
。
半導体基板の拡散層上に選択的にソリサイド膜を形成す
るようにした半導体装置の製造方法に関するものである
。
（ロ）従来の技術
一般に、ＬＳＩの高集積化によりトランジスタは、より
微細化され、ゲート電極の配線抵抗、上層配線とのコン
タクト抵抗およびソース／トレインの拡散層での拡散抵
抗が高くなり、微細トランジスタの駆動力の低下が問題
となってきている。
微細化され、ゲート電極の配線抵抗、上層配線とのコン
タクト抵抗およびソース／トレインの拡散層での拡散抵
抗が高くなり、微細トランジスタの駆動力の低下が問題
となってきている。
そのため、上記各抵抗を低下させる手段としてゲート多
結晶ソリコン上および拡散層上にシリサイド膜を自己整
合的に形成する技術が検討されている。
結晶ソリコン上および拡散層上にシリサイド膜を自己整
合的に形成する技術が検討されている。
第２図は素子の分離にＬＯＣＯ３法を用いた従来例を示
す。
す。
スナわち、第２図（ａ）に示すように、シリコン基板１
上に５ｉｆｔのＬＯＣＯ３酸化膜２ａおよびゲート酸化
膜２ｂが形成され、ＬＯＧＯ８酸化膜２ａをマスクにし
てＢＦ２”か注入されて拡散層３が形成され、続いて、
両酸化膜２ａ、２ｂを所定厚たけ除去して拡散層３の表
面を露出し［第２図（ｂ）参照］、次に、全面にＴｉ膜
５を形成し［第２図（ｃ）参照］、しかる後、所定の雰
囲気中で熱処理を付して拡散層３の上にＴｉＳｉ２膜７
を形成する［第２図（ｄ）参照コ。
上に５ｉｆｔのＬＯＣＯ３酸化膜２ａおよびゲート酸化
膜２ｂが形成され、ＬＯＧＯ８酸化膜２ａをマスクにし
てＢＦ２”か注入されて拡散層３が形成され、続いて、
両酸化膜２ａ、２ｂを所定厚たけ除去して拡散層３の表
面を露出し［第２図（ｂ）参照］、次に、全面にＴｉ膜
５を形成し［第２図（ｃ）参照］、しかる後、所定の雰
囲気中で熱処理を付して拡散層３の上にＴｉＳｉ２膜７
を形成する［第２図（ｄ）参照コ。
（ハ）発明か解決しようとする課題
しかし、ＬＯＣＯ９法による素子分離を用１，１ｆこ場
合、ＬＯＧＯ９酸化膜２ａはテーノ（−状であるから、
表面のＳｉＯ２膜を除去する際に、第２図（ｂ）に示す
ように、オーツく一エッチ量Ａ（こ文１してＬＯＣＯ８
端部での分離端におし１て接合深さｈ＜Ａ／ ００８０
分だけ浅くなる。そのため、この上（こシリサイド膜を
形成すると、接合のリークｈ文発生するおそれがあり、
しかち低抵抗化のため（こン１ノサイド膜を厚くするの
は難しし１゜ また、拡散層の表面積の縮小化に伴し）、拡散層上に直
接上層配線とコンタクトをとる場合、アライメントマー
ジンからの制限より、コンタクト１盃が小さくなるおそ
れがある。
合、ＬＯＧＯ９酸化膜２ａはテーノ（−状であるから、
表面のＳｉＯ２膜を除去する際に、第２図（ｂ）に示す
ように、オーツく一エッチ量Ａ（こ文１してＬＯＣＯ８
端部での分離端におし１て接合深さｈ＜Ａ／ ００８０
分だけ浅くなる。そのため、この上（こシリサイド膜を
形成すると、接合のリークｈ文発生するおそれがあり、
しかち低抵抗化のため（こン１ノサイド膜を厚くするの
は難しし１゜ また、拡散層の表面積の縮小化に伴し）、拡散層上に直
接上層配線とコンタクトをとる場合、アライメントマー
ジンからの制限より、コンタクト１盃が小さくなるおそ
れがある。
この発明は、拡散層上にノリサイド膜を形成するに際し
て、素子分離膜の分離端において、接合のリークが発生
するのを防止できる半導体装置の製造方法を提供するこ
とを目的の一つとするものである。
て、素子分離膜の分離端において、接合のリークが発生
するのを防止できる半導体装置の製造方法を提供するこ
とを目的の一つとするものである。
（ニ）課題を解決するための手段および作用この発明は
、シリコン基板上の少なくとも不純物拡散層上に自己整
合的にシリサイド膜を形成するに際して、シリコン基板
上に素子分離用の溝を形成し、その溝に酸化シリコンを
埋設して素子分離部を形成し、続いて、シリコン基板表
面に熱酸化によって酸化シリコンのゲート酸化膜を形成
した後、シリコン基板上にゲート酸化膜を介して不純物
を注入し、不純物拡散層を上記素子分離部の周囲に形成
し、次に、少なくとも不純物拡散層表面が露出するよう
ゲート酸化膜を除去し、しかる後、不純物拡散層の露出
面上に選択的にシリサイド膜を形成することを特徴とす
る半導体装置の製造方法である。
、シリコン基板上の少なくとも不純物拡散層上に自己整
合的にシリサイド膜を形成するに際して、シリコン基板
上に素子分離用の溝を形成し、その溝に酸化シリコンを
埋設して素子分離部を形成し、続いて、シリコン基板表
面に熱酸化によって酸化シリコンのゲート酸化膜を形成
した後、シリコン基板上にゲート酸化膜を介して不純物
を注入し、不純物拡散層を上記素子分離部の周囲に形成
し、次に、少なくとも不純物拡散層表面が露出するよう
ゲート酸化膜を除去し、しかる後、不純物拡散層の露出
面上に選択的にシリサイド膜を形成することを特徴とす
る半導体装置の製造方法である。
すなわち、この発明は、シリコン基板上に形成された不
純物拡散層上に選択的にノリサイト膜を形成するに際し
て、不純物拡散層と接合される素子分離部を、シリコン
基板上に溝を形成した後、その溝にＳｉＯ２を埋設して
形成するようにしたので、素子分離部上面から不純物拡
散層表面に至るゲート酸化膜を水平な積層膜に形成でき
、これによりゲート酸化膜を分離端の領域においても接
合深さを均一にして除去てき、拡散層厚を分離端近傍で
も従来法と比較して薄くすることなく拡散層の表面を露
出できる。その結果、拡散層上にシリサイド膜を形成し
ても接合のリークが発生するおそれを軽減でき、しかも
シリサイド膜を厚く形成できて拡散抵抗を低減できる。
純物拡散層上に選択的にノリサイト膜を形成するに際し
て、不純物拡散層と接合される素子分離部を、シリコン
基板上に溝を形成した後、その溝にＳｉＯ２を埋設して
形成するようにしたので、素子分離部上面から不純物拡
散層表面に至るゲート酸化膜を水平な積層膜に形成でき
、これによりゲート酸化膜を分離端の領域においても接
合深さを均一にして除去てき、拡散層厚を分離端近傍で
も従来法と比較して薄くすることなく拡散層の表面を露
出できる。その結果、拡散層上にシリサイド膜を形成し
ても接合のリークが発生するおそれを軽減でき、しかも
シリサイド膜を厚く形成できて拡散抵抗を低減できる。
また、ソリサイド膜表面から素子分離部表面にわたるコ
ンタクト領域を確保てき、コンタクト形成時のアライメ
ントマージンを大きくできる。
ンタクト領域を確保てき、コンタクト形成時のアライメ
ントマージンを大きくできる。
この発明において、素子分離部は、素子分離部形成領域
にＲＩＥて溝を開けた後にＣＶＤ法で酸化シリコンを埋
設して形成される。
にＲＩＥて溝を開けた後にＣＶＤ法で酸化シリコンを埋
設して形成される。
この発明において、不純物拡散層は、ノリサイト膜を形
成する前に不純物としてドーパントをイオン注入して形
成される。
成する前に不純物としてドーパントをイオン注入して形
成される。
そして、上記ソリサイド膜を形成する際に、素子分離部
のＳ ｉ Ｏ２膜上に形成された、例えば、窒化チタン
をパターニングしてそこで上層配線とのコンタクトが形
成される。
のＳ ｉ Ｏ２膜上に形成された、例えば、窒化チタン
をパターニングしてそこで上層配線とのコンタクトが形
成される。
この発明におけるシリサイド膜として、ＴｌＣｏ Ｔ
ａ、Ｐｔなどのメタルが使用されろ。
ａ、Ｐｔなどのメタルが使用されろ。
（ホ）実施例
以下図に示す実施例に基づいてこの発明を詳述する。な
お、これによってこの発明は限定を受けるものではない
。
お、これによってこの発明は限定を受けるものではない
。
第１図（ｄ）において、ＢＦ２’の高濃度Ｐ型不純物拡
散層３およびポリＳ１のゲート電極４を有するシリコン
基板ｌ上に、拡散層３の周辺を基板ｌの表面に形成され
た溝１ａと溝に埋設されたＳｉＯ２からなる素子分離部
２０が配設され、拡散層表面およびゲート電極４上には
ＴｉＳｉ２のシリサイド膜６か配設されている。
散層３およびポリＳ１のゲート電極４を有するシリコン
基板ｌ上に、拡散層３の周辺を基板ｌの表面に形成され
た溝１ａと溝に埋設されたＳｉＯ２からなる素子分離部
２０が配設され、拡散層表面およびゲート電極４上には
ＴｉＳｉ２のシリサイド膜６か配設されている。
また、ゲート電極４には、下面および側壁にそれぞれ５
ｉＯｚのゲート酸化膜２２Ｌおよびサイドウオール２ｂ
が形成されている。
ｉＯｚのゲート酸化膜２２Ｌおよびサイドウオール２ｂ
が形成されている。
そして、全面にＣＶＤ法によってＳｉＯｘの層間絶縁膜
８が形成されるとともに、ゲート電極４とのコンタクト
ホール１０を介してＡｌ−９ｉの上層配線９がノリサイ
ト膜６と接続され、不純物拡散層３と上層配線９のコン
タクトは、素子分離部２０の表面および不純物拡散層３
上のソリサイド膜６の表面にまたがる領域に配設された
ＴｉＮ膜７と、コンタクトホール１１を介しておこなわ
れる。
８が形成されるとともに、ゲート電極４とのコンタクト
ホール１０を介してＡｌ−９ｉの上層配線９がノリサイ
ト膜６と接続され、不純物拡散層３と上層配線９のコン
タクトは、素子分離部２０の表面および不純物拡散層３
上のソリサイド膜６の表面にまたがる領域に配設された
ＴｉＮ膜７と、コンタクトホール１１を介しておこなわ
れる。
以下製造方法について説明する。
ＬＤＤ型のトランジスタを製造するには、まず、シリコ
ン基板ｌ上に素子分離用の溝１ａを形成し、その溝に酸
化シリコンを埋設して素子分離部２０を形成し、続いて
、シリコン基板ｌの表面に熱酸化によって酸化シリコン
のゲート酸化膜２ａを形成した後この上に酸化シリコン
２ｂで覆われたポリシリコンのゲート電極部４を形成し
、その後、ケート電極部４をマスクにしてシリコン基板
１上にＢＦ２”をイオン注入してＰ゛拡散層３およびＰ
拡散層３ａを上記素子分離部２０で包囲して形成し［第
１図（ａ）参照］、次いで、酸化シリコンの選択エツチ
ングをおこなって不純物拡散層３上およびゲート電極部
４上面の酸化シリコン膜を除去し［第１図（ｂ）参照］
、続いて、全面にＴｉ膜を積層した後（図示せず）、Ｎ
２ガス雰囲気中で、６５０°Ｃで熱処理を付して不純物
拡散層３およびケート電極部４上に自己整合的にＴｉＳ
ｉ２のソリサイド膜６を形成し、続いて上記Ｎ２ガスと
Ｔｉが反応してなる酸化シリコン膜上のＴｉＨの導電膜
のうち、パターニングによって、素子分離部２０上の導
電膜部分７のみを、不純物拡散層３上のソリサイド膜６
と接続するよう残存させ［第１図（ｃ）参照］、しかる
後、全面にＣＶＤ法によってＳｉＯｘの層間絶縁膜８を
形成した後、上記導電膜部分７上およびゲート電極部４
上の層間絶縁膜８を開口してコンタクトホール１１．１
０を形成し、続いて、各コンタクトホール１１．１０を
介してＡｌ−３ｉの上層配線９を形成する［第１図（ｄ
）参照］。
ン基板ｌ上に素子分離用の溝１ａを形成し、その溝に酸
化シリコンを埋設して素子分離部２０を形成し、続いて
、シリコン基板ｌの表面に熱酸化によって酸化シリコン
のゲート酸化膜２ａを形成した後この上に酸化シリコン
２ｂで覆われたポリシリコンのゲート電極部４を形成し
、その後、ケート電極部４をマスクにしてシリコン基板
１上にＢＦ２”をイオン注入してＰ゛拡散層３およびＰ
拡散層３ａを上記素子分離部２０で包囲して形成し［第
１図（ａ）参照］、次いで、酸化シリコンの選択エツチ
ングをおこなって不純物拡散層３上およびゲート電極部
４上面の酸化シリコン膜を除去し［第１図（ｂ）参照］
、続いて、全面にＴｉ膜を積層した後（図示せず）、Ｎ
２ガス雰囲気中で、６５０°Ｃで熱処理を付して不純物
拡散層３およびケート電極部４上に自己整合的にＴｉＳ
ｉ２のソリサイド膜６を形成し、続いて上記Ｎ２ガスと
Ｔｉが反応してなる酸化シリコン膜上のＴｉＨの導電膜
のうち、パターニングによって、素子分離部２０上の導
電膜部分７のみを、不純物拡散層３上のソリサイド膜６
と接続するよう残存させ［第１図（ｃ）参照］、しかる
後、全面にＣＶＤ法によってＳｉＯｘの層間絶縁膜８を
形成した後、上記導電膜部分７上およびゲート電極部４
上の層間絶縁膜８を開口してコンタクトホール１１．１
０を形成し、続いて、各コンタクトホール１１．１０を
介してＡｌ−３ｉの上層配線９を形成する［第１図（ｄ
）参照］。
このように本実施例では、素子分離部２０の分離端近傍
の拡散層３ても、その層厚は他の拡散層部分と変わらず
、逆バイアス印加時の接合リーク電流を低減できろ。ま
た、拡散層３上から素子分離部２０上にわたりＴｉＮ膜
７を残存させることにより、拡散層上のみならず広い領
域で上層配線７とのコンタクト領域を確保できるととも
に、コンタクトホール１１を形成する際に、コンタクト
エッチにおけるオーバーエッチにも余裕ができる。
の拡散層３ても、その層厚は他の拡散層部分と変わらず
、逆バイアス印加時の接合リーク電流を低減できろ。ま
た、拡散層３上から素子分離部２０上にわたりＴｉＮ膜
７を残存させることにより、拡散層上のみならず広い領
域で上層配線７とのコンタクト領域を確保できるととも
に、コンタクトホール１１を形成する際に、コンタクト
エッチにおけるオーバーエッチにも余裕ができる。
しかも同じ大きさのコンタクト径を用いる場合、下部コ
ンタクト面積が大きくなるため、コンタクト・フォト時
のアライメントマージンをゆるくできる。
ンタクト面積が大きくなるため、コンタクト・フォト時
のアライメントマージンをゆるくできる。
（へ）発明の効果
以上のようにこの発明によれば、半導体集積回路のソリ
サイド膜を有する半導体装置において、シリコン酸化膜
により素子分離された、浅い拡散層上にソリサイド膜を
接合リークを発生させることなく形成でき、厚いソリサ
イド膜を積層できて拡散抵抗を低減できる。また、素子
分離部上に同時形成された導電膜上にコンタクトを形成
できてコンタクト形成時のマージンを大きくできる。
サイド膜を有する半導体装置において、シリコン酸化膜
により素子分離された、浅い拡散層上にソリサイド膜を
接合リークを発生させることなく形成でき、厚いソリサ
イド膜を積層できて拡散抵抗を低減できる。また、素子
分離部上に同時形成された導電膜上にコンタクトを形成
できてコンタクト形成時のマージンを大きくできる。
第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図は従来例を示す製造工程説明図である。 シリコン基板、 １ａ・・・・・溝 ＆・・ ・ゲート酸化膜、 ・・Ｐ゛拡散層、 ・・ＴｉＳｉ２のソリサイド膜、 ・ コンタクトホール、 ・・・素子分離部。 ＝９ チ １ 図 雲 助 （ｂ） （Ｃ） （ｄ）
説明図、第２図は従来例を示す製造工程説明図である。 シリコン基板、 １ａ・・・・・溝 ＆・・ ・ゲート酸化膜、 ・・Ｐ゛拡散層、 ・・ＴｉＳｉ２のソリサイド膜、 ・ コンタクトホール、 ・・・素子分離部。 ＝９ チ １ 図 雲 助 （ｂ） （Ｃ） （ｄ）
Claims (1)
- 【特許請求の範囲】 １、シリコン基板上の少なくとも不純物拡散層上に自己
整合的にシリサイド膜を形成するに際して、 シリコン基板上に素子分離用の溝を形成し、その溝に酸
化シリコンを埋設して素子分離部を形成し、続いて、シ
リコン基板表面に熱酸化によって酸化シリコンのゲート
酸化膜を形成した後、シリコン基板上にゲート酸化膜を
介して不純物を注入し、不純物拡散層を上記素子分離部
の周囲に形成し、次に、少なくとも不純物拡散層表面が
露出するようゲート酸化膜を除去し、しかる後、不純物
拡散層の露出面上に選択的にシリサイド膜を形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151414A JPH0777263B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151414A JPH0777263B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314241A true JPH0314241A (ja) | 1991-01-22 |
| JPH0777263B2 JPH0777263B2 (ja) | 1995-08-16 |
Family
ID=15518090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151414A Expired - Fee Related JPH0777263B2 (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777263B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470124B1 (ko) * | 2002-09-05 | 2005-02-05 | 동부아남반도체 주식회사 | 반도체 소자의 실리사이드 어닐 블록층과 샐로우 트렌치아이솔레이션 블록층 제조 방법 |
| US7326644B2 (en) | 2003-01-28 | 2008-02-05 | Nec Electronics Corporation | Semiconductor device and method of fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503025A (ja) * | 1986-01-24 | 1988-11-02 | サムソン エレクトロニクス コーポレーション リミテッド | Ｃｍｏｓ構造を形成する方法 |
| JPH0227737A (ja) * | 1988-07-15 | 1990-01-30 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-06-13 JP JP1151414A patent/JPH0777263B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503025A (ja) * | 1986-01-24 | 1988-11-02 | サムソン エレクトロニクス コーポレーション リミテッド | Ｃｍｏｓ構造を形成する方法 |
| JPH0227737A (ja) * | 1988-07-15 | 1990-01-30 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470124B1 (ko) * | 2002-09-05 | 2005-02-05 | 동부아남반도체 주식회사 | 반도체 소자의 실리사이드 어닐 블록층과 샐로우 트렌치아이솔레이션 블록층 제조 방법 |
| US7326644B2 (en) | 2003-01-28 | 2008-02-05 | Nec Electronics Corporation | Semiconductor device and method of fabricating the same |
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| JPH0777263B2 (ja) | 1995-08-16 |
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