JPS63503025A - Ｃｍｏｓ構造を形成する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は相補ＰＭＯ８及びＮＭＯ８集積回路構造を形成する方法に関する。

背景技術 マイクロエレクトロニクス産業における定常的な目標の１つは小さな装置の上に おける実装密度を増加するよう成分の寸法及び間隔を小さくすることであった。

しかし、それらの技術はＬＳＩ及びＶＬＳＩｉ通ｐ未来技術の方に進んできた現 在、集積回路構造及びそれに関連する間隔及び拡散深度等を更に小さく、更に高 密度にすることでは困難性が極限まで増加してきた。すなわち、寸法を小さくす るために生ずる色々の問題の発生が多くなってきた。言換えると、それは実装密 度及び回路／４７オーマンスを上げることによって生じた貸しを相殺するような 生産高の減少となってきた。それら問題点の主なものは、たぶん、いわゆるＶｇ −ト・チャンネル効果であろう。それらはダート酸化物及び（又は）基板へのホ ット・キャリヤ注入、ソース−ドレイン・パンチ・スルー、チャネル長尺ヒトレ イン／ソース動作電圧を伴うしきい値電圧域、サブしきい値漏洩及び衝撃イオン 化などを含む。例えば、ホット・キャリヤの注入において、狭いチャンネル領域 により及びドレインに隣接して発生した高い電界によってゲート酸化物に注入さ れ、その結実装置のしきい値電圧を変化させることになる。このようなショート ・チャンネル効果に加え、ゲート電極とソース及びドレイン拡散との間のオーバ ーラツプは装置の動作速度を減少するミラー（Ｍｉｌｌｅｒ）　キャパシタンス として知られる拡散領域とダートとの間に生じる寄生容量を発生させる。

上記のホット電子キャリヤ注入、低電圧ブレークダウン及び衝撃イオン化問題は 軽くドープしたドレイン−ソース（ＬＤＤ）領域を使用して解決することができ る。

この構造はブレークダウン電圧を上げ、ドレイン・ピンチオフ領域における高い 電界をｎ″″″領域げることによって衝撃イオン化及びホット電子エミッション を減少することができる。

ＬＤＤ構造を製造する１つの方法は異方性及びリアクティブ・イオン・エツチン グ（ＲＩＥ）のようなエツチング技術に関するサイドウオール・スペーサの使用 を含む。Ｔｓａｎｇほかの６酸化物サイドウオール・スペーサ技術によるハイノ ４フォーマンスＬＤＤＦＥＴ　ｏ　製造ｍ（ＩＥＥＥＴｒａｎｓａｃｔｔｏｎｓ 　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　Ｖｏｌ、　ＥＤ−２９゜Ａ４， １９８２年４月、５９０〜５９６頁）はＬＤＤ　ＮＭＯ８ＦＥｒを形成する方法 を開示している。Ｔａａｎｇほかによると、ゲート酸化物、ポリシリコン・ゲー ト及び酸化物エツチング・マスクから成るポリシリコン・ｒ−）構造を形成した 後、ｎ−形イオンを注入してｎ−ＬＤＤ領域を形成する。そこで、希望する厚さ の化学蒸着（ＣＶＤ）二酸化シリコン層がコン７オーマリイにデポジットされ、 方向性ＲＩＥを使用してＣＶＤ酸化物のノラナ部分が除かれ、ポリシリコン・ダ ート構造の上に縦形酸化物ティドウオール・スペーサが残される。サイドウオー ル・スペーサはｎ　ソース及びドレイン領域の砒素イオン注入中のマスクとして 使用される。

１９８２年５月２５日発行の米国筒４，３３０，９３１号Ｌｉｕ特許はｎ−ソー ス及びドレインを拡張した自己整列シリコン・グー）　ＮＭＯ８ＦＥＴ　を形成 する方法を開示している。この方法では、窒化物オーバハング・マスクを有する ポリシリコン・ダートを形成した後、砒素イオンを注入してｎ＋ソース及びドレ インを形成する。この注入工程中、窒化物のオーバハングによるあるイオンのブ ロッキングのため、軽くドープされたソース及びドレイン拡張部も形成される。

この構造に高温酸化工程を行い、１００ナノメートル厚の酸化物をポリシリコン ・ゲート及びソース、ドレイン領域に対応する基板のサイズの上に成長させる。

このｎ＋ソース、ドレイン領域の上に形成された酸化物はアルゴン・イオン注入 で破壊される。この酸化物破壊工程中、ゲートのサイドウオールにおけるｎ−ソ ース及びドレイン拡張領域上の酸化物は窒化物オーバハング・マスクによって保 護される。破損酸化物と窒化物マスクとはここで除去され、露出したｎ＋ソース 及びドレイン領域とダートとの上にタングステン層が選択的にデポジットされる 。

Ｌｉｕ特許４．３３０．９３１方法の酸化物破損工程は余分な処理工程のみでな く、非常に注意深い制御が必要である。その上、ポリシリコンをアンダカットす る際フィシなる変化でも、アルゴン・イオン・ｙｌｅ７バードメントエ程中サイ ドウオール酸化物に対して損傷を与えるかもしれない。Ｌｉｕ特許方法は、その ほか、非常に薄い１００ナノメートル厚のポリシリコン・ゲート・サイドウオー ル酸化物の形成に対して限界があるように見える。

１９８０年４月１５日に発行されたＪｅｃｍｅｎ　の米国特許第４．１９８．２ ５０号も多結晶シリコン・ダート電極にオーバハング・マスクを使用してＬＤＤ 構造の注入を行うようにしている。この場合のマスクは二酸化シリコンである。

オーバハング・マスクは支持するポリ・ゲートのウェット・ケミカル・オーバエ ツチングによって設けられ、そしてｎ＋ソース、ドレイン領域が注入される。注 入中、マスク・オーバハングは全部ではないが大きな比率の付帯的注入様を吸収 する。その結果、ソース及びドレイン注入はチャンネルとｎ＋ソース及びドレイ ン領域との間のマスク・オーバハングの下に浅く軽くドープされたＬＤＤ領域を も形成する。

前述したように、ダート電極とソース及びドレインとの間のオーバラッグは高周 波応答及び動作速度を減小させるミラー（Ｍｉｌｌｅｒ）キャノｆシタンスとし て知られる注入領域とダートとの間に寄生容量を生じさせる。

深さの増加はパンチスルーのかかりやすさをも増加するだろう◎Ｊｅｃｍｅｎ　 １２５０特許は、その後の高温処理中、そのＬＤＤ領域が目にみえて（横にも縦 にも〕拡散しないと説明している。その結果、ＬＤＤ領域は意味を持つ程ゲート にオーバラップせず、浅いジャンクションの深さを維持する。この初期に浅く整 列したＬＤＤ領域とその後の寸法的安定性はＭｉｌｌｅｒキャパシタンスを減少 する。

１９８５年３月１２日に発行されたＣｈｊａｏ米国特許第４，５０３，６１０号 はこの出願の出願人に譲渡され、ＬＤＤ構造及びサイドウオール酸化物スペーサ の両方ヲ含むＮＭＯＳ装置を形成するための再生可能な製造方法に向けられてい る。最初、ダート酸化物を形成した後、ドープド・ポリシリコン層、酸化シリコ ン層及び窒化シリコン層を形成し、ダート電極の構造にポリ−酸化物−窒化物を パターン化し、イオン注入によ、ｊ：Ｉｎ−ＬＤＤ領域がゲートと自己整列して 形成される。そこで低温セレクティプ酸化方法によシ、軽くドーグされた露出基 板の上より高くドーグされたポリシリコン・ダートの縦サイドウオールに厚い酸 化物層を形成する。そこで、ｎ＋ソース及びドレイン注入をＬＤＤ領域と自己整 列し、基板の金属化中、ソース／ドレイン拡散に′対するダートの短絡を防止す るようにした厚いサイドウオール酸化物スペーサを残して薄いソース／ドレイン 酸化物を容易に除去することができる。

ＩＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　ＢｕｌｌｅｔｉｎのＣｏ ｒｄｅｌｌｇの論文（Ｖｏｌ、２６、扁１２．１９８０年５月、６５８４〜６５ ８６頁）”Ｓｕｂｍｉｅｒｏｎ　ＩＧＦＥＴ　Ｄｅｖｉｃｅ　ｗｉｔｈ　Ｄｏｕ ｂｌｅ　ＩｍｐｌａｎｔｅｄＬｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ／５ｏｕ ｒｃｅ　５ｔｒｕｃｔｕｒｅ’″はｎ　ソース及びドレイン領域間の狭い自己整 列ｎ−領域の下にｐ−ポケットを介在させる装置を開示している。ＣＭＯ８装置 に対する適用は述べているが、そのＣＭＯ８構造を形成する方法は開示していな い。

発明の開示 この発明の目的は、簡単、再生可能且つ高い歩出シを提供するにも拘わらすよシ 微小な高密度構造を生産するに適した相補形ＰＯＭＳ及びＮＭＯＳ集積回路構造 を形成する方法を提供することである。

故に、この発明によると、各々がソース及びドレイン領域と同様ゲート構造と隣 接するその下の領域を規定するオーバハング・マスクを有する装置のためのゲー ト構造を形成し、ＮＭＯＳオーバハング・マスクの存在下でＮＭＯＳソース及び ドレイン領域をｎ形ドーパントでドープしＮＭＯＳオーパノ−ング・マスクと自 己整列して重くドーグされたｎ形ソース及びドレイン領域を形成し、ＮＭＯＳオ ーバノ・ング・マスクを除去し、ダート構造に隣シ合うＮＭＯＳアクティブ領域 をｎ形ドー・セントで比較的軽くドーグしゲート領域と高くドーグされたソース 及びドレイン領域との間にＮＭＯＳゲートと自己整列してＬＤＤ領域を形成し、 ＰＭＯＳオーツＺノ・ング・マスクの存在下でＰＭＯＳソース及びドレイン領域 Ｉｃｐ形ドーパントで選択的にドープしＰＭＯＳオーツ４ノ）ング・マスクと自 己整列して重くドーグされたｐ形ソース及びドレイン領域を形成し、ＰＭＯＳオ ーツＺノ・ング・マスクを除去し、ゲート構造に隣シ合うＰＭＯＳフクテイプ領 域をｐ形ドーパントで比較的軽くドーグしゲート領域と高くドーグされたソース 及びドレイン領域との間にＰＭＯＳゲートと自己整列してＬＤＤ構造を形成する 各工程を含む相補ＰＭＯ８及びＮＭＯ８集積回路構造を形成する方法を提供する 。

この発明による方法はホット・キャリヤ効果を制御するためのショート・チャン ネル、グレーデッド・ソース及びドレイン・ドーピング断面を形成する再生可能 な方法を提供することに通用されることがわかる。

この発明の好ましい特徴によると、ＣＭＯ８ＬＤＤ構造のためにカッド・バンド 拡散が提供される。とのカッド・バンド拡散は最少数の処理工程で注入すること ができる。

他の好ましい特徴によると、ゲート構造のサイドウオールにサイドウオール酸化 物が形成される。これはダートとソース／ドレイン金属デポジット層との間を短 絡する危険性が少い、ソース及びドレイン基板領域上及びポリシリコン・ゲート 電極の上にタングステンのような金属層を選択的にデポジットすることができる という有益性を有する。

この発明の好ましい実施例を要約すると、以下で開示されるようなＬＤＤ力、ド ・バンド及び酸化物サイドウオール構造を使用したＰＭＯ３及びＮＭＯ８集積回 路装置の相補セットを形成する方法であって、工程（１）ソース及びドレイン領 域としてゲート構造に隣接するその下の領域を規定する上部のオーバハング・マ スクを有するＰＭＯ８及びＮＭＯＳ装置用のゲート構造を形成する。工程（２） において、その構造は比較的低温の酸化環境におかれて高くドープされたＮＭＯ ３及びＰＭＯＳゲート構造に比較的厚いサイドウオール酸化物を優先的に形成す る。

次の工程（３）において、ハングオーバ・マスク又はサイドウオール酸化物との 自己整列においてｔＧｉＯ８ｎ＋ソース及びドレインが注入される。工程（４） において、ＮＭＯＳサイドウオール酸化物はその厚さの半ばまで選択的にエッチ され、ダート及びソース／ドレイン接続間の絶縁を提供するための残シ厚さを残 す。次の工程（５）では、オーバハング・マスクを除去し、工程（６）では、比 較的低いエネルギ及びドーズにより　ＮＭＯＳアクティブ領域にｎ形イオンが選 択的に注入されゲートとｎ＋領域間でＮＭＯＳダートとの自己整列してＬＤＤ領 域を形成する。工程（７）は比較的高いエネルギ及びドーズによシ、ＰＭＯＳオ ーバハング・マスクと自己整列して、相当深いジャンクション深さまで選択的に ｐ形種を注入する工程を含む。工程（８）はサイドウオールに残シの絶縁深さだ けを残してＰＭＯＳサイドウオール酸化物の厚さを半ばまで選択的にエツチング する工程を含み、それに続く工程（９）でＰＭＯＳオーバハング・マスクを除去 する。工程００において、ＰＭＯＳカッド・バンド拡散は、ｎ形種を（ＰＭＯＳ アクティブ領域に〕選択的に注入することによ５　、ＰＭＯＳゲートとｐ　ソー ス及びドレイン領域との間と、　ＰＭＯＳダートとに自己整列して比較的浅いジ ャンクション深さまで該当するＬＤＤ領域に対して形成される。最後の工程αｐ において、ＣＭＯ８構造はｐ形種で全面注入され、ＮＭＯ８ＬＤＤ　領域につい てカッド・バンド拡散を同時に提供し及び該当する拡散領域にＰＭＯ３ＬＤＤ拡 散を形成する。

従って、０ＭＯ３Ｍ造シーケンスにおいて組合わされたＬＤＤ　、サイドウオー ル酸化物及びカッド・バンド構造が与えられるが、それは上記のＣｈｉａｏ　Ｎ ＭＯ８処理方法、すなわち従来のＣＭＯ８集積回路のために必要とする数と同一 の追加数よシ単に２つ多い処理マスクを必要とするだけである。２つの追加マス クの第１はＮＭＯＳソース／ドレイン処理中におけるＰＭＯＳアクティブ領域の ためのものであシ、第２はＰＭＯＳソース／ドレイン処理中におけるＮＭＯＳア クティブ領域のためのものである。

その上、今説明した方法は、特定回路の必要に応じて上説の個々の特徴を削除す るよう容易に仕立てることができる。これは回路の密度及び動作の要求に従って 複雑性が最も少い可能性を追要するために処理工程を仕立てることを可能にする ものである。すなわち、１又はそれ以上の特徴が必要であるか、又は必要でない 場合、この処理製造シーケンスからそれらを容易に削除したシ増加したシするこ とができる。

例えば、工程（２Ｌ　（４）及び（８）を削除してサイドウオール酸化物を省略 することができる。カッド・バンドは工程０Ｑを削除し工程０ｐを使用してＬＤ Ｄ拡散のみを与えることによシ省略される。

又、ＰＭＯ３（ＮＭＯ８）シーケンスは省略してＮＭＯＳのみ（ＰＭＯ８のみ） の方法とすることができる。

図面の簡単な説明 次に、下記の添付図面を参照してその例によシこの発明の一実施例を説明する。

第１図乃至第１１図は、相補集積回路のカッド・バンド構造、サイドウオール・ スペーサ及びＬＤＤ構造を形成するシーケンスを例示して、主な処理工程中に順 次とった０ＭＯ３ＦＥＴの簡略断面図である。

発明を実施するための最良の形態 第１図は、典型的にはツクターン化されていないバルク（１００）シリコン基板 か、又は好ましくは、約８〜２０飴の抵抗性を有する基板上に形成されたｐ−形 エピタキシャル層１０であるこの発明の開始構造を表わす。このエピタキシャル 層はｎ−井戸領域１３を形成するよう処理される。

第１図の製造段階まで達するために、約１〜２マイクロメートルの典型的な厚さ 及び１〜５マイクロメートルの典型的な深さまでトレンチ誘電体分離構造１４を 形成して、０ＭＯ３ｐ−チャンネル及びｎ−チャンネル装置を規定し及び電気的 に分離する。このトレンチ構造１４は米国特許第４，１０４，０８６号に開示さ れている技術に従って形成することができる。

次に、ｎ−井戸１３がエピタキシャル層に形成される。

注入マスク（図に示していない）が形成され、従来の紫外線ホトリングラフ技術 を使用してＮ井戸を規定し露出する。そこで、マスクの存在下で、露出した基板 エピタキシャル層に不純物をドープすることによ、９ｎ−井戸１３が形成される 。好ましくは、これは炉拡散を使用することができるが、イオン注入を使用して 行われる。ｐ一層１０Ｋｎ−燐井戸１３を形成する典型的なイオン注入シーケン スは約５０　ｋｅＶ及び約２．５　Ｅ　１２　ｃｍ−２のドーズにおける燐のイ オン注入を含む。砒素又はアンチ云ンのような他のｎ′″形不純物を使用するこ ともできる。この処理の結果１．電気的に分離されたｐ−領域１０及びｎ−井戸 １３は夫々ＮＭＯＳ及びＰＭＯ３）ランジスタのために画成される。

次に、０ＭＯ３）ランジスタのダート絶縁物として作用させるために質が高い二 酸化シリコン層１５嘉基板の上に形成される。典型的に、ゲート酸化物層１５は 約２０〜５０ナノメートル厚に形成される。１つの適切な処理方法は９００〜１ １００℃の酸化環境における熱酸化がある。成長は遅いが、約９００〜１０００ ℃の温度におけるＨＣＪｔ／勺２を使用した基板の酸化によシ、質の優れた酸化 物を提供することができる。

第１図において、次に、高くドーグされた多結晶シリコン（ポリ）層１６がダー ト酸化物１５の上に約２００〜５００ナノメートル厚に形成される。約１０２０ 〜１０　ａｔｏｍｓ／ｃｃのドーピング・レベルはｌ電極及び層１６から形成さ れる他の導体のために必要な高い導電性を与え、又そのような工程を使用した場 合における優先的酸化によるゲート電極上の厚い酸化物サイドウオールの形成を 助ける。低圧化学的蒸着法（ＬＰＣＶＤ）はＳｉＨ４環境を使用してポリ・ダー ト層１６を形成するために適した処理方法の１つである。ポリはガス環境システ ムに対し、又はその後、不純動程を加えることによって元の位置にドープするこ とができる。別のドーグ工程の１つの例は上記の不純物濃度を得るためと、１時 間の間、約温度９２５〜９７５℃において燐オキシライド（ｐｏｃ）、）ドーピ ングを使用する。

次の工程は酸化物１７及び窒化物１８、すなわち複合オーバハング・マスク層を 形成することである。

９５０〜１１５０℃のスチームのような酸化環境の熱酸化を使用し、ぼり層１６ の上面を二酸化シリコンに変換して約１０〜３０ナノメートル厚のＰＡＤ酸化物 層１７を形成する。他の適当な方法としては化学的蒸着法がある。酸化シリコン 層１７はポリシリコン層１６とその後に形成される窒化シリコン層１８との間の ストレスを減少する。酸化物層１７は、又後の製造サイクル段において窒化物層 １８の除去を容易にする。酸化物はシリコン窒化物１８に関する酸化／ドーパン ト・マスクとしても使用される。窒化シリコン層は典型的に約８００℃の反応温 度で、シラン及びアンモニア・ガス環境（ＳＩＨ４／ＮＨ３）を使用したＬＰＧ ＶＤのような従来の処理方法によって厚さ約１００〜３００ナノメートルまで酸 化物の上に形成される。上記のように、窒化シリコン層１８はその後の処理中、 その下の構造のドーピング及び酸化に対する障壁となる。窒化シリコンの初期マ スクの使用はＬＤＤソース及びドレイン領域の形成におけるものである。

第１図及び第２図において、窒化シリコン１８及び二酸化シリコン１７の層がオ ーバハング・マスク構造の下にパターン化され、ポリシリコン層１６が酸化物− 窒化物マスクの下にあるダート電極に形成される。

酸化物１７及び窒化物１８は従来のホトリソグラフ及びエツチング技術を使用し てパターン化することができる。それらは約５００〜１０００ナノメートル厚の ホトレジスト層１９（第１図〕の供給に続き、マスクの存在下でその層に紫外線 を当て、選ばれた領域を現像し溶解して、第２図に示すゲート・オーツ々ノ）ン グ・マスク１９Ｎ、１９Ｐ（Ｎ及びＰは夫々ｎ−チャンネルＦＥＴに対するもの か、ｐ″′′チヤンネルＦＥＴするものかどうかを示す〕を残す。そこで、ＲＩ Ｅ方式のような従来のエツチング技術を使用し、エツチング・マスクとしてホト レジスト・マスク１９Ｎ、１９Ｐを使用して窒化物層１ｓｔ−エツチング・マス ク１８Ｎ、１８Ｐにエツチングする。同様に、エツチング・マスクとしてホトレ ジスト窒化物プーアル層を使用した、例えばリアクティブ・イオン・エンチング によって、酸化物マスク部分１７Ｎ、１７Ｐが形成される。そこで等方性エツチ ングを使用してポリシリコン層１６を／４′ターン化し、複合酸化物窒化物マス クの端から約１００ナノメートル入ったＮＭＯ８及びＰＭＯＳゲート電極１６Ｎ 。

１６Ｐを形成する。ホトレジスト・マスク１９Ｎ、１９Ｐはポリシリコン・ゲー ト電極のエツチング前又は後のどちらかで除去することができる。希望する横方 向エツチング成分を有する１つの適当なポリシリコン・工、チング方式はＳＦ６ エツチング・ガスを使用したプラズマ・エツチングである。

第３図に示す次の工程はポリシリコン・グー）１６Ｎ。

１６Ｐの縦サイドウオール２２Ｎ、２２Ｐに厚い酸化物サイドウオール層２１Ｎ 、２１Ｐを形成することである。サイドウオール酸化物２１Ｎ、２１ＰはＬＤＤ 集積回路構造のダート及びソース／ドレイン金属の短絡を防止することに使用さ れる。加えて、サイドウオール酸化物はＬＤＤソース／ドレイン領域の形成中、 マスクとして使用することができる。サイドウオール酸化物は現在の集積回路構 造の優先的全面スチーム酸化によって形成される。サイドウオール酸化物の成長 はその成長率（速度）において優先的であシ、それ故、その結果生じた酸化物厚 は基板のソース及びドレイン領域又は他の多結晶又は単結晶シリコンの軽くドー プされた又はドーグされていない領域の上よフ、サイドウオール２２Ｎ、２２Ｆ において相当厚い。ソース／ドレイン基板領域の酸化物成長に対するサイドウオ ール酸化物の成長及び厚さレシオはシリコン基板の結晶方向のような因子の関数 であり（＜１１１）シリコンの成長速度（１００）のものより約１０〜２０チ高 い）、又多結晶シリコン・ゲート及びシリコン基板の相対ドーピング濃度（１０ ２０〜１０”　ａｔｏｍｓ／ｃｃポリシリコンは酸化物厚さがドーグされていな い（１００）シリコンの約６〜１０倍である）と、酸化温度（高くドープされた もの及び軽くドーグされたものの成長速度のレシオは酸化温度が低くなると減少 する）と、酸化圧力（酸化速度は温度上昇と共に増加し、一般に高くドーグされ いシリコンよシ速く増加する）との関数である。このポリシリコン・サイドウオ ール酸化技術の１つの好ましい実施例では、低い成長速度レシオのエツチング効 果と上記の因子の故に（（１００）シリコン基板ｐ−領域１０、ｎ−井戸１′３ の使用、約Ｉ　Ｑ　〜１０　ａｔｏｍｓ／ｃｃのポリシリコン・ゲート燐ドーパ ント濃度、及び約１０１６〜１０１０１８ａｔＯ／ＣＣのｐ−領域１０及びｎ− 井戸１３砒素面濃度）、ポリシリコン・サイドウオール酸化物２１Ｎ。

２１Ｐ及び薄い酸化物層１５上に形成された酸化物層の厚さは、基板が温度約７ ５０℃、３時間大気圧で酸化工程で受けたときに、夫々約４４０ナノメートル及 び７０ナノメートルである。ポリシリコン・サイドウオール酸化物領域２１Ｎ、 ２１Ｐの厚さは基板酸化物の約６倍である。熱基板酸化物及び現存ダート酸化物 １５の合計厚は１２０ナノメートルである。その結果生じた構造は第３図に示す 。

次に、第４図のマスク２６は従来のホトレジスト及びホトリソグラフ形成技術を 使用してＰＭＯＳアクティブ領域の上に形成され、ＮＭＯ３装置のための重くド ープされたｎ＋ソース及びドレイン領域２７Ｎ、２８Ｎが注入さ°れる。砒素は 、その比較的重い質量及び比較的小さな拡散係数がそれを比較的不動にし、浅い ジャンクシ田ンを形成するので、好ましいドーパントである。

濃度１０２０ａｔｏｍｓ／ｃｃの砒素ドープド・ソース及びドレイン領域２７Ｎ 、２８Ｎ″ｆ：形成する１つの典型的なこの工程の例はエネルギ８０　ｋｅＶに おける５Ｅ１５〜５Ｅ１６ｃｒｎ　の注入を含む。注入中、酸化約１７Ｎ−窒化 物１８Ｎ複合マスク構造は重くドーグされたｎ＋領域２７．２８がＬＤＤ領域に 近いチャンネル領域から離れて形成されるように、その下のチャンネル３ＯＮ及 びＬＤＤ領域をマスクする。

次に、第５図のサイドウオール酸化物領域２１Ｎはその厚さを一部薄くするため に等方性エツチングを受ける。その典型的な処理は３０秒間３０’　１　）ＩＦ につけることを含む。その目的はサイドウオール酸化物２１Ｎの元の厚さを約４ ４０ナノメートルから約１５０ナノメートルに縮めることでアバ後に形成される レート及びソース／ドレイン金属のために適当な電気的分離を行い、それにも拘 わらず軽いドーピングを可能にするＬＤＤ領域のためのドーピング・マスクを提 供することである。その結果厚さを薄くしたサイドウオール酸化物領域２９Ｎは 第５図に示す。

それに続き、第６図はゾラズマ・エツチング、又は約１６０℃における濃縮した ホット燐酸を使用した窒化物エツチングに続くバッフアート弗化水素酸による酸 化物の除去のような従来の技術を使用して窒化物キヤ、ノ１８Ｎ及び酸化物パッ ド１７Ｎを除去する。この除去シーケンス中、ＮＭｏ５サイドウオール酸化物２ ９Ｎもエツチングされる。しかし、残留サイドウオール酸化物の厚さは相当厚い ので、上記のような相箔小さな追加の厚さ除去は電気的分離及びドーズ４ント・ マスクの上記のような特性に変化を与えない。エツチング処理はＰＭＯＳマスク ２６外の基板表面酸化物１５をも除去する。

第６図に示すように複合酸化物−窒化物マスクが除去されて後、その構造は砒素 のようなれ一部イオンを使用して軽いドーピング工程を受け、夫々浅く軽くドー プされたｎ−ソース及びドレイン領域３１Ｎ及び３２Ｎをデポジットする。

ｎ−領域を形成するための典型的な砒素イオン・ドーズ及びエネルギは夫々Ｉ　 Ｅｌ　３〜Ｉ　Ｅｌ　４ａｎ−２及び１６０ｋｅＶである。その結果生じた軽く ドーズされたソース及びドレイン領域３１Ｎ、３２Ｎは約１００〜１５０ナノメ ートルの非常に浅いジャンクシ日ン深さを持ち、ダート電極１６Ｎと自己整列さ れ、深いｎ＋ソース及びドレイン・コンタクト領域２７Ｎ、２８Ｎと電気コンタ クトを有する。

その後、マスク２６は除去される。ＣＭＯ３のために選択的な次の工程は窒素又 はアルゴンのような不活性環境においてｎ＋ンソードレイン領域２７Ｎ、２８Ｎ にドライブする熱アニールを受けることを含む。９００℃の１時間アニールは約 ２００〜４００ナノメートルのｎ　シャツクシ１ン深さを生ずることになる。軽 くドーズされた砒素領域３１Ｎ、３２Ｎは優れた寸法の熱安定性を有し、そのジ ャンクション深さ及び横寸法はｎ＋アニールによって意味ある程変化しない。

上記のシーケンスはｐ−形カッド・バンド３３Ｎ、３４Ｎ（第１０図）の形成を 除き、きびしいＮＭＯ８処理工程を完成する。ＰＭＯ８装置が形成されない場合 、この時点において軽いｐ−形がロン・カッド・バンド注入を行うことができ、 きびしいＮＭＯＳのみの製造工程を完成する。好ましくは、ＣＭＯＳ処理のため にこれらカッド・バンドはドーピング工程を節約するためＰＭＯ３ＬＤＤの形成 中（後で）に形成される。

前述したように、窒化物−酸化物複合マスク構造は＋ ｎ　ソース−ドレイン・ドーピング工程（及び後のｐ＋ソース−ドレイン・ドー ピング工程］のために十分なマスクである。故に、サイドウオール酸化物スペー サはダートとソース／ドレイン導体との間の分離のために要求されない場合には 、ＮＭＯ８及び（又は）　ＰＭＯ８装置のために省略することができる。しかし 、サイドウオール酸化物スペーサがあるときには、それらは酸化物１７−窒化物 １８マスク又は窒化物のみのマスクの厚さを減少するために使用することができ る。

別のＰＭＯ８処理は第７図から開始され、８ＭＯ８処理に類似する。最初、マス ク３６はＮＭＯＳアクティブ領域の上に形成される。これを達成するために、ホ トレジスト層を形成し、従来のホトリソグラフ方式を使用してマスクをパターン 化する。そこで、深いｐ＋ソース及びドレイン領域２７Ｐ及び２８Ｐはポロン又 は他のｐ−形ドー・セント種を使用して形成される。典型的なポロン注入シーケ ンスは２Ｅ１５〜ＩＥ１６ｃｍ−２のドーズ及び２０　ｋｅＶのエネルギを使用 して２　Ｅ　１０　ａｔｏｍｓ／ｃｃの濃度を形成することを含む。

第８図において、ＰＭＯＳダート・サイドウオール酸化物スペーサ２１Ｐの積厚 はＮＭＯＳ装置について説明しく第５図）、大体同一結果が得られるものと同じ エツチング処理を使用して減少することができる。そこで、酸化物１７Ｆ−窒化 物１８Ｐ複合マスクはＮＭＯ８装置について説明した方法（第５図〕と同様に除 去される（第９図〕。

第９図において、更にＰＭＯＳアクティブ領域にグー）１６Ｐと自己整列して浅 く比較的重いドープドｎ＋力、ド・バンド領域３３Ｐ、３４Ｐが形成される。こ のサイドウオール酸化物スペーサ２９Ｐはある偶発イオンを吸収するが、ドーズ ／エネルギ及び注入角度はそれを補償するために容易に調節することができると いうことに注目しよう。この吸収及び補償は同様にして他のＬＤＤ及びカッド・ バンド・ドーピング工程に適用することができる。好ましくは、燐のような比較 的重く不動のｎ−形ドーパント種を使用して、浅いジャンクション、力、ド・バ ンド３３Ｐ、３４Ｐとダートとの最少のオーパラ　ｆｌ及びその後の熱処理中に おける最少の横及び縦拡散を与えることができる。典型的な燐カッド・バンド注 入シーケンスは８　Ｅ　１２　ｃｍ−２のド−ズ及び１２０　ｋｅＶのエネルギ を含む。

第１Ｏ図において、ＰＭＯＳカッド・バンドの形成後、ＮＭＯＳマスク３６が除 去され、この集積回路構造に浅い全域ｐ−形注入が行われ、同時にＮＭＯＳカッ ド・バンド領域３３Ｎ、３４Ｎと共にＰＭＯ８ＬＤＤ領域３１Ｐ、３２Ｆを形成 する。この工程のために適切なボロン注入処理１ｄ５ＥＩＢｃｒｎ　のボロン・ ドーズ及び２０　ｋｅＶの注入エネギを含む。この注入（及び比較的不動のｎ− 形態子に比べて移動しやすいピロン原子のその後の拡散〕は該当するＬＤＤ領域 ３１Ｎ及び３２Ｎの１５０ナノメートル・ジャンクション深さよりわずか深い約 ２００ナノメートルのジャンクション深さにおいてＮＭＯＳカッド・バンド３３ Ｎ、３４Ｎ’ｉ形成する。この注入は該当するカッド・バンド領域３３Ｐ、３４ Ｐの２５０ナノメートル・ジャンクション深さよりわずか浅い約２００ナノメー トルのジャンクション深さまでＰＭＯ８ＬＤＤ領域３１Ｐ、３２Ｐを同時に形成 する。図面に表わすＬＤＤ及びカッド・バンド領域の表現は構造的効果を強調す るために誇大に表わしである。

ＣＭＯ８構造は窒素又はアルゴンのような不活性環境内で前述したようにアニー ルされ、ＮＭＯＳソース及びドレインについては約２００ナノメートル、及びＰ ＭＯＳソース及びドレインについて約３５０ナノメートルの最終ジャンクション 深さまで重くドープされたｐ及びｎ＋領領域ドライ！される。ＬＤＤショート・ チャンネル領域及びカッド・バンド領域はこれら軽くドーグされた領域はそこで 使用したアニール温度でｔｌとんど拡散しないため、このアニールによってほと んど影響を受けない。

次に、第１１図において、シリコン基板及びポリシリコン・グー）１６Ｎ、１６ Ｐの露出した領域すべての上に、化学的蒸着及びガス状タングステン・ヘクサ７ ａ−ライト（ｗＦ６）を使用して、例えば約ｌｏｏ〜２０゜ナノメートル厚まで 、タングステンのような金属が選択的にデポジットされる。この選択的デポジッ ト工程中、サイドウオール２９Ｎ、２９Ｆのような酸化物領域の上にタングステ ンが形成されない。この方法によって形成されたタングステン導電部材４１　Ｎ 　、　４１　Ｐ。

４２Ｎ、４２Ｐ、４６Ｎ及び４６Ｐｆｉ夫々ソース及びドレイン領域２７Ｎ、２ ７Ｐ、２８Ｎ及び２８Ｐとポリシリコン・ゲート電極１６Ｎ、１６Ｐと電気的接 触を行う。タングステンに代りうる他の金属の中には、ケイ化タングステンのよ うな耐火性金属ケイ化物を含む。

この発明で開示した方法はポリシリコン・ダートと、幅が１〜５マイクロメート ル以下である相互接続とを有し、一方の側が１〜３マイクロメートル以下である ソース及びドレイン領域を持つＮＭＯＳ及びＣＭＯ８装置を提供する。ダート・ サイドウオール酸化物ヌペーサの使用はダート電極及びソース／ドレイン領域に 形成されたもののような隣シ合う導体間の短絡回路を防止する。そのような導体 の間の最小のスペースはホトリックラフの限界によって決定される。従来の光学 リングラフと共にここに開示した方法を使用すると、１マイクロメートルの導体 ス被−スを使用することになる。

Ｘ光線リソグラフ又は他の更に精密なリングラフを使用すると、接続導体及び接 続スペースを１マイクロメートルよシも更に減少することができる。

この処理は更にわずかドーグするが、ソース／ドレイン拡散と同じ形の浅い拡散 を生せしめることができる。

浅いＬＤＤ拡散はアニールのときに再分散を受けることが少く、それ故、ポリシ リコン・ダートの端に非常に接近して整列され、その結果ＭｉＩＩｅｒキャパシ タンスを減少し、従来のＣＭＯ８方法に比べてより速い装置動作を可能にする。

よシ深く高くドーグされたソース／ドレイン領域２７．２８はダートから十分に 離れた距離における処理によって提供され、浅い拡散ＬＤＤ領域３１Ｎ、３２Ｎ 。

３２Ｐ、３３Ｐが重要な装置特性を決定することができるが、それでも低い抵抗 接続を提供することができる。

その上、この処理はＬＤＤ拡散領域のジャンクション端においてドーグされたシ リコンの浅いカッド・バンド３３Ｎ、３４Ｎ、３３Ｆ及び３４Ｐを提供する。こ れらカッド−バンドはソース／ドレイン拡散と反対導電形のものである。カッド ・バンドは対応するバルク基板、エピタキシャル層又は井戸領域と同−導電形の ものである。カッド・バンドはバルク領域よシ更に高くドーグされるが、バック −ゲート効果又はジャンクション・キャパシタンスを増加することなく、更に高 くドーグされたバルク領域を使用する有益性を発生する。

その上、以上の特徴のどれもが特定の集積回路に対してクリテカルでないように すべての処理を設計してアク、それは削除することができる。通常、小さな装置 に関する劣化の影響に対してとられる制御のために、及び従来のＣＭＯ３処理の それに類似するような処理の簡素化の故に、この処理方法は高質のショート・チ ャンネル集積回路装置の高い歩出シ製造を可能にする。

ＦＩＧ、　１ ＦＩＧ、４ ＦＩＧ、７ ＦＩＧ、　１０ ＦＩＧ、　１１ 国際調査報告 １ｍ５ｌＲａ＋１ｅＩＩ＋ｌ＾−０電番・−””ＰＣＴ／ＵＳ８７１０００８２ ＡＮＮＥＸτＯ゛↓ｆ（ＥＩＮＴＥ苅ＡＴＩＯＮＡｒ、５ＥＡＲＣＨＲＥ？ＯＲ ＴＯＮ

Claims (5)

【特許請求の範囲】
1. １．各装置がその上にオーバハング・マスク（１７Ｎ，１８Ｎ；１７Ｐ，１８Ｐ ）を有するダート構造を形成し、ソース及びドレイン領域として前記ダート構造 に隣り合いその下の領域を画成し、ＮＭＯＳオーバハング・マスクの存在下て前 記ＮＭＯＳソース及びドレイン領域をｎ−形ドーパントでドープし前記ＮＭＯＳ オーバハング・マスクと自己整列して重くドープしたｎ−形ソース及びドレイン 領域（２７Ｎ，２８Ｎ）を形成し、前記ＮＭＯＳオーバハング・マスクを除去し 、前記ダート構造に隣ク合うＮＭＯＳアクティブ領域をｎ−形ドーパントで比較 的軽くドープし前記グートと高くドープしたソース及びドレイン領域（２７Ｎ， ２８Ｎ）との間において前記ＮＭＯＳダートと自己整列してＬＤＤ領域（３１Ｎ ，３２Ｎ）を形成し、ＰＭＯＳオーバハング・マスクの存在下でＰＭＯＳソース 及びドレイン領域をｐ−形ドーパントて選択的にドープした前記ＰＭＯＳオーバ ハング・マスクと自己整列して重くト′ープしたｐ−形ソース及びドレイン領域 （２７Ｐ，２８Ｐ）を形成し、前記ＰＭＯＳオーパング・マスクを除去し、前記 ダート構造に隣ク合うＰＭＯＳアクティブ領域をｐ−形ドーパントで比較的軽く ドープし前記グートと前記軽くドープしたソース及びドレイン領域（２７Ｐ，２ ８Ｐ）との間において前記ＰＭＯＳダートと自己整列してＬＤＤ構造（３１Ｐ， ３２Ｐ）を形成する各工程を有する相補形ＰＭＯＳ及びＮＭＯＳ集積回路構造の 形成方法。
2. ２．前記ＰＭＯＳオーパング・マスクの除去の後、前記構造は選択的にｎ−形不 純物でドープされ前記ＰＭＯＳＬＤＤ構造のためのカッド・バンド領域（３３Ｐ ，３４Ｐ）を形成する請求の範囲１項記載の方法。
3. ３．前記ＰＭＯＳＬＤＤドーピング工程は（ａ）ＮＭＯＳＬＤＤ構造のためのｐ −形カッド・バンド（３３Ｎ，３４Ｎ）と（ｂ）ＰＭＯＳ構造のためのｐ−形Ｌ ＤＤ構造（３１Ｐ，３２Ｐ）とを同時に形成する全域ドーピング工程である請求 の範囲２項記載の方法。
4. ４．前記ダート構造及び前記その上にあるオーバハング・マスクを形成した後、 その結果の構造が比較的低温の酸化環境におかれ前記高くドープしたＮＭＯＳ及 びＰＭＯＳ構造のサイドウォールに優先的に酸化物層（２１Ｎ，２１Ｐ）を形成 する請求の範囲１項記載の方法。
5. ５．前記ＮＭＯＳの重くドープしたｎ−形ソース及びドレインのためのドーピン グ工程の後前記ＮＭＯＳサイドウォール酸化物（２１Ｎ）をエッチングしてその 厚さを減少し、前記ＰＭＯＳの重くドープしたｐ−形ソース及びドレイン領域の ためのドーピング工程の後前記２ＭＯＳサイドウォール酸化物（２１Ｐ）をエッ チングしてその厚さを減少する工程を含む請求の範囲４項記載の方法。