JP4615755B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4615755B2 JP4615755B2 JP2001106102A JP2001106102A JP4615755B2 JP 4615755 B2 JP4615755 B2 JP 4615755B2 JP 2001106102 A JP2001106102 A JP 2001106102A JP 2001106102 A JP2001106102 A JP 2001106102A JP 4615755 B2 JP4615755 B2 JP 4615755B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- manufacturing
- semiconductor device
- polycrystalline silicon
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8236—Combination of enhancement and depletion transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の利用分野】
本発明はMOS構造の電界効果型半導体装置の製造方法に関する。
【０００２】
【発明の属する技術分野】
本発明は携帯機器等の電源電圧管理用に用いられるボルテージレギュレータ、スィチングレギュレータ、ボルテージデテクター等の半導体集積回路を構成する半導体装置の製造方法に関する。
【０００３】
【従来の技術】
従来の技術について図３を元に説明する。従来の技術として単結晶半導体基板上に形成した相補型ＭＯＳＦＥＴ装置（ＣＭＯＳ）について示す。まず、図３（ａ）に示すように、Ｐ型半導体基板３１上に、従来の集積回路作製方法を使用して、Ｎ型ウェル３４、フィールド絶縁物３３、Ｎ型低濃度不純物領域３９、Ｎ型高濃度不純物領域４１、４２、Ｐ型高濃度不純物領域４３、４４、Ｐ型低濃度不純物領域４０とリンがドープされたＮ型多結晶シリコンのゲート電極３６（ＮＭＯＳ用、ＰＭＯＳ用）を形成する。
【０００４】
その詳細な作製方法は以下の通りである。まず、不純物濃度が１Ｅ１５／ｃｍ3程度のＰ型シリコンウエハーにＢＦ2+イオンを打ち込み、いわゆるＬＯＣＯＳ法によって、フィールド絶縁物３３を形成する。さらにこれに、リンイオンを注入し、１０００℃で３〜１０時間アニールして、リンイオンを拡散、再分布させ、不純物濃度１×１０16ｃｍ-3程度のＮ型ウェル３４を形成する。
【０００５】
その後、熱酸化法によって、厚さ２０〜１００ｎｍのゲート絶縁膜（酸化珪素）と、減圧ＣＶＤ法によって、厚さ５００ｎｍ、リン濃度１×１０21ｃｍ-3の多結晶シリコン膜を形成し、これをパターニングして、ゲート電極となるべき部分３６を形成する。
【０００６】
そして、ゲート電極となるべき部分および必要によっては他のマスクを用いて、イオン注入法により、不純物濃度１×１０18ｃｍ-3のＮ型低濃度不純物領域３９と必要に応じて不純物濃度１×１０17ｃｍ-3程度のポケット領域を形成し、さらに不純物濃度１×１０18ｃｍ-3のＰ型低濃度不純物領域４０と必要に応じて不純物濃度１×１０17ｃｍ-3程度のポケット領域を作製する。
【０００７】
次いで、図３（ｃ）のようにイオン注入法によって、Ｎ型の高濃度不純物領域４１、４２とＰ型の高濃度不純物領域４３、４４をゲート電極となるべき部分３６と間隔を空けて形成する。いずれの不純物領域も不純物濃度は１×１０21ｃｍ-3程度とする。
【０００８】
最後に、一般の集積回路の作製の場合と同様に層間絶縁物として、リンガラス層４６を形成する。リンガラス層４６の形成には、例えば、減圧ＣＶＤ法を用いればよい。材料ガスとしては、モノシランＳｉＨ4と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で反応させて得られる。その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極４５を形成する。こうして、図３（ｄ）に示されるような相補型ＭＯＳ装置が完成する。
【０００９】
【発明が解決しようとする課題】
上記の従来の製造法法による半導体装置において、標準的なしきい値電圧である０．７Ｖ程度のエンハンスメント型のNMOS（以後E型NMOSと表記）は、ゲート電極の導電型がN＋型の多結晶シリコンであるためゲート電極と半導体基板の仕事関数の関係からチャネルが半導体基板の表面に形成される表面チャネルであるが、標準的なしきい値電圧である−０．７Ｖ程度のエンハンスメント型のPMOS（以後E型PMOSと表記）は、N＋型多結晶シリコンであるゲート電極とNウェルの仕事関数の関係からチャネルが半導体基板表面よりも幾分半導体基板内側に形成される埋込みチャネルとなっている。
【００１０】
埋込みチャネル型のE型PMOSにおいて、低電圧動作を実現すべくしきい値電圧を例えば−０．５Ｖ以上に設定する場合、MOSトランジスタの低電圧動作の一指標であるサブスッレッショルド特性は極めて悪化し、従ってPMOSのオフ時におけるリーク電流は増加し、結果として半導体装置の待機時における消費電流が著しく増加し、近年需要が大きく今後もその市場がさらに発展すると言われている携帯電話や携帯端末に代表される携帯機器への適用が困難であるという問題を有している。
【００１１】
一方上記の課題である低電圧動作と低消費電流を両立させる技術的方策として、NMOSのゲート電極の導電型がN型であり、PMOSのゲート電極の導電型をP型としたいわゆる同極ゲート技術が一般に知られているところである。この場合E型NMOSとE型PMOSともに表面チャネル型のMOSトランジスタであるため、しきい値電圧を小さくしても極端なサブスレッショルド係数の悪化に至らず低電圧動作および低消費電力がともに可能となる。
【００１２】
しかし同極ゲートCMOSは、N＋多結晶シリコン単極だけのゲート電極であるCMOSに比べ、その製造工程においてNMOS、PMOSともにゲートの極性を各々作り分けるために工程数が増加し製造コストや製造工期の増大を招き、さらに最も基本的な回路要素であるインバータ回路においては通常は、面積効率の向上のためにNMOSとPMOSのゲートはメタルを介しての結線を避け平面的にNMOSからPMOSまで連続な1個の多結晶シリコンないしは多結晶シリコンと高融点金属シリサイドとの積層からなるポリサイド構造によりレイアウトされるが、多結晶シリコン単層から形成される場合にはその多結晶シリコン中のPN接合のインピーダンスが高く実用的でないこと、ポリサイド構造の場合にはN型とP型の不純物は工程における熱処理中に高融点金属シリサイド中を高速でお互いに逆導電型のゲート電極へ拡散し、その結果として仕事関数が変化してしきい値電圧が安定しないなどの、コスト面や特性面において問題を有している。
【００１３】
本発明は低コストで短工期でありかつ低電圧動作や低消費電力であるパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする構造を提供することを目的とする。
【００１４】
【課題を解決するための手段】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
【００１５】
（１）Nチャネル型MOSトランジスタとPチャネル型MOSトランジスタを有する相補型MOS半導体装置において、ゲート絶縁膜を形成する工程と、該ゲート絶縁膜を窒化処理する工程と、不活性ガスによる熱処理を行う工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、該ゲート電極にＰ型の不純物を導入する工程を有する半導体装置の製造方法とした。
【００１６】
（２）前記ゲート電極が多結晶シリコンからなる半導体装置の製造方法とした。
【００１７】
（３）前記ゲート電極が多結晶シリコンと高融点金属シリサイドと絶縁膜との積層からなるポリサイド構造である半導体装置の製造方法とした。
【００１８】
（４）前記不活性ガスがＮ2である半導体装置の製造方法とした。
【００１９】
（５）前記不活性ガスによるアニールの温度が９２５℃以上である半導体装置の製造方法とした。
【００２０】
（６）前記多結晶シリコンの膜厚が２０００Åから５０００Åの範囲である半導体装置の製造方法とした。
【００２１】
（７）前記多結晶シリコンと前記高融点金属シリサイドと絶縁膜の積層である前記ポリサイド構造において、前記多結晶シリコンの膜厚が２０００Åから４５００Åの範囲であり、前記高融点金属シリサイドの膜厚が５００Åから３０００Åの範囲である半導体装置の製造方法とした。
【００２２】
（８）前記Ｐ型の不純物を導入する工程が、イオン注入である半導体装置の製造方法とした。
【００２３】
（９）前記Ｐ型の不純物を導入する工程が、Ｐ型のイオンを含むガラス膜を形成する工程とアニールを行う工程からなる半導体装置の製造方法とした。
【００２４】
（１０）前記Ｐ型の不純物を導入する工程が、Ｐ型のイオンを含むガス雰囲気の減圧ＣＶＤ法で多結晶シリコンを形成する工程からなる半導体装置の製造方法とした
【００２５】
【発明の実施の形態】
以下に、この発明の実施例を図面に基づいて説明する。本実施例ではＰ型半導体基板上に相補型トランジスタを形成した場合を説明しているが、Ｎ型半導体基板上にも本発明を適用できる。
【００２６】
図1に示すように、Ｐ型半導体基板１表面付近にリンイオンを注入し、１０００〜１１７５℃で３〜２０時間アニールして、リンイオンを拡散、再分布させ、不純物濃度１Ｅ１６ｃｍ-3程度のＮ型ウェル4を形成する。引き続き、パターンニングされた領域にＢ+イオンを打ち込み、いわゆるＬＯＣＯＳ法によって、チャネルストッパーとフィールド絶縁物３を形成する（図１（ａ））。その後、所望のチャネル領域へのしきい値電圧制御用の砒素イオン注入と、熱酸化法による厚さ１０〜３０ｎｍのゲート絶縁膜（酸化珪素）２形成を行う。
【００２７】
その後ゲート絶縁膜２に対して窒化処理を行う。この工程によりゲート絶縁膜界面の界面順位、トラップ、結晶の未結合手を窒素が埋め、多結晶シリコンゲート電極に含まれるボロンがゲート酸化膜のほうに拡散していくのを防ぐと共にホットエレクトロン耐性等ゲート絶縁膜の信頼性を向上させる。通常この工程は非常に高温であり、ランプアニール等によるＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）により行われ、例えばＮ2Ｏ雰囲気下で８００〜１１２５℃ １５〜１２０秒の処理、あるいはＮＨ3雰囲気下で８００〜１１００℃ ５〜９０秒の処理に続き、Ｏ２雰囲気下で８００〜１１２５℃ １５〜１２０秒の処理をする。この窒化処理中に、酸素の存在によりシリコン半導体基板ウェハに歪みが生じ、特に１０００℃より高い温度での処理でより顕著となる。そこで本発明の製造方法では、その後、熱酸化炉により不活性ガス雰囲気下、例えば窒素雰囲気下で９２５〜１０２５℃ １０〜３０分、もしくはアルゴン雰囲気下で９２５〜１０２５℃ １０〜３０分のアニールを行う。この不活性ガスアニールによりシリコン半導体基板ウェハの歪を解消することになる（図１（ｂ））。
【００２８】
次に減圧ＣＶＤ法等による厚さ２０００〜５０００Åの多結晶シリコン膜５を形成する（図１（ｃ））。次に多結晶シリコン膜５にＰ型のイオンを導入するが、本発明ではその導入方法について３つの導入方法がある。
【００２９】
一つ目の導入方法は、多結晶シリコン膜５を形成した後、イオン注入によりＢあるいはＢＦ2を１×１０19ａｔｏｍｓ／ｃｍ3以上の濃度で打ち込む。これにより多結晶シリコン膜5はＰ型になる。
【００３０】
2つ目の導入方法は、多結晶シリコン膜5を減圧ＣＶＤ法で形成するとき、Ｐ型のイオンを含むガス中で行うことで、膜形成と同時に多結晶シリコン膜がＰ型になる。
【００３１】
3つ目の導入方法は、多結晶シリコン膜5を形成した後、ボロンのイオンを高濃度に含んだガラス層を減圧ＣＶＤ法等で形成し、その後アニールを加えることで多結晶シリコン膜5中にボロンを拡散させる。その後、ガラス層を剥離することでＰ型の多結晶シリコン膜が形成される。
【００３２】
Ｐ型多結晶シリコン膜5が形成された後、Ｐ型多結晶シリコン膜５上へ、スパッタ法等により厚さ５００〜２５００Å程度の金属シリサイド膜７を形成し、さらに金属シリサイド膜７上に減圧ＣＶＤ法等によって厚さ１０００〜３０００Å程度の酸化膜８を形成し、これらをパターニングしてＰ型多結晶シリコンゲート電極６を形成する。
【００３３】
ここでＰ型多結晶シリコンゲート電極６の厚さについて考えると、同じイオン注入濃度に対しては薄いほうがシート抵抗が小さくなり有利であるが、Ｐ型のイオン注入で使われるボロンは酸化膜を突き抜けやすい。そのため、Ｐ型多結晶シリコンゲート電極６にイオン注入されたボロンはゲート絶縁膜２を突き抜けてトランジスタのチャネル領域に染み出し、トランジスタの特性ばらつき要因となる。このためイオン注入濃度を減らしてボロンのチャネル領域への染み出しを防ぐ方法があるが、本発明では多結晶シリコンゲート電極の膜厚を２０００Å以上にすることでイオン注入時にボロンが多結晶シリコンゲート電極６を突き抜けてトランジスタのチャネル領域に染み出すのを防ぐ。２０００Å以下ではイオン注入時のエネルギーでボロンが多結晶シリコンゲート電極６を突き抜け、その後のプロセス中の熱処理でボロンがゲート絶縁膜を通してチャネル領域に染み出し、特性ばらつきを引き起こす。逆に多結晶シリコンゲート電極６の厚みが厚い場合、ボロンの突き抜けは防ぐことができるがシート抵抗の増加を引き起こす。本発明のトランジスタが使われる回路ではシート抵抗が１ｋΩ／□以下であるので、それを満たす多結晶ポリシリコンゲート電極６の厚みは５０００Å以下となる。よってゲート電極がＰ型多結晶ポリシリコンゲート電極６単層の場合、その厚みは２０００Å以上５０００Å以下となる。
【００３４】
また金属シリサイド膜７の膜厚であるが、高速動作や高周波対応に必要なシート抵抗は十数Ω／□以下なのでこれを満たす金属シリサイド膜厚は５００Å以上となる。また金属シリサイド膜７の膜厚を厚くすればシート抵抗が下がるが、プロセス上、多結晶シリコンゲート電極６の上に金属シリサイド膜７が形成されるため、段差が大きくなってしまう。この段差がプロセス上許容される範囲は、多結晶シリコンゲート電極厚＋金属シリサイド膜厚＝５０００Åであるため、多結晶シリコンゲート電極６の膜厚は４５００Å以下である。さらに、Ｐ型多結晶シリコンゲート電極６を形成するためのイオン注入時に懸念されるボロンの突き抜けを防止するため、多結晶シリコンゲート電極６の厚みは２０００Å以上とする。以上の条件から、金属シリサイド膜７を用いたゲート電極の場合、多結晶シリコンゲート電極６の膜厚は２０００Åから４５００Åの範囲であり、金属シリサイド膜７の膜厚は５００Åから３０００Åの範囲となる。
【００３５】
この後、図示はしていないが、外部からのノイズ電荷からＣＭＯＳを守る保護用Ｎ型トランジスタのソースドレインとなる領域に不純物濃度１Ｅ２１ｃｍ-3程度のＮ＋型不純物領域を形成する。ここでのＮ型ドーパントは拡散係数の大きいリンを用いる。
【００３６】
そして次に、多結晶シリコンゲート電極６の部分およびソース・ドレイン領域の一部に、不純物濃度１×１０16〜1×１０18ａｔｏｍｓ／ｃｍ3程度のＮ型の低濃度不純物領域９と不純物濃度１×１０16〜1×１０18ａｔｏｍｓ／ｃｍ3程度のＰ型の低濃度不純物領域１０を形成する。このようにして図２（ａ）を得る。
【００３７】
次に、再びイオン注入法によって、Ｎ型の高濃度不純物領域１１、１２とＰ型の高濃度不純物領域１３、１４を形成する。いずれの不純物領域も不純物濃度は1×１０19ａｔｏｍｓ／ｃｍ3以上とする（図２（ｂ））。この時、ゲート電極と高濃度不純物領域の間はスペースがある。そこのスペースはドレイン印可電圧７Ｖの場合は０．５〜１．０ｕｍ程度、１０Ｖの場合は０．７〜２．０ｕｍ程度、３６Ｖの場合は２．０〜５．０ｕｍ程度に設定する。
【００３８】
ここで不純物濃度の低い領域と高い領域の濃度であるが、高い領域の濃度は多結晶シリコンゲート電極２のシート抵抗は１ｋΩ／□以下という限定から１×１０19atoms／cm3以上となる。本発明で用いられるトランジスタのドレイン印加電圧は数Ｖから４０Ｖを想定しているので、不純物濃度の低い領域の濃度は１×１０16〜１×１０18atoms／cm3の範囲となる。また、低濃度のＰ型不純物領域１０はボロンないしはBF2を用い濃度が１×１０16〜１×１０18atoms／cm3程度であり、低濃度のＮ型不純物領域９はリンないしは砒素を用い濃度が１×１０16〜１×１０18atoms／cm3程度である。一方、高濃度のＰ型不純物領域１３、１４はボロンないしはBF2を用い濃度が１×１０19atoms／cm3以上であり、高濃度のＮ型不純物領域１１、１２はリンないしは砒素を用い濃度が１×１０19atoms／cm3以上である。
【００３９】
さらに本発明ではＰ型多結晶シリコンゲート電極２をマスクにＮ型不純物を注入する際、Ｐ型多結晶シリコンゲート電極２の濃度低下による、抵抗の増大、ゲート電極の空乏化が懸念される。この課題を解決するため、Ｐ型多結晶シリコンゲート電極６上に酸化膜８を形成したり、あるいは金属シリサイド膜７を形成しさらに金属シリサイド膜７上に酸化膜８を形成した。これにより、Ｐ型多結晶シリコンゲート電極６をマスクにＮ型不純物９を注入する際にＰ型多結晶シリコンゲート電極６にＮ型不純物が注入されないようにすることを可能とすることができる。
【００４０】
最後に、従来の集積回路の作製の場合と同様に層間絶縁物として、リンガラス層２０を形成する。リンガラス層の形成には、例えば、減圧ＣＶＤ法を用いればよい。材料ガスとしては、モノシランＳｉＨ4と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で反応させて得られる。その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極２１を形成する。こうして、図２（ｃ）に示されるような相補型ＭＯＳ装置が完成する。
【００４１】
以上のような製造方法で形成されたP型トランジスタにおいてゲート電極をP型多結晶シリコンゲート電極６とすることで、Nウェル４とゲート電極の仕事関数の関係からエンハンスメント型P型トランジスタのチャネルは表面チャネルとなるが、表面チャネル型P型トランジスタにおいてはしきい値電圧を例えば−０．５Ｖ以上に設定しても極端なサブスレッショルド係数の悪化に至らず低電圧動作および低消費電力がともに可能となる。
【００４２】
一方N型トランジスタにおいては、P型多結晶シリコンゲート電極６とP型半導体基板１の仕事関数の関係からエンハンスメント型Ｎ型トランジスタのチャネルは埋込みチャネルとなるが、しきい値を所望の値に設定する場合に拡散係数の小さな砒素をしきい値制御用ドナー不純物として使用できるためチャネルは極めて浅い埋込みチャネルとなる。従ってしきい値電圧を例えば０．５Ｖ以下の小さな値に設定しても、しきい値制御用アクセプター不純物として拡散係数が大きくイオン注入のプロジェクションレンジも大きいボロンを使用せざるを得ず深い埋込みチャネルとなるN型多結晶シリコンをゲート電極としたエンハンスメント型P型トランジスタの場合に比べ、サブスレッショルドの劣化やリーク電流の増大を著しく抑制できる。
【００４３】
以上の説明により本発明によるP型多結晶シリコン単極をゲート電極としたCMOSは、従来のN＋多結晶シリコン単極をゲート電極としたCMOSに比べ、低電圧動作および低消費電力に対し有効な技術であることが理解される。
【００４４】
また低電圧動作や低消費電力に対してはいわゆる同極ゲートCMOS技術が一般的に知られているところであるが、同極ゲート形成においてはゲート電極をP型とN型に作り分けるために通常の単極ゲートプロセスに比べ少なくともマスク工程が２工程追加必要となる。単極ゲートCMOSの標準的なマスク工程数は１０回程度であるが、同極ゲートとすることで概算２０％の工程コスト増となり、半導体装置のパフォーマンスとコストの総合的な観点からも本発明によるP型多結晶シリコン単極のゲート電極によるCMOSが有効といえよう。
【００４５】
本発明の実施例では、Ｐ型トランジスタがＮ型トランジスタに比べて比較的多く使用される半導体集積回路装置において、チャネル長の短チャネル化が容易となるようＰ型トランジスタを表面チャネル型のトランジスタで構成し、その駆動能力の向上と小型化を促進させたものである。
【００４６】
また、短チャネル化に不向きな埋め込みチャネルをＮ型トランジスタに適用した場合、Ｎ型トランジスタのみに対しては不利益なものではあるが、従来の埋め込みチャネルＰ型トランジスタとのパフォーマンスの比較においては、従来より著しく向上しさせることができる。これは仮にＮ型とＰ型トランジスタが同一のチャネル長であっても、Ｎ型トランジスタのキャリアであるエレクトロンの方がＰ型トランジスタのキャリアであるホールより移動度が大きい事による。
【００４７】
また、Ｎ型トランジスタの最小チャネル長を決定する際、必ずしも短チャネル効果で決まらない場合がある。それは、Ｎ型トランジスタの基板電流によるバイポーラ動作（スナップバック現象）が生じてしまう場合である。これは、短チャネル化に伴いドレイン電流、ドレイン電界が増加しホットキャリアの発生が増進されるためである。一方、Ｐ型トランジスタはホットキャリアの発生がＮ型に比べて著しく少ないため、スナップバック現象でチャネル長が決定されることはほとんどない。つまり、本発明のようなアプリケーションの場合、一般的な微細化の常識とは反対で、Ｎ型トランジスタよりもむしろ、Ｐ型トランジスタの方がより短チャネル化が容易である。そうしたことからも、本発明のＰ型トランジスタを表面チャネルで構成しＮ型トランジスタを埋め込みチャネルで構成したことはたいへん効果的である。
【００４８】
さらに、Ｎ型トランジスタのホットキャリア発生は、表面チャネルよりもむしろ埋め込みチャネルの場合の方が少ない。これは、図４に示す表面チャネル型トランジスタと埋め込みチャネルトランジスタのホットキャリア発生領域にあるように、表面チャネルではホットキャリア発生領域はゲート酸化膜付近に形成されるが、埋め込みチャネルの場合、ホットキャリア発生領域はゲート酸化膜より深い領域に形成される。このため、ホットキャリアがトラップされ、トランジスタ特性劣化をもたらすゲート酸化膜とチャネル領域との距離が遠ざかり、トランジスタ特性の劣化が少なくなる。
【００４９】
また、Ｎ型トランジスタの短チャネル化の限界が、リーク電流で決定されない場合、スナップバック現象による短チャネル化の限界をブレークスルーできる要因となる。つまり、この場合、Ｎ型トランジスタの短チャネル化をも推進できる。
【００５０】
こうして得られた相補型トランジスタ装置を構成するトランジスタはＰ型多結晶シリコンをゲート電極に用いているため、Ｐ型トランジスタのチャネルが表面チャネルで、Ｎ型トランジスタのチャネルが埋め込みチャネルで形成される。この表面チャネルＰ型トランジスタは従来の埋め込みチャネルＰ型トランジスタに比べて、そのトランジスタ特性の安定度や、信頼度、パフォーマンスに優れている。特にチャネル長を縮小する場合のソース、ドレイン間リーク電流を著しく低減でき、微細化を容易にした。
【００５１】
本発明は主としてシリコン系の半導体装置について述べたが、ゲルマニウムや炭化珪素、砒化ガリウム等の他の材料を使用する半導体装置にも本発明が適用できる。さらに本発明では、ゲート電極の低抵抗化が重要な役割を果たすが、本発明で主として記述したシリコンゲート以外にも、Ｐ型トランジスタを表面チャネル化できる物質等をゲート電極として用いてもよい。また、実施例ではＰ型半導体基板上のトランジスタの作製工程について記述したが、石英やサファイヤ等の絶縁性基板上に形成された多結晶あるいは単結晶半導体被膜を利用した薄膜トランジスタ（ＴＦＴ）の作製にも本発明が適用できる。
【００５２】
【発明の効果】
本発明による実施の形態では、上記のような構造にすることによって以下のような効果がある。
▲１▼ゲート絶縁膜を形成する工程と、該ゲート絶縁膜を窒化処理する工程と、不活性ガスによる熱処理を行う工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、該ゲート電極にＰ型の不純物を導入する工程を有する半導体装置の製造方法としたため、Ｎ型トランジスタは埋め込みチャネル型トランジスタになり、Ｐ型トランジスタは表面チャネル型トランジスタになる。これにより、スナップバック現象でチャネル長が決定される場合、Ｎ型トランジスタよりもむしろＰ型トランジスタの方がより短チャネル化が容易となる。特にボルテージレギュレータ用半導体集積回路装置においては、Ｐ型トランジスタが占める面積比率が著しく大きいため、Ｐ型トランジスタの短チャネル化による高駆動化、小型化の効果は大きく、コスト低減効果も著しい。さらに、表面チャネルではホットキャリア発生領域はゲート酸化膜付近に形成されるが、埋め込みチャネルの場合ホットキャリア発生領域はゲート酸化膜より深い領域に形成されるため、ホットキャリアがトラップされ、トランジスタ特性劣化をもたらすゲート酸化膜とチャネル領域との距離が遠ざかり、トランジスタ特性の劣化が少なくなるという効果がある。
▲２▼ゲート絶縁膜を窒化処理する工程を有するため、ゲート絶縁膜界面の界面準位、トラップ、結晶の未結合手を窒素が埋め、ホットエレクトロン耐性が上がり、ゲート絶縁膜の信頼性を向上させる。さらに、Ｐ型多結晶シリコンゲート電極に含まれているボロンが製造工程の熱処理によりゲート絶縁膜を通りぬけ、トランジスタのチャネル領域に染み出すことを防ぐことができる。
▲３▼トランジスタのソース・ドレイン領域の構造が不純物濃度の低い領域と不純物濃度の高い領域からなり、さらに不純物濃度の高い領域と多結晶シリコンゲート電極との間隔を、任意に設定することができる。これにより、アプリケーションによってドレイン印可電圧を変える場合、製造工程条件を変えることなく、不純物濃度の高い領域と多結晶シリコンゲート電極との間隔を変えることで対応することができるという効果がある。
▲４▼ゲート電極が多結晶シリコンと高融点金属シリサイドと絶縁膜との積層からなるポリサイド構造である半導体装置の製造方法としたため、Ｐ型多結晶シリコンゲート電極をマスクにＮ型不純物を注入する際にＰ型多結晶シリコンゲート電極にＮ型不純物が注入されないようにすることを可能とし、Ｐ型多結晶シリコンゲート電極の濃度低下による抵抗の増大、ゲート電極の空乏化を防ぐ効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造法法を示す断面図である。
【図２】本発明の半導体装置の製造法法を示す断面図である。
【図３】従来の製造方法を示す断面図である。
【符号の説明】
１ Ｐ型半導体基板
２ ゲート絶縁膜
３ フィールド酸化膜
４ Ｎウェル
５ 多結晶シリコン膜
６ Ｐ型多結晶ゲート電極
７ 金属シリサイド膜
８ 酸化膜
９ Ｎ型の低濃度不純物領域
１０ Ｐ型の低濃度不純物領域
１１、１２ Ｎ型の高濃度不純物領域
１３、１４ Ｐ型の高低濃度不純物領域
２０ ガラス層
２１ アルミ配線
３１ Ｐ型半導体基板
３２ ゲート絶縁膜
３３ フィールド酸化膜
３４ Ｎウェル
３６ 多結晶ゲート電極
３７ 金属シリサイド膜
３９ Ｎ型の低濃度不純物領域
４０ Ｐ型の低濃度不純物領域
４１、４２ Ｎ型の高濃度不純物領域
４３、４４ Ｐ型の高低濃度不純物領域
４５ アルミ電極
４６ ガラス層
【発明の利用分野】
本発明はMOS構造の電界効果型半導体装置の製造方法に関する。
【０００２】
【発明の属する技術分野】
本発明は携帯機器等の電源電圧管理用に用いられるボルテージレギュレータ、スィチングレギュレータ、ボルテージデテクター等の半導体集積回路を構成する半導体装置の製造方法に関する。
【０００３】
【従来の技術】
従来の技術について図３を元に説明する。従来の技術として単結晶半導体基板上に形成した相補型ＭＯＳＦＥＴ装置（ＣＭＯＳ）について示す。まず、図３（ａ）に示すように、Ｐ型半導体基板３１上に、従来の集積回路作製方法を使用して、Ｎ型ウェル３４、フィールド絶縁物３３、Ｎ型低濃度不純物領域３９、Ｎ型高濃度不純物領域４１、４２、Ｐ型高濃度不純物領域４３、４４、Ｐ型低濃度不純物領域４０とリンがドープされたＮ型多結晶シリコンのゲート電極３６（ＮＭＯＳ用、ＰＭＯＳ用）を形成する。
【０００４】
その詳細な作製方法は以下の通りである。まず、不純物濃度が１Ｅ１５／ｃｍ3程度のＰ型シリコンウエハーにＢＦ2+イオンを打ち込み、いわゆるＬＯＣＯＳ法によって、フィールド絶縁物３３を形成する。さらにこれに、リンイオンを注入し、１０００℃で３〜１０時間アニールして、リンイオンを拡散、再分布させ、不純物濃度１×１０16ｃｍ-3程度のＮ型ウェル３４を形成する。
【０００５】
その後、熱酸化法によって、厚さ２０〜１００ｎｍのゲート絶縁膜（酸化珪素）と、減圧ＣＶＤ法によって、厚さ５００ｎｍ、リン濃度１×１０21ｃｍ-3の多結晶シリコン膜を形成し、これをパターニングして、ゲート電極となるべき部分３６を形成する。
【０００６】
そして、ゲート電極となるべき部分および必要によっては他のマスクを用いて、イオン注入法により、不純物濃度１×１０18ｃｍ-3のＮ型低濃度不純物領域３９と必要に応じて不純物濃度１×１０17ｃｍ-3程度のポケット領域を形成し、さらに不純物濃度１×１０18ｃｍ-3のＰ型低濃度不純物領域４０と必要に応じて不純物濃度１×１０17ｃｍ-3程度のポケット領域を作製する。
【０００７】
次いで、図３（ｃ）のようにイオン注入法によって、Ｎ型の高濃度不純物領域４１、４２とＰ型の高濃度不純物領域４３、４４をゲート電極となるべき部分３６と間隔を空けて形成する。いずれの不純物領域も不純物濃度は１×１０21ｃｍ-3程度とする。
【０００８】
最後に、一般の集積回路の作製の場合と同様に層間絶縁物として、リンガラス層４６を形成する。リンガラス層４６の形成には、例えば、減圧ＣＶＤ法を用いればよい。材料ガスとしては、モノシランＳｉＨ4と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で反応させて得られる。その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極４５を形成する。こうして、図３（ｄ）に示されるような相補型ＭＯＳ装置が完成する。
【０００９】
【発明が解決しようとする課題】
上記の従来の製造法法による半導体装置において、標準的なしきい値電圧である０．７Ｖ程度のエンハンスメント型のNMOS（以後E型NMOSと表記）は、ゲート電極の導電型がN＋型の多結晶シリコンであるためゲート電極と半導体基板の仕事関数の関係からチャネルが半導体基板の表面に形成される表面チャネルであるが、標準的なしきい値電圧である−０．７Ｖ程度のエンハンスメント型のPMOS（以後E型PMOSと表記）は、N＋型多結晶シリコンであるゲート電極とNウェルの仕事関数の関係からチャネルが半導体基板表面よりも幾分半導体基板内側に形成される埋込みチャネルとなっている。
【００１０】
埋込みチャネル型のE型PMOSにおいて、低電圧動作を実現すべくしきい値電圧を例えば−０．５Ｖ以上に設定する場合、MOSトランジスタの低電圧動作の一指標であるサブスッレッショルド特性は極めて悪化し、従ってPMOSのオフ時におけるリーク電流は増加し、結果として半導体装置の待機時における消費電流が著しく増加し、近年需要が大きく今後もその市場がさらに発展すると言われている携帯電話や携帯端末に代表される携帯機器への適用が困難であるという問題を有している。
【００１１】
一方上記の課題である低電圧動作と低消費電流を両立させる技術的方策として、NMOSのゲート電極の導電型がN型であり、PMOSのゲート電極の導電型をP型としたいわゆる同極ゲート技術が一般に知られているところである。この場合E型NMOSとE型PMOSともに表面チャネル型のMOSトランジスタであるため、しきい値電圧を小さくしても極端なサブスレッショルド係数の悪化に至らず低電圧動作および低消費電力がともに可能となる。
【００１２】
しかし同極ゲートCMOSは、N＋多結晶シリコン単極だけのゲート電極であるCMOSに比べ、その製造工程においてNMOS、PMOSともにゲートの極性を各々作り分けるために工程数が増加し製造コストや製造工期の増大を招き、さらに最も基本的な回路要素であるインバータ回路においては通常は、面積効率の向上のためにNMOSとPMOSのゲートはメタルを介しての結線を避け平面的にNMOSからPMOSまで連続な1個の多結晶シリコンないしは多結晶シリコンと高融点金属シリサイドとの積層からなるポリサイド構造によりレイアウトされるが、多結晶シリコン単層から形成される場合にはその多結晶シリコン中のPN接合のインピーダンスが高く実用的でないこと、ポリサイド構造の場合にはN型とP型の不純物は工程における熱処理中に高融点金属シリサイド中を高速でお互いに逆導電型のゲート電極へ拡散し、その結果として仕事関数が変化してしきい値電圧が安定しないなどの、コスト面や特性面において問題を有している。
【００１３】
本発明は低コストで短工期でありかつ低電圧動作や低消費電力であるパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする構造を提供することを目的とする。
【００１４】
【課題を解決するための手段】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
【００１５】
（１）Nチャネル型MOSトランジスタとPチャネル型MOSトランジスタを有する相補型MOS半導体装置において、ゲート絶縁膜を形成する工程と、該ゲート絶縁膜を窒化処理する工程と、不活性ガスによる熱処理を行う工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、該ゲート電極にＰ型の不純物を導入する工程を有する半導体装置の製造方法とした。
【００１６】
（２）前記ゲート電極が多結晶シリコンからなる半導体装置の製造方法とした。
【００１７】
（３）前記ゲート電極が多結晶シリコンと高融点金属シリサイドと絶縁膜との積層からなるポリサイド構造である半導体装置の製造方法とした。
【００１８】
（４）前記不活性ガスがＮ2である半導体装置の製造方法とした。
【００１９】
（５）前記不活性ガスによるアニールの温度が９２５℃以上である半導体装置の製造方法とした。
【００２０】
（６）前記多結晶シリコンの膜厚が２０００Åから５０００Åの範囲である半導体装置の製造方法とした。
【００２１】
（７）前記多結晶シリコンと前記高融点金属シリサイドと絶縁膜の積層である前記ポリサイド構造において、前記多結晶シリコンの膜厚が２０００Åから４５００Åの範囲であり、前記高融点金属シリサイドの膜厚が５００Åから３０００Åの範囲である半導体装置の製造方法とした。
【００２２】
（８）前記Ｐ型の不純物を導入する工程が、イオン注入である半導体装置の製造方法とした。
【００２３】
（９）前記Ｐ型の不純物を導入する工程が、Ｐ型のイオンを含むガラス膜を形成する工程とアニールを行う工程からなる半導体装置の製造方法とした。
【００２４】
（１０）前記Ｐ型の不純物を導入する工程が、Ｐ型のイオンを含むガス雰囲気の減圧ＣＶＤ法で多結晶シリコンを形成する工程からなる半導体装置の製造方法とした
【００２５】
【発明の実施の形態】
以下に、この発明の実施例を図面に基づいて説明する。本実施例ではＰ型半導体基板上に相補型トランジスタを形成した場合を説明しているが、Ｎ型半導体基板上にも本発明を適用できる。
【００２６】
図1に示すように、Ｐ型半導体基板１表面付近にリンイオンを注入し、１０００〜１１７５℃で３〜２０時間アニールして、リンイオンを拡散、再分布させ、不純物濃度１Ｅ１６ｃｍ-3程度のＮ型ウェル4を形成する。引き続き、パターンニングされた領域にＢ+イオンを打ち込み、いわゆるＬＯＣＯＳ法によって、チャネルストッパーとフィールド絶縁物３を形成する（図１（ａ））。その後、所望のチャネル領域へのしきい値電圧制御用の砒素イオン注入と、熱酸化法による厚さ１０〜３０ｎｍのゲート絶縁膜（酸化珪素）２形成を行う。
【００２７】
その後ゲート絶縁膜２に対して窒化処理を行う。この工程によりゲート絶縁膜界面の界面順位、トラップ、結晶の未結合手を窒素が埋め、多結晶シリコンゲート電極に含まれるボロンがゲート酸化膜のほうに拡散していくのを防ぐと共にホットエレクトロン耐性等ゲート絶縁膜の信頼性を向上させる。通常この工程は非常に高温であり、ランプアニール等によるＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）により行われ、例えばＮ2Ｏ雰囲気下で８００〜１１２５℃ １５〜１２０秒の処理、あるいはＮＨ3雰囲気下で８００〜１１００℃ ５〜９０秒の処理に続き、Ｏ２雰囲気下で８００〜１１２５℃ １５〜１２０秒の処理をする。この窒化処理中に、酸素の存在によりシリコン半導体基板ウェハに歪みが生じ、特に１０００℃より高い温度での処理でより顕著となる。そこで本発明の製造方法では、その後、熱酸化炉により不活性ガス雰囲気下、例えば窒素雰囲気下で９２５〜１０２５℃ １０〜３０分、もしくはアルゴン雰囲気下で９２５〜１０２５℃ １０〜３０分のアニールを行う。この不活性ガスアニールによりシリコン半導体基板ウェハの歪を解消することになる（図１（ｂ））。
【００２８】
次に減圧ＣＶＤ法等による厚さ２０００〜５０００Åの多結晶シリコン膜５を形成する（図１（ｃ））。次に多結晶シリコン膜５にＰ型のイオンを導入するが、本発明ではその導入方法について３つの導入方法がある。
【００２９】
一つ目の導入方法は、多結晶シリコン膜５を形成した後、イオン注入によりＢあるいはＢＦ2を１×１０19ａｔｏｍｓ／ｃｍ3以上の濃度で打ち込む。これにより多結晶シリコン膜5はＰ型になる。
【００３０】
2つ目の導入方法は、多結晶シリコン膜5を減圧ＣＶＤ法で形成するとき、Ｐ型のイオンを含むガス中で行うことで、膜形成と同時に多結晶シリコン膜がＰ型になる。
【００３１】
3つ目の導入方法は、多結晶シリコン膜5を形成した後、ボロンのイオンを高濃度に含んだガラス層を減圧ＣＶＤ法等で形成し、その後アニールを加えることで多結晶シリコン膜5中にボロンを拡散させる。その後、ガラス層を剥離することでＰ型の多結晶シリコン膜が形成される。
【００３２】
Ｐ型多結晶シリコン膜5が形成された後、Ｐ型多結晶シリコン膜５上へ、スパッタ法等により厚さ５００〜２５００Å程度の金属シリサイド膜７を形成し、さらに金属シリサイド膜７上に減圧ＣＶＤ法等によって厚さ１０００〜３０００Å程度の酸化膜８を形成し、これらをパターニングしてＰ型多結晶シリコンゲート電極６を形成する。
【００３３】
ここでＰ型多結晶シリコンゲート電極６の厚さについて考えると、同じイオン注入濃度に対しては薄いほうがシート抵抗が小さくなり有利であるが、Ｐ型のイオン注入で使われるボロンは酸化膜を突き抜けやすい。そのため、Ｐ型多結晶シリコンゲート電極６にイオン注入されたボロンはゲート絶縁膜２を突き抜けてトランジスタのチャネル領域に染み出し、トランジスタの特性ばらつき要因となる。このためイオン注入濃度を減らしてボロンのチャネル領域への染み出しを防ぐ方法があるが、本発明では多結晶シリコンゲート電極の膜厚を２０００Å以上にすることでイオン注入時にボロンが多結晶シリコンゲート電極６を突き抜けてトランジスタのチャネル領域に染み出すのを防ぐ。２０００Å以下ではイオン注入時のエネルギーでボロンが多結晶シリコンゲート電極６を突き抜け、その後のプロセス中の熱処理でボロンがゲート絶縁膜を通してチャネル領域に染み出し、特性ばらつきを引き起こす。逆に多結晶シリコンゲート電極６の厚みが厚い場合、ボロンの突き抜けは防ぐことができるがシート抵抗の増加を引き起こす。本発明のトランジスタが使われる回路ではシート抵抗が１ｋΩ／□以下であるので、それを満たす多結晶ポリシリコンゲート電極６の厚みは５０００Å以下となる。よってゲート電極がＰ型多結晶ポリシリコンゲート電極６単層の場合、その厚みは２０００Å以上５０００Å以下となる。
【００３４】
また金属シリサイド膜７の膜厚であるが、高速動作や高周波対応に必要なシート抵抗は十数Ω／□以下なのでこれを満たす金属シリサイド膜厚は５００Å以上となる。また金属シリサイド膜７の膜厚を厚くすればシート抵抗が下がるが、プロセス上、多結晶シリコンゲート電極６の上に金属シリサイド膜７が形成されるため、段差が大きくなってしまう。この段差がプロセス上許容される範囲は、多結晶シリコンゲート電極厚＋金属シリサイド膜厚＝５０００Åであるため、多結晶シリコンゲート電極６の膜厚は４５００Å以下である。さらに、Ｐ型多結晶シリコンゲート電極６を形成するためのイオン注入時に懸念されるボロンの突き抜けを防止するため、多結晶シリコンゲート電極６の厚みは２０００Å以上とする。以上の条件から、金属シリサイド膜７を用いたゲート電極の場合、多結晶シリコンゲート電極６の膜厚は２０００Åから４５００Åの範囲であり、金属シリサイド膜７の膜厚は５００Åから３０００Åの範囲となる。
【００３５】
この後、図示はしていないが、外部からのノイズ電荷からＣＭＯＳを守る保護用Ｎ型トランジスタのソースドレインとなる領域に不純物濃度１Ｅ２１ｃｍ-3程度のＮ＋型不純物領域を形成する。ここでのＮ型ドーパントは拡散係数の大きいリンを用いる。
【００３６】
そして次に、多結晶シリコンゲート電極６の部分およびソース・ドレイン領域の一部に、不純物濃度１×１０16〜1×１０18ａｔｏｍｓ／ｃｍ3程度のＮ型の低濃度不純物領域９と不純物濃度１×１０16〜1×１０18ａｔｏｍｓ／ｃｍ3程度のＰ型の低濃度不純物領域１０を形成する。このようにして図２（ａ）を得る。
【００３７】
次に、再びイオン注入法によって、Ｎ型の高濃度不純物領域１１、１２とＰ型の高濃度不純物領域１３、１４を形成する。いずれの不純物領域も不純物濃度は1×１０19ａｔｏｍｓ／ｃｍ3以上とする（図２（ｂ））。この時、ゲート電極と高濃度不純物領域の間はスペースがある。そこのスペースはドレイン印可電圧７Ｖの場合は０．５〜１．０ｕｍ程度、１０Ｖの場合は０．７〜２．０ｕｍ程度、３６Ｖの場合は２．０〜５．０ｕｍ程度に設定する。
【００３８】
ここで不純物濃度の低い領域と高い領域の濃度であるが、高い領域の濃度は多結晶シリコンゲート電極２のシート抵抗は１ｋΩ／□以下という限定から１×１０19atoms／cm3以上となる。本発明で用いられるトランジスタのドレイン印加電圧は数Ｖから４０Ｖを想定しているので、不純物濃度の低い領域の濃度は１×１０16〜１×１０18atoms／cm3の範囲となる。また、低濃度のＰ型不純物領域１０はボロンないしはBF2を用い濃度が１×１０16〜１×１０18atoms／cm3程度であり、低濃度のＮ型不純物領域９はリンないしは砒素を用い濃度が１×１０16〜１×１０18atoms／cm3程度である。一方、高濃度のＰ型不純物領域１３、１４はボロンないしはBF2を用い濃度が１×１０19atoms／cm3以上であり、高濃度のＮ型不純物領域１１、１２はリンないしは砒素を用い濃度が１×１０19atoms／cm3以上である。
【００３９】
さらに本発明ではＰ型多結晶シリコンゲート電極２をマスクにＮ型不純物を注入する際、Ｐ型多結晶シリコンゲート電極２の濃度低下による、抵抗の増大、ゲート電極の空乏化が懸念される。この課題を解決するため、Ｐ型多結晶シリコンゲート電極６上に酸化膜８を形成したり、あるいは金属シリサイド膜７を形成しさらに金属シリサイド膜７上に酸化膜８を形成した。これにより、Ｐ型多結晶シリコンゲート電極６をマスクにＮ型不純物９を注入する際にＰ型多結晶シリコンゲート電極６にＮ型不純物が注入されないようにすることを可能とすることができる。
【００４０】
最後に、従来の集積回路の作製の場合と同様に層間絶縁物として、リンガラス層２０を形成する。リンガラス層の形成には、例えば、減圧ＣＶＤ法を用いればよい。材料ガスとしては、モノシランＳｉＨ4と酸素Ｏ2とホスフィンＰＨ3を用い、４５０℃で反応させて得られる。その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極２１を形成する。こうして、図２（ｃ）に示されるような相補型ＭＯＳ装置が完成する。
【００４１】
以上のような製造方法で形成されたP型トランジスタにおいてゲート電極をP型多結晶シリコンゲート電極６とすることで、Nウェル４とゲート電極の仕事関数の関係からエンハンスメント型P型トランジスタのチャネルは表面チャネルとなるが、表面チャネル型P型トランジスタにおいてはしきい値電圧を例えば−０．５Ｖ以上に設定しても極端なサブスレッショルド係数の悪化に至らず低電圧動作および低消費電力がともに可能となる。
【００４２】
一方N型トランジスタにおいては、P型多結晶シリコンゲート電極６とP型半導体基板１の仕事関数の関係からエンハンスメント型Ｎ型トランジスタのチャネルは埋込みチャネルとなるが、しきい値を所望の値に設定する場合に拡散係数の小さな砒素をしきい値制御用ドナー不純物として使用できるためチャネルは極めて浅い埋込みチャネルとなる。従ってしきい値電圧を例えば０．５Ｖ以下の小さな値に設定しても、しきい値制御用アクセプター不純物として拡散係数が大きくイオン注入のプロジェクションレンジも大きいボロンを使用せざるを得ず深い埋込みチャネルとなるN型多結晶シリコンをゲート電極としたエンハンスメント型P型トランジスタの場合に比べ、サブスレッショルドの劣化やリーク電流の増大を著しく抑制できる。
【００４３】
以上の説明により本発明によるP型多結晶シリコン単極をゲート電極としたCMOSは、従来のN＋多結晶シリコン単極をゲート電極としたCMOSに比べ、低電圧動作および低消費電力に対し有効な技術であることが理解される。
【００４４】
また低電圧動作や低消費電力に対してはいわゆる同極ゲートCMOS技術が一般的に知られているところであるが、同極ゲート形成においてはゲート電極をP型とN型に作り分けるために通常の単極ゲートプロセスに比べ少なくともマスク工程が２工程追加必要となる。単極ゲートCMOSの標準的なマスク工程数は１０回程度であるが、同極ゲートとすることで概算２０％の工程コスト増となり、半導体装置のパフォーマンスとコストの総合的な観点からも本発明によるP型多結晶シリコン単極のゲート電極によるCMOSが有効といえよう。
【００４５】
本発明の実施例では、Ｐ型トランジスタがＮ型トランジスタに比べて比較的多く使用される半導体集積回路装置において、チャネル長の短チャネル化が容易となるようＰ型トランジスタを表面チャネル型のトランジスタで構成し、その駆動能力の向上と小型化を促進させたものである。
【００４６】
また、短チャネル化に不向きな埋め込みチャネルをＮ型トランジスタに適用した場合、Ｎ型トランジスタのみに対しては不利益なものではあるが、従来の埋め込みチャネルＰ型トランジスタとのパフォーマンスの比較においては、従来より著しく向上しさせることができる。これは仮にＮ型とＰ型トランジスタが同一のチャネル長であっても、Ｎ型トランジスタのキャリアであるエレクトロンの方がＰ型トランジスタのキャリアであるホールより移動度が大きい事による。
【００４７】
また、Ｎ型トランジスタの最小チャネル長を決定する際、必ずしも短チャネル効果で決まらない場合がある。それは、Ｎ型トランジスタの基板電流によるバイポーラ動作（スナップバック現象）が生じてしまう場合である。これは、短チャネル化に伴いドレイン電流、ドレイン電界が増加しホットキャリアの発生が増進されるためである。一方、Ｐ型トランジスタはホットキャリアの発生がＮ型に比べて著しく少ないため、スナップバック現象でチャネル長が決定されることはほとんどない。つまり、本発明のようなアプリケーションの場合、一般的な微細化の常識とは反対で、Ｎ型トランジスタよりもむしろ、Ｐ型トランジスタの方がより短チャネル化が容易である。そうしたことからも、本発明のＰ型トランジスタを表面チャネルで構成しＮ型トランジスタを埋め込みチャネルで構成したことはたいへん効果的である。
【００４８】
さらに、Ｎ型トランジスタのホットキャリア発生は、表面チャネルよりもむしろ埋め込みチャネルの場合の方が少ない。これは、図４に示す表面チャネル型トランジスタと埋め込みチャネルトランジスタのホットキャリア発生領域にあるように、表面チャネルではホットキャリア発生領域はゲート酸化膜付近に形成されるが、埋め込みチャネルの場合、ホットキャリア発生領域はゲート酸化膜より深い領域に形成される。このため、ホットキャリアがトラップされ、トランジスタ特性劣化をもたらすゲート酸化膜とチャネル領域との距離が遠ざかり、トランジスタ特性の劣化が少なくなる。
【００４９】
また、Ｎ型トランジスタの短チャネル化の限界が、リーク電流で決定されない場合、スナップバック現象による短チャネル化の限界をブレークスルーできる要因となる。つまり、この場合、Ｎ型トランジスタの短チャネル化をも推進できる。
【００５０】
こうして得られた相補型トランジスタ装置を構成するトランジスタはＰ型多結晶シリコンをゲート電極に用いているため、Ｐ型トランジスタのチャネルが表面チャネルで、Ｎ型トランジスタのチャネルが埋め込みチャネルで形成される。この表面チャネルＰ型トランジスタは従来の埋め込みチャネルＰ型トランジスタに比べて、そのトランジスタ特性の安定度や、信頼度、パフォーマンスに優れている。特にチャネル長を縮小する場合のソース、ドレイン間リーク電流を著しく低減でき、微細化を容易にした。
【００５１】
本発明は主としてシリコン系の半導体装置について述べたが、ゲルマニウムや炭化珪素、砒化ガリウム等の他の材料を使用する半導体装置にも本発明が適用できる。さらに本発明では、ゲート電極の低抵抗化が重要な役割を果たすが、本発明で主として記述したシリコンゲート以外にも、Ｐ型トランジスタを表面チャネル化できる物質等をゲート電極として用いてもよい。また、実施例ではＰ型半導体基板上のトランジスタの作製工程について記述したが、石英やサファイヤ等の絶縁性基板上に形成された多結晶あるいは単結晶半導体被膜を利用した薄膜トランジスタ（ＴＦＴ）の作製にも本発明が適用できる。
【００５２】
【発明の効果】
本発明による実施の形態では、上記のような構造にすることによって以下のような効果がある。
▲１▼ゲート絶縁膜を形成する工程と、該ゲート絶縁膜を窒化処理する工程と、不活性ガスによる熱処理を行う工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、該ゲート電極にＰ型の不純物を導入する工程を有する半導体装置の製造方法としたため、Ｎ型トランジスタは埋め込みチャネル型トランジスタになり、Ｐ型トランジスタは表面チャネル型トランジスタになる。これにより、スナップバック現象でチャネル長が決定される場合、Ｎ型トランジスタよりもむしろＰ型トランジスタの方がより短チャネル化が容易となる。特にボルテージレギュレータ用半導体集積回路装置においては、Ｐ型トランジスタが占める面積比率が著しく大きいため、Ｐ型トランジスタの短チャネル化による高駆動化、小型化の効果は大きく、コスト低減効果も著しい。さらに、表面チャネルではホットキャリア発生領域はゲート酸化膜付近に形成されるが、埋め込みチャネルの場合ホットキャリア発生領域はゲート酸化膜より深い領域に形成されるため、ホットキャリアがトラップされ、トランジスタ特性劣化をもたらすゲート酸化膜とチャネル領域との距離が遠ざかり、トランジスタ特性の劣化が少なくなるという効果がある。
▲２▼ゲート絶縁膜を窒化処理する工程を有するため、ゲート絶縁膜界面の界面準位、トラップ、結晶の未結合手を窒素が埋め、ホットエレクトロン耐性が上がり、ゲート絶縁膜の信頼性を向上させる。さらに、Ｐ型多結晶シリコンゲート電極に含まれているボロンが製造工程の熱処理によりゲート絶縁膜を通りぬけ、トランジスタのチャネル領域に染み出すことを防ぐことができる。
▲３▼トランジスタのソース・ドレイン領域の構造が不純物濃度の低い領域と不純物濃度の高い領域からなり、さらに不純物濃度の高い領域と多結晶シリコンゲート電極との間隔を、任意に設定することができる。これにより、アプリケーションによってドレイン印可電圧を変える場合、製造工程条件を変えることなく、不純物濃度の高い領域と多結晶シリコンゲート電極との間隔を変えることで対応することができるという効果がある。
▲４▼ゲート電極が多結晶シリコンと高融点金属シリサイドと絶縁膜との積層からなるポリサイド構造である半導体装置の製造方法としたため、Ｐ型多結晶シリコンゲート電極をマスクにＮ型不純物を注入する際にＰ型多結晶シリコンゲート電極にＮ型不純物が注入されないようにすることを可能とし、Ｐ型多結晶シリコンゲート電極の濃度低下による抵抗の増大、ゲート電極の空乏化を防ぐ効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造法法を示す断面図である。
【図２】本発明の半導体装置の製造法法を示す断面図である。
【図３】従来の製造方法を示す断面図である。
【符号の説明】
１ Ｐ型半導体基板
２ ゲート絶縁膜
３ フィールド酸化膜
４ Ｎウェル
５ 多結晶シリコン膜
６ Ｐ型多結晶ゲート電極
７ 金属シリサイド膜
８ 酸化膜
９ Ｎ型の低濃度不純物領域
１０ Ｐ型の低濃度不純物領域
１１、１２ Ｎ型の高濃度不純物領域
１３、１４ Ｐ型の高低濃度不純物領域
２０ ガラス層
２１ アルミ配線
３１ Ｐ型半導体基板
３２ ゲート絶縁膜
３３ フィールド酸化膜
３４ Ｎウェル
３６ 多結晶ゲート電極
３７ 金属シリサイド膜
３９ Ｎ型の低濃度不純物領域
４０ Ｐ型の低濃度不純物領域
４１、４２ Ｎ型の高濃度不純物領域
４３、４４ Ｐ型の高低濃度不純物領域
４５ アルミ電極
４６ ガラス層
Claims (10)
- Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタを有する相補型ＭＯＳ半導体装置の製造方法であって、
ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を窒化処理する工程と、
前記窒化処理に続けて酸化処理をする工程と、
前記酸化処理に続けて不活性ガスによる熱処理を行う工程と、
該ゲート絶縁膜上にゲート電極を形成する工程と、
該ゲート電極にＰ型の不純物を導入する工程と、
がこの順でなされる半導体装置の製造方法。 - 前記ゲート電極が多結晶シリコンからなることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ゲート電極が多結晶シリコンと高融点金属シリサイドと絶縁膜との積層からなるポリサイド構造であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記不活性ガスがＮ2であることを特徴とする請求項１または２または３に記載の半導体装置の製造方法。
- 前記不活性ガスによるアニールの温度が９２５℃以上であることを特徴とする請求項１または２または３記載の半導体装置の製造方法。
- 前記多結晶シリコンの膜厚が２０００Åから５０００Åの範囲であることを特徴とする請求項２記載の半導体装置の製造方法。
- 前記ポリサイド構造において、前記多結晶シリコンの膜厚が２０００Åから４５００Åの範囲であり、前記高融点金属シリサイドの膜厚が５００Åから３０００Åの範囲であることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記Ｐ型の不純物を導入する工程が、イオン注入であることを特徴とする請求項１または２または３記載の半導体装置の製造方法。
- 前記Ｐ型の不純物を導入する工程が、Ｐ型のイオンを含むガラス膜を形成する工程とアニールを行う工程からなることを特徴とする請求項１または２または３記載の半導体装置の製造方法。
- 前記Ｐ型の不純物を導入する工程が、Ｐ型のイオンを含むガス雰囲気の減圧ＣＶＤ法で多結晶シリコンを形成する工程からなることを特徴とする請求項１または２または３記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106102A JP4615755B2 (ja) | 2001-04-04 | 2001-04-04 | 半導体装置の製造方法 |
| US10/093,791 US6740561B2 (en) | 2001-04-04 | 2002-03-07 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106102A JP4615755B2 (ja) | 2001-04-04 | 2001-04-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002299471A JP2002299471A (ja) | 2002-10-11 |
| JP4615755B2 true JP4615755B2 (ja) | 2011-01-19 |
Family
ID=18958676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001106102A Expired - Lifetime JP4615755B2 (ja) | 2001-04-04 | 2001-04-04 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6740561B2 (ja) |
| JP (1) | JP4615755B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039720A (ja) * | 2002-07-01 | 2004-02-05 | Seiko Instruments Inc | 半導体集積回路装置 |
| JP2006253311A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| WO2008095847A1 (de) * | 2007-02-06 | 2008-08-14 | Boehringer Ingelheim International Gmbh | Bicyclische heterocyclen, diese verbindungen enthaltende arzneimittel, deren verwendung und verfahren zu ihrer herstellung |
| JP5626010B2 (ja) | 2011-02-25 | 2014-11-19 | 富士通株式会社 | 半導体装置及びその製造方法、電源装置 |
| US9478616B2 (en) | 2011-03-03 | 2016-10-25 | Cree, Inc. | Semiconductor device having high performance channel |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08116053A (ja) * | 1994-10-13 | 1996-05-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH08186179A (ja) * | 1994-12-28 | 1996-07-16 | Sony Corp | 相補型半導体装置 |
| JPH09266304A (ja) * | 1996-03-26 | 1997-10-07 | Texas Instr Inc <Ti> | ゲート絶縁膜の形成方法 |
| JPH11307729A (ja) * | 1998-04-21 | 1999-11-05 | Nec Corp | Ｃｍｏｓｆｅｔ及びその製造方法 |
| JP2000114395A (ja) * | 1998-10-09 | 2000-04-21 | Sony Corp | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3793090A (en) * | 1972-11-21 | 1974-02-19 | Ibm | Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics |
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
| US5840610A (en) * | 1997-01-16 | 1998-11-24 | Advanced Micro Devices, Inc. | Enhanced oxynitride gate dielectrics using NF3 gas |
| US6403423B1 (en) * | 2000-11-15 | 2002-06-11 | International Business Machines Corporation | Modified gate processing for optimized definition of array and logic devices on same chip |
-
2001
- 2001-04-04 JP JP2001106102A patent/JP4615755B2/ja not_active Expired - Lifetime
-
2002
- 2002-03-07 US US10/093,791 patent/US6740561B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08116053A (ja) * | 1994-10-13 | 1996-05-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH08186179A (ja) * | 1994-12-28 | 1996-07-16 | Sony Corp | 相補型半導体装置 |
| JPH09266304A (ja) * | 1996-03-26 | 1997-10-07 | Texas Instr Inc <Ti> | ゲート絶縁膜の形成方法 |
| JPH11307729A (ja) * | 1998-04-21 | 1999-11-05 | Nec Corp | Ｃｍｏｓｆｅｔ及びその製造方法 |
| JP2000114395A (ja) * | 1998-10-09 | 2000-04-21 | Sony Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002299471A (ja) | 2002-10-11 |
| US6740561B2 (en) | 2004-05-25 |
| US20020151129A1 (en) | 2002-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100226758B1 (ko) | 씨모스펫 제조방법 | |
| KR100223992B1 (ko) | 상보형 mos 전계효과 트랜지스터 및 그 제조방법 | |
| KR20030037347A (ko) | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 | |
| JPH10313114A (ja) | 半導体装置の製造方法 | |
| US8049251B2 (en) | Semiconductor device and method for manufacturing the same | |
| TWI232546B (en) | Manufacturing method of semiconductor device and semiconductor device | |
| JP2002124671A (ja) | 半導体装置とその製造方法 | |
| JP4615755B2 (ja) | 半導体装置の製造方法 | |
| KR100910230B1 (ko) | 반도체 소자의 듀얼 게이트 및 그 형성방법 | |
| US6432780B2 (en) | Method for suppressing boron penetrating gate dielectric layer by pulsed nitrogen plasma doping | |
| US6284579B1 (en) | Drain leakage reduction by indium transient enchanced diffusion (TED) for low power applications | |
| JPH0346238A (ja) | 半導体装置の製造方法 | |
| JP4186247B2 (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
| JPH0575045A (ja) | 半導体装置の製造方法 | |
| JP2001250945A (ja) | 半導体装置及びその製造方法 | |
| KR100299871B1 (ko) | 모스전계효과트랜지스터의제조방법 | |
| JP3014138B2 (ja) | 半導体装置 | |
| JP2002009283A (ja) | 半導体素子及びその製造方法 | |
| JPH1056171A (ja) | Ｍｉｓ半導体装置及びその製造方法 | |
| US20020149038A1 (en) | Semiconductor device | |
| KR100665904B1 (ko) | 듀얼 게이트 구조의 반도체 소자 제조방법 | |
| KR100255995B1 (ko) | 상보형 엠오에스 전계효과 트랜지스터의 제조방법 | |
| KR101128699B1 (ko) | 반도체 소자의 제조방법 | |
| JPH0415950A (ja) | 相補型電界効果半導体装置およびその製造方法 | |
| JPH11204783A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040303 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080307 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091113 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100824 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101019 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101021 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4615755 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |