KR20040104295A - 반도체 장치의 제조 방법 - Google Patents
반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20040104295A KR20040104295A KR1020030080113A KR20030080113A KR20040104295A KR 20040104295 A KR20040104295 A KR 20040104295A KR 1020030080113 A KR1020030080113 A KR 1020030080113A KR 20030080113 A KR20030080113 A KR 20030080113A KR 20040104295 A KR20040104295 A KR 20040104295A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- semiconductor device
- manufacturing
- resistance element
- polysilicon film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000004519 manufacturing process Methods 0.000 title claims description 71
- 238000000034 method Methods 0.000 claims abstract description 105
- 239000012535 impurity Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000002955 isolation Methods 0.000 claims abstract description 33
- 125000006850 spacer group Chemical group 0.000 claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000010438 heat treatment Methods 0.000 claims description 32
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 238000002513 implantation Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 100
- 229920005591 polysilicon Polymers 0.000 description 100
- 229910052581 Si3N4 Inorganic materials 0.000 description 43
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 31
- 229910052814 silicon oxide Inorganic materials 0.000 description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 23
- 229910052710 silicon Inorganic materials 0.000 description 23
- 239000010703 silicon Substances 0.000 description 23
- 229920002120 photoresistant polymer Polymers 0.000 description 22
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 20
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 19
- 229910017052 cobalt Inorganic materials 0.000 description 18
- 239000010941 cobalt Substances 0.000 description 18
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 18
- 229910021332 silicide Inorganic materials 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 17
- 230000004048 modification Effects 0.000 description 16
- 238000012986 modification Methods 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 230000003213 activating effect Effects 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005204 segregation Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
저항 소자의 저항값을 고정밀도로 설정하는 것이 가능한, 반도체 장치의 제조 방법을 얻는다. 본 발명에 있어서, 포토레지스트(6)는, 저항 소자로서 기능하는 폴리실리콘막(4R)의 상면 및 측면을 피복하고, 소자 분리 절연막(2) 상에 형성되어 있다. 포토레지스트(6)를 주입 마스크로서 이용하여, 실리콘 기판(1)의 상면에 대하여 거의 수직인 방향으로부터, 인 등의 n형의 불순물(7)을 이온 주입한다. 도우즈량은, 1013/㎠의 오더이다. 이에 의해, 트랜지스터 형성 영역 내에 있어서의 실리콘 기판(1)의 상면 내에, MOSFET의 LDD 영역(8)이 형성된다. 불순물(7)은, 폴리실리콘막(4G) 내에도 주입된다. 한편, 폴리실리콘막(4R)은 포토레지스트(6)로 피복되어 있기 때문에, 불순물(7)은 폴리실리콘막(4R) 내로는 주입되지 않는다.
Description
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히, 트랜지스터와 소자 분리 절연막 위에 형성된 저항 소자를 구비하는 반도체 장치의 제조 방법에 관한 것이다.
LSI는, 트랜지스터나 저항 소자 등으로 구성되어 있다. 저항 소자의 하나로서는, 폴리실리콘막 내에 불순물을 도핑함으로써 형성된 저항 소자(본 명세서에 있어서「폴리실리콘 저항」이라고 칭함)가, 널리 이용되고 있다. 폴리실리콘 저항에서는, 폴리실리콘막 내에 포함되어 있는 불순물의 양에 따라서 저항값이 정해진다.
이하, n 채널 MOSFET과 폴리실리콘 저항을 구비하는 종래의 반도체 장치의 제조 방법에 대하여 설명한다. 종래의 반도체 장치의 제조 방법은, (a) p형의 실리콘 기판의 상면 내에 소자 분리 절연막을 형성하는 공정과, (b) 소자 형성 영역 내에 있어서의 실리콘 기판의 상면 위에, MOSFET의 게이트 절연막을 형성하는 공정과, (c) 불순물이 도핑되어 있지 않은 제1 폴리실리콘막을, 전면적으로 형성하는 공정과, (d) 제1 폴리실리콘막을 패터닝함으로써, 폴리실리콘 저항으로서 기능하는 제2 폴리실리콘막을 소자 분리 절연막 상에 형성함과 함께, MOSFET의 게이트 전극으로서 기능하는 제3 폴리실리콘막을 게이트 절연막 상에 형성하는 공정과, (e) 실리콘 기판의 상면에 대하여 거의 수직인 방향(수직 방향)으로부터 n형의 제1 불순물을 이온 주입함으로써, MOSFET의 LDD 영역(「익스텐션 영역」이라고도 칭해짐)을 형성하는 공정과, (f) 상기 수직 방향에 대하여 경사진 방향으로부터 p형의 제2 불순물을 이온 주입함으로써, MOSFET의 포켓 영역을 형성하는 공정과, (g) 제2 폴리실리콘막의 측면에 측벽 스페이서를 형성하는 공정과, (h) 실리콘 기판의 상면에 대하여 거의 수직인 방향으로부터 n형의 제3 불순물을 이온 주입함으로써, 폴리실리콘 저항의 저항값을 설정하기 위해 제2 폴리실리콘막 내에 제3 불순물을 주입함과 함께, MOSFET의 소스/드레인 영역을 형성하는 공정과, (i) 실리콘 기판 내에 주입된 제1∼제3 불순물을 활성화시키기 위한 열처리를 하는 공정을 포함하고 있다.
또, 폴리실리콘 저항의 제조 방법에 관하는 기술은, 예를 들면 하기의 특허 문헌1∼4에 개시되어 있다.
[특허 문헌1]
일본특허 제3153921호 공보
[특허 문헌2]
일본특개소59-16361호 공보
[특허 문헌3]
일본특개평6-314770호 공보
[특허 문헌4]
일본특개평11-251520호 공보
반도체 장치의 고 기능화에 따라, 최근에는, 디지털 회로와 아날로그 회로가 탑재된 IC 칩이 널리 이용되고 있다. 특히 아날로그 회로에서는, 저항 소자는 트랜지스터의 바이어스 설정 등을 위해 이용되기 때문에, 저항값이 고정밀도로 설정되어 있을 필요가 있다.
그러나, 종래의 반도체 장치의 제조 방법에 의하면, 제3 불순물뿐만 아니라, 제1 및 제2 불순물도, 제2 폴리실리콘막 내에 이온 주입되게 된다. 즉, 제2 폴리실리콘막 내에, 복수 종류의 불순물이 주입되게 된다. 또한, 제2 폴리실리콘막 내에 포함되어 있는 제1∼제3 불순물의 일부가, 공정 (i)에 있어서의 열처리에 의해서, 제2 폴리실리콘막의 외부로 확산(외측 확산)하게 된다. 더구나, 열처리 시에는 웨이퍼면 내에서 온도차가 발생하는 경우가 있어, 이 경우에는, 불순물이 외측 확산하는 양에 관해서도, 웨이퍼면 내에서 변동이 발생한다.
이와 같이 종래의 반도체 장치의 제조 방법에 의하면, 폴리실리콘 저항의 저항값을 원하는 값으로 설정하는 것이 곤란하며, 또한, 가령 저항 소자의 치수가 동일하더라도, 웨이퍼면 내에서 저항값에 변동이 발생한다고 하는 문제가 있다.
본 발명은, 이러한 문제를 해결하기 위해서 이루어진 것으로서, 저항 소자의 저항값을 고정밀도로 설정하는 것이 가능하고, 또한, 웨이퍼면 내에서의 저항값의 변동을 억제하는 것이 가능한, 반도체 장치의 제조 방법을 얻는 것을 목적으로 하는 것이다.
도 1은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 2는 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 3은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 4는 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 5는 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 6은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 7은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 8은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 9는 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 10은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 11은 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 12는 본 발명의 실시형태 2에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 13은 본 발명의 실시형태 2에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 14는 본 발명의 실시형태 2에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 15는 본 발명의 실시형태 2에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 16은 본 발명의 실시형태 2에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 17은 본 발명의 실시형태 2에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 18은 본 발명의 실시형태 2에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 19는 본 발명의 실시형태 2의 제1 변형예에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 20은 본 발명의 실시형태 2의 제1 변형예에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 21은 본 발명의 실시형태 2의 제2 변형예에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 22는 본 발명의 실시형태 2의 제2 변형예에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 23은 본 발명의 실시형태 2의 제2 변형예에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 24는 본 발명의 실시형태 2의 제2 변형예에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 25는 본 발명의 실시형태 2의 제2 변형예에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 26은 본 발명의 실시형태 3에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 27은 본 발명의 실시형태 3에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 28은 본 발명의 실시형태 3에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 29는 본 발명의 실시형태 4에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 30은 본 발명의 실시형태 4에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 31은 본 발명의 실시형태 5에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 32는 본 발명의 실시형태 5에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 33은 본 발명의 실시형태 5에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 34는 본 발명의 실시형태 5에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 35는 본 발명의 실시형태 6에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 36은 본 발명의 실시형태 6에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 37은 본 발명의 실시형태 6에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
도 38은 본 발명의 실시형태 6에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소자 분리 절연막
3, 15, 23, 25R, 25G, 28 : 실리콘 산화막
4, 4R, 4G, 31, 31R, 31G, 60R, 60G : 폴리실리콘막
7, 9, 13 : 불순물
8 : LDD 영역
10 : 포켓 영역
12R, 12G, 26R, 26G : 측벽 스페이서
14 : 소스/드레인 영역
20∼22, 24R, 24G, 27 : 실리콘 질화막
30, 30R, 30G, 32, 32R, 32G, 42 : 실리콘 게르마늄막
33R, 43 : 저항 소자
33G : 게이트 전극
41 : 게르마늄
50, 50G, 60 : 비정질 실리콘막
51 : 레이저 빔
52 : 단결정 실리콘막
본 발명에 따른 반도체 장치의 제조 방법은, (a) 반도체 기판의 주면 내에, 소자 분리 절연막을 형성하는 공정과, (b) 소자 분리 절연막에 의해서 규정된 소자 형성 영역 내에서, 게이트 절연막을, 반도체 기판의 주면 위에 형성하는 공정과, (c) 소자 분리 절연막 상 및 게이트 절연막 상에, 반도체막을 형성하는 공정과, (d) 반도체막을 패터닝함으로써, 저항 소자를 소자 분리 절연막 상에 형성함과 함께, 게이트 전극을 게이트 절연막 상에 형성하는 공정과, (e) 저항 소자를 피복하여, 마스크재를 형성하는 공정과, (f) 마스크재를 주입 마스크로서 이용하여 제1 도전형의 제1 불순물을 이온 주입함으로써, 소자 형성 영역 내에 있어서의 반도체 기판의 주면 내에, 제1 소스/드레인 영역을 형성하는 공정과, (g) 공정 (f)보다도 후에 실행되어, 저항 소자의 측면에 측벽 스페이서를 형성하는 공정과, (h) 공정 (g)보다도 후에 실행되어, 제1 도전형의 제2 불순물을 이온 주입함으로써, 저항 소자 내에 제2 불순물을 주입함과 함께, 소자 형성 영역 내에 있어서의 반도체 기판의 주면 내에, 제2 소스/드레인 영역을 형성하는 공정과, (i) 제2 불순물을 활성화시키기 위한 열처리를 하는 공정을 포함한다.
<발명의 실시형태>
실시형태 1.
도 1∼11은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도이다. 본 실시형태 1에서는, 트랜지스터로서 n 채널 MOSFET이 형성되는 경우의 예에 대하여 설명한다.
도 1을 참조하여, 우선, 주지의 트렌치 분리 기술에 의해서, p형의 실리콘 기판(1)의 상면 내에, 소자 분리 절연막(2)을 부분적으로 형성한다. 실리콘 기판(1)은, 저항 소자가 형성될 예정의 영역(저항 소자 형성 영역)과, 트랜지스터가 형성될 예정의 영역(트랜지스터 형성 영역)을 갖고 있다. 저항 소자 형성 영역은 소자 분리 영역 위에 있고, 트랜지스터 형성 영역은 소자 형성 영역 위에 있다.소자 분리 절연막(2)은, 산화 실리콘(SiO2)으로 이루어지고, 저항 소자 형성 영역 내에 있어서의 실리콘 기판(1)의 상면 내에 형성되어 있다. 트랜지스터 형성 영역은, 소자 분리 절연막(2)에 의해서 규정되어 있다.
도 2를 참조하여, 다음으로, 열 산화법에 의해서, 실리콘 산화막(3)을 형성한다. 실리콘 산화막(3)은, 트랜지스터 형성 영역 내에 있어서의 실리콘 기판(1)의 상면 위에 형성되어 있다.
도 3을 참조하여, 다음으로, CVD법에 의해서, 불순물이 도핑되어 있지 않은 폴리실리콘막(4)을 형성한다. 폴리실리콘막(4)은, 도 2에 도시한 구조 위에 전면적으로 형성되어 있다. 구체적으로, 폴리실리콘막(4)은, 소자 분리 절연막(2) 상 및 실리콘 산화막(3) 상에 형성되어 있다. 다음으로, 사진 제판법에 의해서, 소정의 개구 패턴을 갖는 포토레지스트(5)를, 폴리실리콘막(4) 상에 형성한다.
도 4를 참조하여, 다음으로, 포토레지스트(5)를 에칭 마스크로서 이용하여, 이방성 드라이 에칭법에 의해서, 폴리실리콘막(4)을 부분적으로 제거한다. 이에 의해, 폴리실리콘막(4)이 패터닝되어, 폴리실리콘막(4R, 4G)이 형성된다. 폴리실리콘막(4R)은, 저항 소자로서 기능하고, 소자 분리 절연막(2) 상에 형성되어 있다. 폴리실리콘막(4G)은, MOSFET의 게이트 전극으로서 기능하고, 실리콘 산화막(3) 상에 형성되어 있다. 폴리실리콘막(4G)과 실리콘 기판(1) 사이에 개재되어 있는 부분의 실리콘 산화막(3)은, 게이트 절연막으로서 기능한다. 다음으로, 포토레지스트(5)를 제거한다.
도 5를 참조하여, 다음으로, 사진 제판법에 의해서, 포토레지스트(6)를 형성한다. 포토레지스트(6)는, 폴리실리콘막(4R)의 상면 및 측면을 피복하여, 소자 분리 절연막(2) 상에 형성되어 있다. 다음으로, 포토레지스트(6)를 주입 마스크로서 이용하여, 실리콘 기판(1)의 상면에 대하여 거의 수직인 방향(수직 방향)으로부터, 인(P) 등의 n형의 불순물(7)을 이온 주입한다. 도우즈량은, 1013/㎠의 오더이다. 이에 의해, 트랜지스터 형성 영역 내에 있어서의 실리콘 기판(1)의 상면 내에, MOSFET의 LDD 영역(제1 소스/드레인 영역)(8)이 형성된다. 불순물(7)은, 폴리실리콘막(4G) 내에도 주입된다. 한편, 폴리실리콘막(4R)은 포토레지스트(6)로 피복되어 있기 때문에, 불순물(7)은 폴리실리콘막(4R) 내로는 주입되지 않는다.
도 6을 참조하여, 다음으로, 포토레지스트(6)를 주입 마스크로서 이용하여, 상기 수직 방향에 대하여 경사진 방향으로부터, 붕소(B) 등의 p형의 불순물(9)을 이온 주입한다. 도우즈량은, 1014/㎠의 오더이다. 이에 의해, 트랜지스터 형성 영역 내에 있어서의 실리콘 기판(1)의 상면 내에, MOSFET의 포켓 영역(10)이 형성된다. 포켓 영역(10)은, 폴리실리콘막(4G)의 단부의 아래쪽으로 형성되어 있다. 불순물(9)은, 폴리실리콘막(4G)의 측면 내에도 주입된다. 한편, 폴리실리콘막(4R)은 포토레지스트(6)로 피복되어 있기 때문에, 불순물(9)은 폴리실리콘막(4R) 내로는 주입되지 않는다.
도 7을 참조하여, 다음으로, 포토레지스트(6)를 제거한다. 다음으로, CVD법에 의해서, 실리콘 산화막(11)을, 도 6에 도시한 구조 위에 전면적으로 형성한다.
도 8을 참조하여, 다음으로, 이방성 드라이 에칭법에 의해서, 실리콘 산화막(11)을 에칭한다. 이에 의해, 폴리실리콘막(4R)의 측면에 측벽 스페이서(12R)가 형성됨과 함께, 폴리실리콘막(4G)의 측면에 측벽 스페이서(12G)가 형성된다. 또한, 실리콘 산화막(3)이 부분적으로 제거됨으로써, LDD 영역(8)의 상면이 부분적으로 노출된다.
도 9를 참조하여, 다음으로, 실리콘 기판(1)의 상면에 대하여 거의 수직인 방향으로부터, 비소(As) 또는 인 등의 n형의 불순물(13)을 이온 주입한다. 도우즈량은, 1015/㎠의 오더이다. 이에 의해, 트랜지스터 형성 영역 내에 있어서의 실리콘 기판(1)의 상면 내에, MOSFET의 소스/드레인 영역(제2 소스/드레인 영역)(14)이 형성된다. 소스/드레인 영역(14)은, LDD 영역(8)보다도 고농도이며, 또한, LDD 영역(8)보다도 깊게 형성되어 있다. 불순물(13)은, 폴리실리콘막(4G, 4R) 내에도 주입된다. 다음으로, LDD 영역(8), 포켓 영역(10), 및 소스/드레인 영역(14)을 활성화시키기 위해, 소정의 열처리를 한다.
도 10을 참조하여, 다음으로, CVD법, 사진 제판법, 및 이방성 드라이 에칭법에 의해서, 실리콘 산화막(15)을 형성한다. 실리콘 산화막(15)은, 폴리실리콘막(4R) 및 측벽 스페이서(12R)를 피복하고, 소자 분리 절연막(2) 상에 형성되어 있다.
도 11을 참조하여, 다음으로, 코발트(Co) 등의 금속막을, 도 10에 도시한 구조 위에 전면적으로 형성한다. 그 후, 소정의 열처리를 하는 것에 의해, 코발트실리사이드층(16G, 16SD)을 형성한다. 코발트 실리사이드층(16G)은 폴리실리콘막(4G) 상에 형성되어 있고, 코발트 실리사이드층(16SD)은 소스/드레인 영역(14) 상에 형성되어 있다. 실리콘 산화막(15)이 실리사이드 프로텍션막으로서 기능하기 때문에, 폴리실리콘막(4R) 상에는 코발트 실리사이드층은 형성되지 않는다.
이와 같이 본 실시형태 1에 따른 반도체 장치의 제조 방법에 따르면, 도 5, 6에 도시한 공정에서, 폴리실리콘막(4R)은 포토레지스트(6)로 피복되어 있기 때문에, 불순물(7, 9)은 폴리실리콘막(4R) 내로는 주입되지 않는다. 따라서, 저항 소자로서 기능하는 폴리실리콘막(4R) 내에는, 도 9에 도시한 공정에서, 불순물(13) 만이 주입된다. 즉, 폴리실리콘막(4R) 내에는, 한 종류의 불순물 밖에 주입되지 않는다. 그 때문에, 도전형이 서로 다른 복수 종류의 불순물이 저항 소자 내에 주입되는 종래의 반도체 장치의 제조 방법과 비교하면, 저항 소자의 저항값을 고정밀도로 설정하는 것이 가능하게 된다.
실시형태 2.
도 12∼18은, 본 발명의 실시형태 2에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도이다. 우선, 상기 실시형태 1과 마찬가지의 방법에 의해서, 도 2에 도시한 구조를 얻는다. 도 12를 참조하여, 다음으로, 질소 분위기 속에서 소정의 열처리를 함으로써, 실리콘 산화막(3)과, 소자 분리 절연막(2)의 상면을 질화한다. 이에 의해, 실리콘 질화막(20, 21)이 형성된다. 실리콘 질화막(20)은 실리콘 기판(1)의 상면 위에 형성되어 있고, 실리콘 질화막(21)은 소자 분리 절연막(2) 상에 형성되어 있다.
도 13을 참조하여, 다음으로, 상기 실시형태 1과 마찬가지의 방법에 의해서, 폴리실리콘막(4R, 4G), LDD 영역(8), 및 포켓 영역(10)을 형성한다. 폴리실리콘막(4R)은 실리콘 질화막(21) 상에 형성되어 있고, 폴리실리콘막(4G)은 실리콘 질화막(20) 상에 형성되어 있다.
도 14를 참조하여, 다음으로, CVD법에 의해서, 실리콘 질화막(22)을, 도 13에 도시한 구조 위에 전면적으로 형성한다. 다음으로, CVD법에 의해서, 실리콘 산화막(23)을 실리콘 질화막(22) 상에 형성한다.
도 15를 참조하여, 다음으로, 이방성 드라이 에칭법에 의해서, 실리콘 산화막(23) 및 실리콘 질화막(20∼22)을 에칭한다. 이에 의해, 폴리실리콘막(4R)의 측면에 측벽 스페이서(26R)가 형성됨과 함께, 폴리실리콘막(4G)의 측면에 측벽 스페이서(26G)가 형성된다. 측벽 스페이서(26R)는, 실리콘 질화막(24R)과 실리콘 산화막(25R)을 갖고 있고, 측벽 스페이서(26G)는, 실리콘 질화막(24G)과 실리콘 산화막(25G)을 갖고 있다. 실리콘 질화막(24R)은 폴리실리콘막(4R)의 측면에 형성되어 있고, 실리콘 질화막(24G)은 폴리실리콘막(4G)의 측면에 형성되어 있다. 또한, 실리콘 질화막(20, 21)이 부분적으로 제거됨에 따라, LDD 영역(8) 및 소자 분리 절연막(2)의 각 상면이 부분적으로 노출된다.
도 16을 참조하여, 다음으로, 실리콘 기판(1)의 상면에 대하여 거의 수직인 방향으로부터, n형의 불순물(13)을 이온 주입한다. 이에 의해, MOSFET의 소스/드레인 영역(14)이 형성된다.
도 17을 참조하여, 다음으로, CVD법에 의해서, 실리콘 질화막을, 도 16에 도시한 구조 위에 전면적으로 형성한다. 다음으로, CVD법에 의해서, 실리콘 산화막을 실리콘 질화막 상에 형성한다. 다음으로, 사진 제판법 및 이방성 드라이 에칭법에 의해서 이것들의 막을 패터닝함으로써, 실리콘 질화막(27) 및 실리콘 산화막(28)을 형성한다. 실리콘 질화막(27)은, 폴리실리콘막(4R)의 상면 및 측벽 스페이서(26R)를 피복하고, 소자 분리 절연막(2) 상에 형성되어 있다. 다음으로, LDD 영역(8), 포켓 영역(10), 및 소스/드레인 영역(14)을 활성화시키기 위해, 소정의 열처리를 한다.
도 18을 참조하여, 다음으로, 코발트 등의 금속막을, 도 17에 도시한 구조 위에 전면적으로 형성한다. 그 후, 소정의 열처리를 하는 것에 의해, 코발트 실리사이드층(16G, 16SD)을 형성한다. 실리콘 질화막(27) 및 실리콘 산화막(28)이 실리사이드 프로텍션막으로서 기능하기 때문에, 폴리실리콘막(4R) 상에는 코발트 실리사이드층은 형성되지 않는다.
이와 같이 본 실시형태 2에 따른 반도체 장치의 제조 방법에 따르면, 도 17에 도시한 바와 같이, 폴리실리콘막(4R)의 표면(즉, 저면, 측면, 및 상면)은, 실리콘 질화막(21, 24R, 27)으로 피복되어 있다. 그리고, 폴리실리콘막(4R)의 표면이 실리콘 질화막(21, 24R, 27)으로 피복된 상태에서, 불순물(7, 9, 13)을 활성화시키기 위한 열처리가 행하여진다. 따라서, 폴리실리콘막(4R) 내에 포함되어 있는 불순물(13)이, 이 열처리(및 코발트 실리사이드층(16G, 16SD)을 형성하기 위한 열처리)에 의해서 폴리실리콘막(4R)의 외부로 확산하는 것을, 실리콘 질화막(21, 24R,27)의 작용에 의해서 회피할 수 있다. 그 결과, 저항 소자의 저항값을 보다 고정밀도로 설정하는 것이 가능하고, 또한, 저항 소자의 저항값이 웨이퍼면 내에서 변동되는 것을 회피할 수도 있다.
제1 변형예로서, 실리콘 질화막(21, 24R, 27) 중, 실리콘 질화막(27)만을 형성해도 된다. 도 19, 20은, 본 실시형태 2의 제1 변형예에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도이다. 우선, 상기 실시형태 1과 마찬가지의 방법에 의해서, 도 9에 도시한 구조를 얻는다. 도 19를 참조하여, 다음으로, 도 17에 도시한 공정과 마찬가지의 방법에 의해서, 실리콘 질화막(27) 및 실리콘 산화막(28)을 형성한다. 다음으로, LDD 영역(8), 포켓 영역(10), 및 소스/드레인 영역(14)을 활성화시키기 위해서, 소정의 열처리를 한다.
도 20을 참조하여, 다음으로, 도 18에 도시한 공정과 마찬가지의 방법에 의해서, 코발트 실리사이드층(16G, 16SD)을 형성한다.
본 실시형태 2의 제1 변형예에 따른 반도체 장치의 제조 방법에 따르면, 도 19에 도시한 바와 같이, 폴리실리콘막(4R)의 상면은, 실리콘 질화막(27)으로 피복되어 있다. 그리고, 폴리실리콘막(4R)의 상면이 실리콘 질화막(27)으로 피복된 상태에서, LDD 영역(8), 포켓 영역(10), 및 소스/드레인 영역(14)을 활성화시키기 위한 열처리가 행하여진다. 따라서, 폴리실리콘막(4R) 내에 포함되어 있는 불순물(13)이, 이 열처리(및 코발트 실리사이드층(16G, 16SD)을 형성하기 위한 열처리)에 의해서 폴리실리콘막(4R)의 상면으로부터 외부로 확산하는 것을, 실리콘 질화막(27)의 작용에 의해서 회피할 수 있다.
제2 변형예로서, 실리콘 질화막(21, 24R, 27) 중, 실리콘 질화막(24R)만을 형성해도 된다. 도 21∼25는, 본 실시형태 2의 제2 변형예에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도이다. 우선, 상기 실시형태 1과 마찬가지의 방법에 의해서, 도 6에 도시한 구조를 얻는다. 도 21을 참조하여, 다음으로, 포토레지스트(6)를 제거한다. 다음으로, 도 14에 도시한 공정과 마찬가지의 방법에 의해서, 실리콘 질화막(22) 및 실리콘 산화막(23)을 형성한다.
도 22를 참조하여, 다음으로, 도 15에 도시한 공정과 마찬가지의 방법에 의해서, 측벽 스페이서(26R, 26G)를 형성한다.
도 23을 참조하여, 다음으로, 도 16에 도시한 공정과 마찬가지의 방법에 의해서, MOSFET의 소스/드레인 영역(14)을 형성한다. 다음으로, LDD 영역(8), 포켓 영역(10), 및 소스/드레인 영역(14)을 활성화시키기 위해, 소정의 열처리를 한다.
도 24를 참조하여, 다음으로, 도 10에 도시한 공정과 마찬가지의 방법에 의해서, 실리콘 산화막(15)을 형성한다.
도 25를 참조하여, 다음으로, 도 11에 도시한 공정과 마찬가지의 방법에 의해서, 코발트 실리사이드층(16G, 16SD)을 형성한다.
본 실시형태 2의 제2 변형예에 따른 반도체 장치의 제조 방법에 따르면, 도 23에 도시한 바와 같이, 폴리실리콘막(4R)의 측면은, 실리콘 질화막(24R)으로 피복되어 있다. 그리고, 폴리실리콘막(4R)의 측면이 실리콘 질화막(24R)으로 피복된 상태에서, LDD 영역(8), 포켓 영역(10), 및 소스/드레인 영역(14)을 활성화시키기 위한 열처리가 행하여진다. 따라서, 폴리실리콘막(4R) 내에 포함되어 있는불순물(13)이, 이 열처리(및 코발트 실리사이드층(16G, 16SD)을 형성하기 위한 열처리)에 의해서 폴리실리콘막(4R)의 측면으로부터 외부로 확산하는 것을, 실리콘 질화막(24R)의 작용에 의해서 회피할 수 있다.
제3 변형예로서, 실리콘 질화막(21, 24R, 27) 중, 실리콘 질화막(21)만을 형성해도 된다. 도 15에 도시한 측벽 스페이서(26R, 26G) 대신에, 도 8에 도시한 측벽 스페이서(12R, 12G)를 형성한다. 또한, 도 17에 도시한 실리콘 질화막(27) 및 실리콘 산화막(28) 대신에, 도 10에 도시한 실리콘 산화막(15)을 형성한다. 이에 의해, 실리콘 질화막(21, 24R, 27) 중, 실리콘 질화막(21)만을 형성할 수 있다.
본 실시형태 2의 제3 변형예에 따른 반도체 장치의 제조 방법에 따르면, 폴리실리콘막(4R)의 저면은, 실리콘 질화막(21)으로 피복되어 있다. 그리고, 폴리실리콘막(4R)의 저면이 실리콘 질화막(21)으로 피복된 상태에서, LDD 영역(8), 포켓 영역(10), 및 소스/드레인 영역(14)을 활성화시키기 위한 열처리가 행하여진다. 따라서, 폴리실리콘막(4R) 내에 포함되어 있는 불순물(13)이, 이 열처리(및 코발트 실리사이드층(16G, 16SD)을 형성하기 위한 열처리)에 의해서 폴리실리콘막(4R)의 저면으로부터 외부로 확산하는 것을, 실리콘 질화막(21)의 작용에 의해서 회피할 수 있다.
제4 변형예로서, 실리콘 질화막(21, 24R, 27) 중, 임의의 2개를 형성해도 된다.
실시형태 3.
도 26∼28은, 본 발명의 실시형태 3에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 본 실시형태 3에서는, 트랜지스터로서 p 채널 MOSFET이 형성되는 경우의 예에 대하여 설명한다.
도 1을 참조하여, 우선, 주지의 트렌치 분리 기술에 의해서, n형의 실리콘 기판(1)의 상면 내에, 소자 분리 절연막(2)을 부분적으로 형성한다.
도 2를 참조하여, 다음으로, 열 산화법에 의해서, 트랜지스터 형성 영역 내에 있어서의 실리콘 기판(1)의 상면 위에, 실리콘 산화막(3)을 형성한다.
도 26을 참조하여, 다음으로, CVD법에 의해서, 불순물이 도핑되어 있지 않은 실리콘 게르마늄(SiGe)막(30)을, 도 2에 도시한 구조 위에 전면적으로 형성한다. 다음으로, CVD법에 의해서, 불순물이 도핑되어 있지 않은 폴리실리콘막(31)을, 실리콘 게르마늄막(30) 상에 형성한다. 다음으로, CVD법에 의해서, 불순물이 도핑되어 있지 않은 실리콘 게르마늄막(32)을, 폴리실리콘막(31) 상에 형성한다.
도 27을 참조하여, 다음으로, 사진 제판법 및 이방성 드라이 에칭법에 의해서, 실리콘 게르마늄막(30, 32) 및 폴리실리콘막(31)을 패터닝한다. 이에 의해, 소자 분리 절연막(2) 상에 저항 소자(33R)가 형성됨과 함께, 실리콘 산화막(3) 상에 게이트 전극(33G)이 형성된다. 저항 소자(33R)는, 실리콘 게르마늄막(30R), 폴리실리콘막(31R), 및 실리콘 게르마늄막(32R)이 이 순으로 적층된 구조를 갖고 있다. 마찬가지로, 게이트 전극(33G)은, 실리콘 게르마늄막(30G), 폴리실리콘막(31G), 및 실리콘 게르마늄막(32G)이 이 순으로 적층된 구조를 갖고 있다.
다음으로, 도 5에 도시한 공정과 같이, 포토레지스트(6)를 주입 마스크로서이용하여, 실리콘 기판(1)의 상면에 대하여 거의 수직인 방향(수직 방향)으로부터, 붕소 등의 p형의 불순물(7)을 이온 주입함으로써, LDD 영역(8)을 형성한다.
다음으로, 도 6에 도시한 공정과 같이, 포토레지스트(6)를 주입 마스크로서 이용하여, 상기 수직 방향에 대하여 경사진 방향으로부터 n형의 불순물(9)을 이온 주입함으로써, 포켓 영역(10)을 형성한다.
다음으로, 도 7, 8에 도시한 공정과 같이, 저항 소자(33R)의 측면에 측벽 스페이서(12R)를 형성함과 함께, 게이트 전극(33G)의 측면에 측벽 스페이서(12G)를 형성한다.
다음으로, 도 9에 도시한 공정과 같이, 실리콘 기판(1)의 상면에 대하여 거의 수직인 방향으로부터, 붕소 등의 p형의 불순물(13)을 이온 주입함으로써, 소스/드레인 영역(14)을 형성한다. 불순물(13)은, 저항 소자(33R) 내 및 게이트 전극(33G) 내에도 주입된다. 다음으로, LDD 영역(8), 포켓 영역(10), 및 소스/드레인 영역(14)을 활성화시키기 위해, 소정의 열처리를 한다.
다음으로, 도 10에 도시한 공정과 같이, 저항 소자(33R) 및 측벽 스페이서(12R)를 피복하여, 실리콘 산화막(15)을 형성한다.
도 28을 참조하여, 다음으로, 코발트 등의 금속막을 전면적으로 형성한 후에 소정의 열처리를 하는 것에 의해, 코발트 실리사이드층(16G, 16SD)을 형성한다.
이와 같이 본 실시형태 3에 따른 반도체 장치의 제조 방법에 따르면, 도 27에 도시한 바와 같이, 폴리실리콘막(31R)의 저면은 실리콘 게르마늄막(30R)으로 피복되어 있고, 폴리실리콘막(31R)의 상면은 실리콘 게르마늄막(32R)으로 피복되어있다. 그리고, 폴리실리콘막(31R)의 저면 및 상면이 실리콘 게르마늄막(30R, 32R)으로 피복된 상태에서, LDD 영역(8), 포켓 영역(10), 및 소스/드레인 영역(14)을 활성화시키기 위한 열처리가 행하여진다. 따라서, 폴리실리콘막(31R) 내에 포함되어 있는 붕소 등의 불순물(13)이, 이 열처리(및 코발트 실리사이드층(16G, 16SD)을 형성하기 위한 열처리)에 의해서 폴리실리콘막(31R)의 저면 및 상면으로부터 외부로 확산하는 것을, 실리콘 게르마늄막(30R, 32R)의 작용에 의해서 회피할 수 있다. 그 결과, 저항 소자(33R)의 저항값을 보다 고정밀도로 설정하는 것이 가능하고, 또한, 저항 소자의 저항값이 웨이퍼면 내에서 변동되는 것을 억제할 수도 있다.
실시형태 4.
도 29, 30은, 본 발명의 실시형태 4에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도이다. 우선, 상기 실시형태 3과 마찬가지의 방법에 의해서, 도 27에 도시한 구조를 얻는다. 도 29를 참조하여, 다음으로, 사진 제판법에 의해서, 트랜지스터 형성 영역을 피복하여 포토레지스트(40)를 형성한다. 다음으로, 실리콘 기판(1)의 상면의 법선 방향에 대하여 경사진 방향으로부터, 게르마늄(41)을 이온 주입한다. 도우즈량은, 1015/㎠ 이상의 오더이다. 이에 의해, 저항 소자(33R)의 측면 내에 실리콘 게르마늄막(42)이 형성되어, 그 결과, 저항 소자(43)가 얻어진다. 저항 소자(43)에 관해서, 폴리실리콘막(31R)의 측면은, 실리콘 게르마늄막(42)으로 피복되어 있다. 그 후, 상기 실시형태 3과 마찬가지의 공정이 실행되어, 도 30에 도시한 구조가 얻어진다.
이와 같이 본 실시형태 4에 따른 반도체 장치의 제조 방법에 따르면, 도 28에 도시한 바와 같이, 폴리실리콘막(31R)의 표면(즉, 저면, 상면, 및 측면)은 실리콘 게르마늄막(30R, 32R, 42)으로 피복되어 있다. 그리고, 폴리실리콘막(31R)의 표면이 실리콘 게르마늄막(30R, 32R, 42)으로 피복된 상태에서, LDD 영역(8), 포켓 영역(10), 및 소스/드레인 영역(14)을 활성화시키기 위한 열처리가 행하여진다. 따라서, 폴리실리콘막(31R) 내에 포함되어 있는 붕소 등의 불순물(13)이, 이 열처리(및 코발트 실리사이드층(16G, 16SD)을 형성하기 위한 열처리)에 의해서 폴리실리콘막(31R)으로부터 외부로 확산하는 것을, 실리콘 게르마늄막(30R, 32R, 42)의 작용에 의해서 회피할 수 있다. 그 결과, 저항 소자(43)의 저항값을 보다 고정밀도로 설정하는 것이 가능하고, 또한, 저항 소자의 저항값이 웨이퍼면 내에서 변동되는 것을 회피할 수도 있다.
변형예로서, 실리콘 게르마늄막(30R, 32R, 42) 중, 임의의 1개 또는 2개를 형성해도 된다.
실시형태 5.
도 31∼34는, 본 발명의 실시형태 5에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도이다. 우선, 상기 실시형태 1과 마찬가지의 방법에 의해서, 도 2에 도시한 구조를 얻는다. 도 31을 참조하여, 다음으로, CVD법에 의해서, 비정질 실리콘막(50)을, 도 2에 도시한 구조 위에 전면적으로 형성한다.
도 32를 참조하여, 다음으로, 레이저 어닐링법에 의해서, 비정질 실리콘막(50)을 부분적으로 단결정화한다. 구체적으로는, 비정질 실리콘막(50) 내의 저항 소자를 형성할 예정의 영역을, 레이저 빔(51)에 의해서 주사한다. 레이저 빔(51)의 에너지는, 200∼1000 mJ/㎠ 정도이다. 이에 의해, 단결정 실리콘막(52)이 형성된다.
도 33을 참조하여, 다음으로, 사진 제판법에 의해서, 포토레지스트(5)를 형성한다. 포토레지스트(5)는, 단결정 실리콘막(52) 상에 형성되어 있다. 또한, 포토레지스트(5)는, 비정질 실리콘막(50) 상에 부분적으로 형성되어 있다. 다음으로, 포토레지스트(5)를 에칭 마스크로서 이용하여, 이방성 드라이 에칭법에 의해서, 비정질 실리콘막(50)을 부분적으로 제거한다. 이에 의해, 비정질 실리콘막(50G)이 형성된다. 단결정 실리콘막(52)은, 저항 소자로서 기능하고, 소자 분리 절연막(2) 상에 형성되어 있다. 비정질 실리콘막(50G)은, MOSFET의 게이트 전극으로서 기능하고, 실리콘 산화막(3) 상에 형성되어 있다. 그 후, 상기 실시형태 1과 마찬가지의 공정이 실행되어, 도 34에 도시한 구조가 얻어진다.
또, 이상의 설명에서는, 상기 실시형태 1을 기초로 하여 본 실시형태 5에 따른 발명을 적용하는 예에 대하여 진술했지만, 본 실시형태 5에 따른 발명은, 상기 실시형태 2∼4에도 적용할 수 있다.
이와 같이 본 실시형태 5에 따른 반도체 장치의 제조 방법에 따르면, 폴리실리콘으로 이루어지는 저항 소자가 아니라, 단결정 실리콘으로 이루어지는 저항 소자가 형성된다. 폴리실리콘막 내에 불순물을 도핑함으로써 저항 소자를 형성하는 경우에는, 그레인의 입계면에 불순물이 편석하는 것에 기인하여, 저항 소자의 저항값이 원하는 값보다도 근소하게 어긋나는 경우가 있다. 이것에 대하여, 본 실시형태 5에 따른 반도체 장치의 제조 방법에 따르면, 단결정 실리콘막(52) 내에 불순물(13)을 주입함으로써 저항 소자가 형성되기 때문에, 불순물의 편석에 기인하여 저항값에 편차가 발생하는 것을 회피할 수 있다. 따라서, 저항 소자의 저항값을 보다 고정밀도로 설정하는 것이 가능하게 된다.
실시형태 6.
도 35∼38은, 본 발명의 실시형태 6에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 단면도이다. 우선, 상기 실시형태 1과 마찬가지의 방법에 의해서, 도 2에 도시한 구조를 얻는다. 도 35를 참조하여, 다음으로, CVD법에 의해서, 비정질 실리콘막(50)을, 도 2에 도시한 구조 위에 전면적으로 형성한다.
도 36을 참조하여, 다음으로, 화로(furnace)를 이용하여, 저온(800 ℃ 이하) 또한 장시간(1∼10시간)의 열처리를 하는 것에 의해, 비정질 실리콘을 폴리실리콘화한다. 이에 의해, 폴리실리콘막(60)이 형성된다. 폴리실리콘막(60)의 그레인 사이즈는, 폴리실리콘막(4)의 그레인 사이즈보다도 커서, 50∼100 ㎚ 정도이다.
도 37을 참조하여, 다음으로, 사진 제판법에 의해서, 포토레지스트(5)를 형성한다. 다음으로, 포토레지스트(5)를 에칭 마스크로서 이용하여, 이방성 드라이 에칭법에 의해서, 폴리실리콘막(60)을 부분적으로 제거한다. 이에 의해, 폴리실리콘막(60R, 60G)이 형성된다. 폴리실리콘막(60R)은, 저항 소자로서 기능하고, 소자 분리 절연막(2) 상에 형성되어 있다. 폴리실리콘막(60G)은, MOSFET의 게이트 전극으로서 기능하고, 실리콘 산화막(3) 상에 형성되어 있다. 그 후, 상기 실시형태 1과 마찬가지의 공정이 실행되어, 도 38에 도시한 구조가 얻어진다.
또, 이상의 설명에서는, 상기 실시형태 1을 기초로 하여 본 실시형태 6에 따른 발명을 적용하는 예에 대하여 진술했지만, 본 실시형태 5에 따른 발명은, 상기 실시형태 2∼4에도 적용할 수 있다.
이와 같이 본 실시형태 6에 따른 반도체 장치의 제조 방법에 따르면, 폴리실리콘막(4R)보다도 그레인 사이즈가 큰 폴리실리콘막(60R)을 이용하여, 저항 소자가 형성된다. 따라서, 그레인의 입계면이 적어지기 때문에, 입계면에 석출되는 불순물도 적어진다. 그 결과, 불순물의 편석에 기인하여 저항값에 편차가 발생하는 것을 억제할 수 있기 때문에, 저항 소자의 저항값을 보다 고정밀도로 설정하는 것이 가능하게 된다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 저항 소자의 저항값을 고정밀도로 설정할 수 있다.
Claims (3)
- (a) 반도체 기판의 주면 내에, 소자 분리 절연막을 형성하는 공정과,(b) 상기 소자 분리 절연막에 의해서 규정된 소자 형성 영역 내에서, 게이트 절연막을, 상기 반도체 기판의 상기 주면 위에 형성하는 공정과,(c) 상기 소자 분리 절연막 상 및 상기 게이트 절연막 상에, 반도체막을 형성하는 공정과,(d) 상기 반도체막을 패터닝함으로써, 저항 소자를 상기 소자 분리 절연막 상에 형성함과 함께, 게이트 전극을 상기 게이트 절연막 상에 형성하는 공정과,(e) 상기 저항 소자를 피복하여, 마스크재를 형성하는 공정과,(f) 상기 마스크재를 주입 마스크로서 이용하여 제1 도전형의 제1 불순물을 이온 주입함으로써, 상기 소자 형성 영역 내에 있어서의 상기 반도체 기판의 상기 주면 내에, 제1 소스/드레인 영역을 형성하는 공정과,(g) 상기 공정 (f)보다도 후에 실행되어, 상기 저항 소자의 측면에 측벽 스페이서를 형성하는 공정과,(h) 상기 공정 (g)보다도 후에 실행되어, 상기 제1 도전형의 제2 불순물을 이온 주입함으로써, 상기 저항 소자 내에 상기 제2 불순물을 주입함과 함께, 상기 소자 형성 영역 내에 있어서의 상기 반도체 기판의 상기 주면 내에, 제2 소스/드레인 영역을 형성하는 공정과,(i) 상기 제2 불순물을 활성화시키기 위한 열처리를 하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서,(j) 상기 마스크재를 주입 마스크로서 이용하여 제2 도전형의 제3 불순물을 이온 주입함으로써, 상기 게이트 전극의 단부의 아래쪽에 있어서의 상기 반도체 기판의 상기 주면 내에, 포켓 영역을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
- 제1항 또는 제2항에 있어서,(k) 상기 공정 (i)보다도 전에 실행되어, 상기 저항 소자의 상면 위에 질화막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2003-00157971 | 2003-06-03 | ||
| JP2003157971A JP2004363234A (ja) | 2003-06-03 | 2003-06-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040104295A true KR20040104295A (ko) | 2004-12-10 |
| KR100525329B1 KR100525329B1 (ko) | 2005-11-02 |
Family
ID=33487416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0080113A KR100525329B1 (ko) | 2003-06-03 | 2003-11-13 | 반도체 장치의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6844228B2 (ko) |
| JP (1) | JP2004363234A (ko) |
| KR (1) | KR100525329B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173438A (ja) * | 2004-12-17 | 2006-06-29 | Yamaha Corp | Ｍｏｓ型半導体装置の製法 |
| JP4991134B2 (ja) * | 2005-09-15 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| FR2898729B1 (fr) * | 2006-03-17 | 2008-08-01 | St Microelectronics | Dispositif semi-conducteur et procede d'implantation de dopants dans un canal |
| US8338245B2 (en) * | 2006-12-14 | 2012-12-25 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system employing stress-engineered spacers |
| US7691718B2 (en) * | 2007-12-27 | 2010-04-06 | Intel Corporation | Dual layer hard mask for block salicide poly resistor (BSR) patterning |
| US8298895B1 (en) * | 2011-10-31 | 2012-10-30 | International Business Machines Corporation | Selective threshold voltage implants for long channel devices |
| US9379175B2 (en) * | 2013-12-26 | 2016-06-28 | Mediatek Inc. | Integrated circuits and fabrication methods thereof |
| CN107068552B (zh) * | 2017-05-02 | 2019-06-07 | 京东方科技集团股份有限公司 | 一种多晶硅薄膜的制作方法、薄膜晶体管和阵列基板 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916361A (ja) | 1982-07-19 | 1984-01-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JP3153921B2 (ja) | 1991-12-17 | 2001-04-09 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH06314770A (ja) | 1993-04-30 | 1994-11-08 | Sony Corp | 半導体抵抗及びその生成方法 |
| JP2710197B2 (ja) * | 1993-12-16 | 1998-02-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH11251520A (ja) | 1998-03-02 | 1999-09-17 | Ricoh Co Ltd | 半導体装置 |
| US6165861A (en) * | 1998-09-14 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Integrated circuit polysilicon resistor having a silicide extension to achieve 100% metal shielding from hydrogen intrusion |
| JP2000183177A (ja) * | 1998-12-16 | 2000-06-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2000311958A (ja) * | 1999-04-27 | 2000-11-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2000349237A (ja) * | 1999-06-03 | 2000-12-15 | Sony Corp | 半導体装置及びその製造方法 |
| JP2001023927A (ja) * | 1999-07-09 | 2001-01-26 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP4470297B2 (ja) * | 2000-08-14 | 2010-06-02 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2002203947A (ja) * | 2000-12-28 | 2002-07-19 | Toshiba Corp | 半導体装置とその製造方法 |
| JP4845299B2 (ja) * | 2001-03-09 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP3737045B2 (ja) * | 2001-11-13 | 2006-01-18 | 株式会社リコー | 半導体装置 |
| JP2003158195A (ja) * | 2001-11-20 | 2003-05-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2003158196A (ja) * | 2001-11-21 | 2003-05-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2003
- 2003-06-03 JP JP2003157971A patent/JP2004363234A/ja active Pending
- 2003-11-05 US US10/700,770 patent/US6844228B2/en not_active Expired - Fee Related
- 2003-11-13 KR KR10-2003-0080113A patent/KR100525329B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100525329B1 (ko) | 2005-11-02 |
| US20040248358A1 (en) | 2004-12-09 |
| US6844228B2 (en) | 2005-01-18 |
| JP2004363234A (ja) | 2004-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7348636B2 (en) | CMOS transistor having different PMOS and NMOS gate electrode structures and method of fabrication thereof | |
| US7687335B2 (en) | Self aligned gate JFET structure and method | |
| US7915131B2 (en) | Semiconductor device and method for fabricating the same | |
| US7585739B2 (en) | Semiconductor device and method of fabricating the same | |
| JP2002033396A (ja) | コア・デバイス注入を用いて高特性、高信頼度の入力／出力デバイスおよびアナログと両立する入力／出力およびコア・デバイスの製造法 | |
| EP0465045B1 (en) | Method of field effect transistor fabrication for integrated circuits | |
| US6767778B2 (en) | Low dose super deep source/drain implant | |
| US8586440B2 (en) | Methods for fabricating integrated circuits using non-oxidizing resist removal | |
| JP2001156290A (ja) | 半導体装置 | |
| KR100525329B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2004319988A (ja) | 半導体装置および半導体装置の製造方法 | |
| US6184099B1 (en) | Low cost deep sub-micron CMOS process | |
| US7271414B2 (en) | Semiconductor device and method for fabricating the same | |
| KR100685879B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP2008124489A (ja) | 半導体装置の製造方法 | |
| JPH06140590A (ja) | 半導体装置の製造方法 | |
| KR100702833B1 (ko) | 고속 트랜지스터의 제조방법 | |
| JPH0878671A (ja) | 半導体装置の製造方法 | |
| JPH10189952A (ja) | 半導体装置およびその製造方法 | |
| JPH11238874A (ja) | 半導体集積回路装置の製造方法 | |
| JPH11214682A (ja) | 半導体装置の製造方法 | |
| JP2003309259A (ja) | 半導体装置及びその製造方法 | |
| KR20000048120A (ko) | 반도체 장치의 제조 방법 | |
| KR20050064010A (ko) | 반도체 소자의 제조방법 | |
| JP2004281574A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091009 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |