JPH0878671A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0878671A JPH0878671A JP21149294A JP21149294A JPH0878671A JP H0878671 A JPH0878671 A JP H0878671A JP 21149294 A JP21149294 A JP 21149294A JP 21149294 A JP21149294 A JP 21149294A JP H0878671 A JPH0878671 A JP H0878671A
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- ion implantation
- concentration
- drain region
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Abstract
(57)【要約】
【目的】接合の深さ及び不純物濃度勾配を制御すること
が可能な半導体装置の製造方法を提供する。 【構成】シリコン酸化膜５の上から基板１にヒ素をイオ
ン注入してヒ素の注入領域６を形成し、次に、熱処理を
行って注入したヒ素イオンを活性化させることで、電界
緩和層としての低濃度のｎ- 領域９を形成する。ヒ素の
イオン散乱の分散はシリコン酸化膜５によって増大され
るため、ヒ素の注入領域６における不純物の分布はピー
クが低く分散が大きな状態になる。従って、ｎ- 領域９
における不純物濃度プロファイルはイオン注入後の状態
からほとんど変化せず、ヒ素のイオン注入条件を変更す
るだけで、ｎ- 領域９の接合の深さと不純物濃度勾配と
を制御することができる。
が可能な半導体装置の製造方法を提供する。 【構成】シリコン酸化膜５の上から基板１にヒ素をイオ
ン注入してヒ素の注入領域６を形成し、次に、熱処理を
行って注入したヒ素イオンを活性化させることで、電界
緩和層としての低濃度のｎ- 領域９を形成する。ヒ素の
イオン散乱の分散はシリコン酸化膜５によって増大され
るため、ヒ素の注入領域６における不純物の分布はピー
クが低く分散が大きな状態になる。従って、ｎ- 領域９
における不純物濃度プロファイルはイオン注入後の状態
からほとんど変化せず、ヒ素のイオン注入条件を変更す
るだけで、ｎ- 領域９の接合の深さと不純物濃度勾配と
を制御することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、詳しくは、ＭＯＳトランジスタの製造方法に関す
るものである。
係り、詳しくは、ＭＯＳトランジスタの製造方法に関す
るものである。
【０００２】
【従来の技術】近年、半導体装置の微細化が進むにつれ
て、ホットキャリアによるＭＯＳトランジスタの特性劣
化を避けることが重要になっている。
て、ホットキャリアによるＭＯＳトランジスタの特性劣
化を避けることが重要になっている。
【０００３】ホットキャリアとは、半導体基板内におい
て結晶格子と熱平衡していない電子または正孔のキャリ
アであって、高いエネルギーをもっている。ホットキャ
リアが、ＭＯＳトランジスタのゲート絶縁膜中に注入さ
れたり、表面準位をつくったりすると、トランジスタの
素子特性を劣化させることになる（具体的には、トラン
ジスタの閾値電圧を正方向に移動させたり、相互コンダ
クタンスを低下させたりする）。
て結晶格子と熱平衡していない電子または正孔のキャリ
アであって、高いエネルギーをもっている。ホットキャ
リアが、ＭＯＳトランジスタのゲート絶縁膜中に注入さ
れたり、表面準位をつくったりすると、トランジスタの
素子特性を劣化させることになる（具体的には、トラン
ジスタの閾値電圧を正方向に移動させたり、相互コンダ
クタンスを低下させたりする）。
【０００４】これを回避するには、ドレイン領域近傍の
電界勾配を緩やかにして基板電流を減少させるのが効果
的であり、その代表的な方法にＬＤＤ（Lightly Doped
Drain ）構造がある。図３は、ＬＤＤ構造を採用したｎ
チャネルＭＯＳトランジスタの一般的な製造工程を示す
概略断面図である。
電界勾配を緩やかにして基板電流を減少させるのが効果
的であり、その代表的な方法にＬＤＤ（Lightly Doped
Drain ）構造がある。図３は、ＬＤＤ構造を採用したｎ
チャネルＭＯＳトランジスタの一般的な製造工程を示す
概略断面図である。
【０００５】工程１（図３（ａ）参照）；ｐ型単結晶シ
リコン基板２１の上に、ＬＯＣＯＳ法による素子分離絶
縁膜２２（膜厚；0.5 μm ）、シリコン酸化膜からなる
ゲート絶縁膜２３（膜厚；20nm）、ドープドポリシリコ
ンからなるゲート電極２４（膜厚；150nm ）を順次形成
する。次に、素子分離絶縁膜２２とゲート電極２４とを
マスクとして、基板２１にリンをイオン注入し（注入電
圧；30keV ，注入濃度；3 ×1013cm-2）、リンの注入領
域２５を自己整合的に形成する。
リコン基板２１の上に、ＬＯＣＯＳ法による素子分離絶
縁膜２２（膜厚；0.5 μm ）、シリコン酸化膜からなる
ゲート絶縁膜２３（膜厚；20nm）、ドープドポリシリコ
ンからなるゲート電極２４（膜厚；150nm ）を順次形成
する。次に、素子分離絶縁膜２２とゲート電極２４とを
マスクとして、基板２１にリンをイオン注入し（注入電
圧；30keV ，注入濃度；3 ×1013cm-2）、リンの注入領
域２５を自己整合的に形成する。
【０００６】工程２（図３（ｂ）参照）；デバイスの全
面にシリコン酸化膜を堆積し、そのシリコン酸化膜をエ
ッチバックすることにより、ゲート電極２４の側壁部分
にサイドウォールスペーサ２６を形成する。次に、露出
している基板２１の表面に熱酸化膜２７（膜厚；20nm）
を形成する。続いて、素子分離絶縁膜２２とゲート電極
２４とサイドウォールスペーサ２６とをマスクとして、
熱酸化膜２７の上から基板２１にヒ素をイオン注入し
（注入電圧；60keV ，注入濃度；5 ×1015cm-2）、ヒ素
の注入領域２８を自己整合的に形成する。
面にシリコン酸化膜を堆積し、そのシリコン酸化膜をエ
ッチバックすることにより、ゲート電極２４の側壁部分
にサイドウォールスペーサ２６を形成する。次に、露出
している基板２１の表面に熱酸化膜２７（膜厚；20nm）
を形成する。続いて、素子分離絶縁膜２２とゲート電極
２４とサイドウォールスペーサ２６とをマスクとして、
熱酸化膜２７の上から基板２１にヒ素をイオン注入し
（注入電圧；60keV ，注入濃度；5 ×1015cm-2）、ヒ素
の注入領域２８を自己整合的に形成する。
【０００７】工程３（図３（ｃ）参照）；熱処理（処理
温度；900 ℃，処理時間；60分）を行い、注入したリン
イオンおよびヒ素イオンを活性化させると共に基板２１
内に拡散させて接合を形成する。その結果、リンの注入
領域２５から電界緩和層としての低濃度のｎ- 領域２９
が形成され、ヒ素の注入領域２８から高濃度のｎ+ 領域
３０が形成される。このｎ- 領域２９とｎ+ 領域３０と
でソース・ドレイン領域３１が形成される。その後、デ
バイスの全面にパッシベーション膜（図示略）を形成
し、そのパッシベーション膜にソース・ドレイン領域３
１とコンタクトするためのコンタクトホール（図示略）
を形成し、ソース・ドレイン電極（図示略）を形成して
ｎチャネルＭＯＳトランジスタが完成する。
温度；900 ℃，処理時間；60分）を行い、注入したリン
イオンおよびヒ素イオンを活性化させると共に基板２１
内に拡散させて接合を形成する。その結果、リンの注入
領域２５から電界緩和層としての低濃度のｎ- 領域２９
が形成され、ヒ素の注入領域２８から高濃度のｎ+ 領域
３０が形成される。このｎ- 領域２９とｎ+ 領域３０と
でソース・ドレイン領域３１が形成される。その後、デ
バイスの全面にパッシベーション膜（図示略）を形成
し、そのパッシベーション膜にソース・ドレイン領域３
１とコンタクトするためのコンタクトホール（図示略）
を形成し、ソース・ドレイン電極（図示略）を形成して
ｎチャネルＭＯＳトランジスタが完成する。
【０００８】
【発明が解決しようとする課題】ところで、ＬＤＤ構造
では、微細化によってゲート長（ゲート電極２４の幅）
が短くなる程、電界緩和層としての低濃度領域（ｎ- 領
域２９）の濃度を高くする必要がある。しかし、ゲート
長を短くして低濃度領域の濃度を高くすることは、短チ
ャネル効果を促進させることにつながる。短チャネル効
果が生じると、閾値電圧が低下して所望の値が得られな
くなる上に、消費電力も増大する。さらに、短チャネル
効果が激しくなると、パンチスルーを起こしてＭＯＳト
ランジスタとして動作しなくなってしまう。パンチスル
ーとは、ドレイン側の空乏層が延びてゲート下のポテン
シャルがゲート電圧で制御できなくなり、ゲート電圧が
０Ｖでもドレイン電圧を上げるだけでドレイン電流が流
れてしまう現象である。
では、微細化によってゲート長（ゲート電極２４の幅）
が短くなる程、電界緩和層としての低濃度領域（ｎ- 領
域２９）の濃度を高くする必要がある。しかし、ゲート
長を短くして低濃度領域の濃度を高くすることは、短チ
ャネル効果を促進させることにつながる。短チャネル効
果が生じると、閾値電圧が低下して所望の値が得られな
くなる上に、消費電力も増大する。さらに、短チャネル
効果が激しくなると、パンチスルーを起こしてＭＯＳト
ランジスタとして動作しなくなってしまう。パンチスル
ーとは、ドレイン側の空乏層が延びてゲート下のポテン
シャルがゲート電圧で制御できなくなり、ゲート電圧が
０Ｖでもドレイン電圧を上げるだけでドレイン電流が流
れてしまう現象である。
【０００９】短チャネル効果を抑えるには、ソース・ド
レイン領域の接合を基板の表面近くの浅い部分に形成す
ればよい（すなわち、ソース・ドレイン領域の接合を浅
くすればよい）。しかし、前記したように、基板に注入
した不純物イオンを熱処理によって拡散させることでソ
ース・ドレイン領域の接合を形成する熱拡散法では、浅
い接合を形成した上で緩やかな不純物濃度勾配を形成す
ることが困難である。特に、低濃度領域を形成する際に
は、不純物濃度が低くなるにつれて拡散係数が小さくな
るため、長時間の熱処理を施したとしても基板に注入し
た不純物イオンが十分に拡散せず、緩やかな不純物濃度
勾配を得ることが難しかった。不純物濃度勾配が急峻に
なると、ドレイン領域近傍の電界勾配も急峻になり、前
記したホットキャリアに対する耐性の劣化や接合容量の
増大などの問題を引き起こす。
レイン領域の接合を基板の表面近くの浅い部分に形成す
ればよい（すなわち、ソース・ドレイン領域の接合を浅
くすればよい）。しかし、前記したように、基板に注入
した不純物イオンを熱処理によって拡散させることでソ
ース・ドレイン領域の接合を形成する熱拡散法では、浅
い接合を形成した上で緩やかな不純物濃度勾配を形成す
ることが困難である。特に、低濃度領域を形成する際に
は、不純物濃度が低くなるにつれて拡散係数が小さくな
るため、長時間の熱処理を施したとしても基板に注入し
た不純物イオンが十分に拡散せず、緩やかな不純物濃度
勾配を得ることが難しかった。不純物濃度勾配が急峻に
なると、ドレイン領域近傍の電界勾配も急峻になり、前
記したホットキャリアに対する耐性の劣化や接合容量の
増大などの問題を引き起こす。
【００１０】ところで、ソース・ドレイン領域の接合を
基板の浅い部分に形成する方法として、ソース・ドレイ
ン領域を基板の表面から盛り上げて形成するライズドソ
ース・ドレインまたはエレベーテッドソース・ドレイン
と呼ばれる構造が提案されている（S.S.Wang 他；IEDM
Technology Digest,P.634,1984.）。また、ライズドソ
ース・ドレイン構造とＬＤＤ構造とを併用する方法も提
案されている（J.R.Phiester 他；IEDM Technology Di
gest,P.885,1992.）（Mark Rodder 他；IEEE Electron
Device Letters,Vol.12,No.3.P.89 1991.）。しかし、
これらの方法でも、熱拡散法によってソース・ドレイン
領域の接合を形成しているために、前記問題を回避する
ことはできない。
基板の浅い部分に形成する方法として、ソース・ドレイ
ン領域を基板の表面から盛り上げて形成するライズドソ
ース・ドレインまたはエレベーテッドソース・ドレイン
と呼ばれる構造が提案されている（S.S.Wang 他；IEDM
Technology Digest,P.634,1984.）。また、ライズドソ
ース・ドレイン構造とＬＤＤ構造とを併用する方法も提
案されている（J.R.Phiester 他；IEDM Technology Di
gest,P.885,1992.）（Mark Rodder 他；IEEE Electron
Device Letters,Vol.12,No.3.P.89 1991.）。しかし、
これらの方法でも、熱拡散法によってソース・ドレイン
領域の接合を形成しているために、前記問題を回避する
ことはできない。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、接合の深さ及び不純物
濃度勾配を制御することが可能な半導体装置の製造方法
を提供することにある。
れたものであって、その目的は、接合の深さ及び不純物
濃度勾配を制御することが可能な半導体装置の製造方法
を提供することにある。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、半導体層に高濃度の不純物領域と低濃度の不純物領
域とを形成することをその要旨とする。
は、半導体層に高濃度の不純物領域と低濃度の不純物領
域とを形成することをその要旨とする。
【００１３】請求項２に記載の発明は、半導体層に高濃
度の不純物イオンを注入して高濃度の不純物領域を形成
する工程と、半導体層に低濃度の不純物イオンを注入し
て低濃度の不純物領域を形成する工程とを備えたことを
その要旨とする。
度の不純物イオンを注入して高濃度の不純物領域を形成
する工程と、半導体層に低濃度の不純物イオンを注入し
て低濃度の不純物領域を形成する工程とを備えたことを
その要旨とする。
【００１４】請求項３に記載の発明は、ゲート電極をマ
スクとして半導体層に低濃度の不純物イオンを注入して
低濃度のドレイン領域を自己整合的に形成する工程と、
ゲート電極とサイドウォールスペーサとをマスクとして
半導体層に高濃度の不純物イオンを注入して高濃度のド
レイン領域を自己整合的に形成する工程とを備えたこと
をその要旨とする。
スクとして半導体層に低濃度の不純物イオンを注入して
低濃度のドレイン領域を自己整合的に形成する工程と、
ゲート電極とサイドウォールスペーサとをマスクとして
半導体層に高濃度の不純物イオンを注入して高濃度のド
レイン領域を自己整合的に形成する工程とを備えたこと
をその要旨とする。
【００１５】請求項４に記載の発明は、イオン注入用パ
ッドを介して半導体層に不純物イオンを注入することで
不純物領域を形成することをその要旨とする。請求項５
に記載の発明は、イオン注入用パッドを介して半導体層
に低濃度の不純物イオンを注入することで低濃度の不純
物領域を形成することをその要旨とする。
ッドを介して半導体層に不純物イオンを注入することで
不純物領域を形成することをその要旨とする。請求項５
に記載の発明は、イオン注入用パッドを介して半導体層
に低濃度の不純物イオンを注入することで低濃度の不純
物領域を形成することをその要旨とする。
【００１６】請求項６に記載の発明は、イオン注入用パ
ッドを介して半導体層に不純物イオンを注入することで
ドレイン領域を形成することをその要旨とする。請求項
７に記載の発明は、イオン注入用パッドを介して半導体
層に低濃度の不純物イオンを注入することで低濃度のド
レイン領域を形成することをその要旨とする。
ッドを介して半導体層に不純物イオンを注入することで
ドレイン領域を形成することをその要旨とする。請求項
７に記載の発明は、イオン注入用パッドを介して半導体
層に低濃度の不純物イオンを注入することで低濃度のド
レイン領域を形成することをその要旨とする。
【００１７】請求項８に記載の発明は、イオン注入用パ
ッドを介し、ゲート電極をマスクとして半導体層に不純
物イオンを注入することでドレイン領域を自己整合的に
形成することをその要旨とする。
ッドを介し、ゲート電極をマスクとして半導体層に不純
物イオンを注入することでドレイン領域を自己整合的に
形成することをその要旨とする。
【００１８】請求項９に記載の発明は、イオン注入用パ
ッドを介し、ゲート電極をマスクとして半導体層に低濃
度の不純物イオンを注入することで低濃度のドレイン領
域を自己整合的に形成することをその要旨とする。
ッドを介し、ゲート電極をマスクとして半導体層に低濃
度の不純物イオンを注入することで低濃度のドレイン領
域を自己整合的に形成することをその要旨とする。
【００１９】請求項１０に記載の発明は、半導体層の上
にゲート絶縁膜とゲート電極とを形成する工程と、半導
体層とゲート絶縁膜とゲート電極との全面にイオン注入
用パッドを形成する工程と、イオン注入用パッドを介
し、ゲート電極をマスクとして半導体層に不純物イオン
を注入することでドレイン領域を自己整合的に形成する
工程とを備えたことをその要旨とする。
にゲート絶縁膜とゲート電極とを形成する工程と、半導
体層とゲート絶縁膜とゲート電極との全面にイオン注入
用パッドを形成する工程と、イオン注入用パッドを介
し、ゲート電極をマスクとして半導体層に不純物イオン
を注入することでドレイン領域を自己整合的に形成する
工程とを備えたことをその要旨とする。
【００２０】請求項１１に記載の発明は、半導体層の上
にゲート絶縁膜とゲート電極とを形成する工程と、半導
体層とゲート絶縁膜とゲート電極との全面にイオン注入
用パッドを形成する工程と、イオン注入用パッドを介
し、ゲート電極をマスクとして半導体層に不純物イオン
を注入することで低濃度のドレイン領域を自己整合的に
形成する工程と、低濃度のドレイン領域の上に高濃度の
ドレイン領域を形成する工程とを備えたことをその要旨
とする。
にゲート絶縁膜とゲート電極とを形成する工程と、半導
体層とゲート絶縁膜とゲート電極との全面にイオン注入
用パッドを形成する工程と、イオン注入用パッドを介
し、ゲート電極をマスクとして半導体層に不純物イオン
を注入することで低濃度のドレイン領域を自己整合的に
形成する工程と、低濃度のドレイン領域の上に高濃度の
ドレイン領域を形成する工程とを備えたことをその要旨
とする。
【００２１】請求項１２に記載の発明は、半導体層の上
にゲート絶縁膜とゲート電極とを形成する工程と、半導
体層とゲート絶縁膜とゲート電極との全面にイオン注入
用パッドを形成する工程と、イオン注入用パッドを介
し、ゲート電極をマスクとして不純物イオンを注入する
ことで、半導体層に低濃度のドレイン領域を、イオン注
入用パッドに高濃度のドレイン領域をそれぞれ自己整合
的に形成する工程と、イオン注入用パッドをパターニン
グする工程とを備えたことをその要旨とする。
にゲート絶縁膜とゲート電極とを形成する工程と、半導
体層とゲート絶縁膜とゲート電極との全面にイオン注入
用パッドを形成する工程と、イオン注入用パッドを介
し、ゲート電極をマスクとして不純物イオンを注入する
ことで、半導体層に低濃度のドレイン領域を、イオン注
入用パッドに高濃度のドレイン領域をそれぞれ自己整合
的に形成する工程と、イオン注入用パッドをパターニン
グする工程とを備えたことをその要旨とする。
【００２２】
【作用】請求項１に記載の発明によれば、低濃度の不純
物領域によって電界勾配を緩やかにすることが可能にな
るため、高濃度の不純物領域をドレイン領域とした場
合、ドレイン領域近傍の電界を緩やかにして基板電流を
減少させることができる。
物領域によって電界勾配を緩やかにすることが可能にな
るため、高濃度の不純物領域をドレイン領域とした場
合、ドレイン領域近傍の電界を緩やかにして基板電流を
減少させることができる。
【００２３】請求項２に記載の発明によれば、低濃度の
ドレイン領域によって電界勾配を緩やかにすることが可
能になるため、高濃度のドレイン領域近傍の電界を緩や
かにして基板電流を減少させることができる。
ドレイン領域によって電界勾配を緩やかにすることが可
能になるため、高濃度のドレイン領域近傍の電界を緩や
かにして基板電流を減少させることができる。
【００２４】請求項３に記載の発明によれば、低濃度の
ドレイン領域によって電界勾配を緩やかにすることが可
能になるため、高濃度のドレイン領域近傍の電界を緩や
かにして基板電流を減少させることができる上に、各ド
レイン領域を自己整合的に形成することが可能になる。
ドレイン領域によって電界勾配を緩やかにすることが可
能になるため、高濃度のドレイン領域近傍の電界を緩や
かにして基板電流を減少させることができる上に、各ド
レイン領域を自己整合的に形成することが可能になる。
【００２５】請求項４〜請求項１２のいずれか１項に記
載の発明によれば、注入した不純物イオンの散乱がイオ
ン注入用パッドによって促進され、イオン注入領域にお
ける不純物の分布はピークが低く分散が大きな状態にな
る。そのため、イオン注入後に熱処理を行っても、イオ
ン注入領域における不純物濃度プロファイルはイオン注
入後の状態からほとんど変化せず、イオン注入用パッド
の膜厚またはイオン注入条件の少なくともいずれか一方
を変更するだけで、不純物領域における接合の深さと不
純物濃度勾配とを制御することができる。
載の発明によれば、注入した不純物イオンの散乱がイオ
ン注入用パッドによって促進され、イオン注入領域にお
ける不純物の分布はピークが低く分散が大きな状態にな
る。そのため、イオン注入後に熱処理を行っても、イオ
ン注入領域における不純物濃度プロファイルはイオン注
入後の状態からほとんど変化せず、イオン注入用パッド
の膜厚またはイオン注入条件の少なくともいずれか一方
を変更するだけで、不純物領域における接合の深さと不
純物濃度勾配とを制御することができる。
【００２６】請求項５に記載の発明によれば、低濃度の
不純物領域によって電界勾配を緩やかにすることが可能
になるため、低濃度の不純物領域をドレイン領域の近傍
に設けた場合、ドレイン領域近傍の電界を緩やかにして
基板電流を減少させることができる。
不純物領域によって電界勾配を緩やかにすることが可能
になるため、低濃度の不純物領域をドレイン領域の近傍
に設けた場合、ドレイン領域近傍の電界を緩やかにして
基板電流を減少させることができる。
【００２７】請求項６に記載の発明によれば、イオン注
入後に熱処理を行っても、イオン注入領域における不純
物濃度プロファイルはイオン注入後の状態からほとんど
変化せず、イオン注入用パッドの膜厚またはイオン注入
条件の少なくともいずれか一方を変更するだけで、ドレ
イン領域における接合の深さと不純物濃度勾配とを制御
することができる。
入後に熱処理を行っても、イオン注入領域における不純
物濃度プロファイルはイオン注入後の状態からほとんど
変化せず、イオン注入用パッドの膜厚またはイオン注入
条件の少なくともいずれか一方を変更するだけで、ドレ
イン領域における接合の深さと不純物濃度勾配とを制御
することができる。
【００２８】請求項７に記載の発明によれば、低濃度の
ドレイン領域によって電界勾配を緩やかにすることが可
能になるため、ドレイン領域近傍の電界を緩やかにして
基板電流を減少させることができる。
ドレイン領域によって電界勾配を緩やかにすることが可
能になるため、ドレイン領域近傍の電界を緩やかにして
基板電流を減少させることができる。
【００２９】請求項８に記載の発明によれば、ドレイン
領域を自己整合的に形成することが可能になるため、半
導体装置を微細化した場合でもドレイン領域を必要な場
所に高い精度で形成することができる。
領域を自己整合的に形成することが可能になるため、半
導体装置を微細化した場合でもドレイン領域を必要な場
所に高い精度で形成することができる。
【００３０】請求項９または請求項１０に記載の発明に
よれば、低濃度のドレイン領域によって電界勾配を緩や
かにすることが可能になるため、ドレイン領域近傍の電
界を緩やかにして基板電流を減少させることができる。
その上、ドレイン領域を自己整合的に形成することが可
能になるため、半導体装置を微細化した場合でもドレイ
ン領域を必要な場所に高い精度で形成することができ
る。
よれば、低濃度のドレイン領域によって電界勾配を緩や
かにすることが可能になるため、ドレイン領域近傍の電
界を緩やかにして基板電流を減少させることができる。
その上、ドレイン領域を自己整合的に形成することが可
能になるため、半導体装置を微細化した場合でもドレイ
ン領域を必要な場所に高い精度で形成することができ
る。
【００３１】請求項１１に記載の発明によれば、半導体
層に形成された低濃度のドレイン領域の上に高濃度のド
レイン領域を形成することで、ライズドソース・ドレイ
ン構造のＭＯＳトランジスタを形成することができる。
層に形成された低濃度のドレイン領域の上に高濃度のド
レイン領域を形成することで、ライズドソース・ドレイ
ン構造のＭＯＳトランジスタを形成することができる。
【００３２】請求項１２に記載の発明によれば、イオン
注入用パッドを高濃度のドレイン領域として流用するこ
とにより、製造工程を簡略化してスループットを向上さ
せることができる。
注入用パッドを高濃度のドレイン領域として流用するこ
とにより、製造工程を簡略化してスループットを向上さ
せることができる。
【００３３】
【実施例】以下、本発明をライズドソース・ドレイン構
造のｎチャネルＭＯＳトランジスタに具体化した一実施
例を図１および図２に従って説明する。
造のｎチャネルＭＯＳトランジスタに具体化した一実施
例を図１および図２に従って説明する。
【００３４】図１は、本実施例の製造工程を示す概略断
面図である。 工程１（図１（ａ）参照）；ｐ型単結晶シリコン基板１
の上に、ＬＯＣＯＳ法による素子分離絶縁膜２（膜厚；
0.5 μm ）、シリコン酸化膜からなるゲート絶縁膜３
（膜厚；20nm）、ドープドポリシリコンからなるゲート
電極４（膜厚；150nm ）を順次形成する。次に、減圧Ｃ
ＶＤ法により、デバイスの全面にイオン注入用パッドと
してのシリコン酸化膜５を形成する。続いて、シリコン
酸化膜５の上から素子分離絶縁膜２とゲート電極４とを
マスクとして、基板１にヒ素をイオン注入し（注入電
圧；520keV，注入濃度；2 ×1013cm-2）、ヒ素の注入領
域６を自己整合的に形成する。
面図である。 工程１（図１（ａ）参照）；ｐ型単結晶シリコン基板１
の上に、ＬＯＣＯＳ法による素子分離絶縁膜２（膜厚；
0.5 μm ）、シリコン酸化膜からなるゲート絶縁膜３
（膜厚；20nm）、ドープドポリシリコンからなるゲート
電極４（膜厚；150nm ）を順次形成する。次に、減圧Ｃ
ＶＤ法により、デバイスの全面にイオン注入用パッドと
してのシリコン酸化膜５を形成する。続いて、シリコン
酸化膜５の上から素子分離絶縁膜２とゲート電極４とを
マスクとして、基板１にヒ素をイオン注入し（注入電
圧；520keV，注入濃度；2 ×1013cm-2）、ヒ素の注入領
域６を自己整合的に形成する。
【００３５】このとき、基板１にイオン注入されたヒ素
のイオン散乱の分散は、シリコン酸化膜５によって増大
される。そのため、ヒ素の注入領域６における不純物の
分布は、ピークが低く分散が大きな状態になる。
のイオン散乱の分散は、シリコン酸化膜５によって増大
される。そのため、ヒ素の注入領域６における不純物の
分布は、ピークが低く分散が大きな状態になる。
【００３６】工程２（図１（ｂ）参照）；シリコン酸化
膜５をエッチバックすることにより、ゲート電極４の側
壁部分にサイドウォールスペーサ７を形成する。次に、
減圧ＣＶＤ法により、デバイスの全面にノンドープのポ
リシリコン膜８（膜厚；0.3μm ）を形成する。続い
て、ポリシリコン膜８にリンをイオン注入する（注入電
圧；40keV ，注入濃度；2 ×1015cm-2）。そして、熱処
理（処理温度；900 ℃，処理時間；60分）を行い、基板
１に注入したヒ素イオンを活性化させると共にポリシリ
コン膜８に注入したリンイオンを活性化させる。その結
果、ヒ素の注入領域６から電界緩和層としての低濃度の
ｎ- 領域９が形成される。
膜５をエッチバックすることにより、ゲート電極４の側
壁部分にサイドウォールスペーサ７を形成する。次に、
減圧ＣＶＤ法により、デバイスの全面にノンドープのポ
リシリコン膜８（膜厚；0.3μm ）を形成する。続い
て、ポリシリコン膜８にリンをイオン注入する（注入電
圧；40keV ，注入濃度；2 ×1015cm-2）。そして、熱処
理（処理温度；900 ℃，処理時間；60分）を行い、基板
１に注入したヒ素イオンを活性化させると共にポリシリ
コン膜８に注入したリンイオンを活性化させる。その結
果、ヒ素の注入領域６から電界緩和層としての低濃度の
ｎ- 領域９が形成される。
【００３７】このとき、ヒ素の注入領域６における不純
物の分布はピークが低く分散が大きな状態になっている
ため、活性化したヒ素イオンの濃度プロファイルは熱処
理前の状態からほとんど変化しない。従って、工程１に
おいて、シリコン酸化膜５の膜厚とヒ素のイオン注入条
件とをそれぞれ最適に設定すれば、ｎ- 領域９の接合を
基板１の表面近くの浅い部分に形成した上で、不純物濃
度勾配を緩やかにすることができる。
物の分布はピークが低く分散が大きな状態になっている
ため、活性化したヒ素イオンの濃度プロファイルは熱処
理前の状態からほとんど変化しない。従って、工程１に
おいて、シリコン酸化膜５の膜厚とヒ素のイオン注入条
件とをそれぞれ最適に設定すれば、ｎ- 領域９の接合を
基板１の表面近くの浅い部分に形成した上で、不純物濃
度勾配を緩やかにすることができる。
【００３８】工程３（図１（ｃ）参照）；異方性エッチ
ングにより、ヒ素の注入領域６上のポリシリコン膜８だ
けを残して他の部分のポリシリコン膜８を除去すること
でライズドソース・ドレインを形成する。その結果、リ
ンがイオン注入されたポリシリコン膜８（ライズドソー
ス・ドレイン）から高濃度のｎ+ 領域１０が形成され
る。このｎ+ 領域１０とｎ- 領域９とでソース・ドレイ
ン領域１１が形成される。また、ｎ+ 領域１０はソース
・ドレイン電極としても機能する。その後、デバイスの
全面にパッシベーション膜（図示略）を形成してｎチャ
ネルＭＯＳトランジスタが完成する。
ングにより、ヒ素の注入領域６上のポリシリコン膜８だ
けを残して他の部分のポリシリコン膜８を除去すること
でライズドソース・ドレインを形成する。その結果、リ
ンがイオン注入されたポリシリコン膜８（ライズドソー
ス・ドレイン）から高濃度のｎ+ 領域１０が形成され
る。このｎ+ 領域１０とｎ- 領域９とでソース・ドレイ
ン領域１１が形成される。また、ｎ+ 領域１０はソース
・ドレイン電極としても機能する。その後、デバイスの
全面にパッシベーション膜（図示略）を形成してｎチャ
ネルＭＯＳトランジスタが完成する。
【００３９】図２に、本実施例における基板１の表面か
らの深さに対するキャリア濃度分布の実測値を示す。
尚、キャリア濃度は広がり抵抗法によって測定してあ
る。このキャリア濃度は不純物濃度分布とほぼ同一であ
ると考えられる。従って、本実施例によれば、ｎ- 領域
９の接合の深さが0.2 μm と十分に浅くなる上に、その
不純物濃度分布は緩やかになっていることがわかる。
尚、ｎ- 領域９の接合の深さを0.2 μm よりもさらに浅
くすることも容易であるし、その不純物濃度分布を図２
に示すよりもさらに緩やかにすることも容易である。
らの深さに対するキャリア濃度分布の実測値を示す。
尚、キャリア濃度は広がり抵抗法によって測定してあ
る。このキャリア濃度は不純物濃度分布とほぼ同一であ
ると考えられる。従って、本実施例によれば、ｎ- 領域
９の接合の深さが0.2 μm と十分に浅くなる上に、その
不純物濃度分布は緩やかになっていることがわかる。
尚、ｎ- 領域９の接合の深さを0.2 μm よりもさらに浅
くすることも容易であるし、その不純物濃度分布を図２
に示すよりもさらに緩やかにすることも容易である。
【００４０】このように、本実施例においては、まず、
シリコン酸化膜５の上から基板１にヒ素をイオン注入し
てヒ素の注入領域６を形成し、次に、熱処理を行って注
入したヒ素イオンを活性化させることで、電界緩和層と
しての低濃度のｎ- 領域９を形成している。ヒ素のイオ
ン散乱の分散はシリコン酸化膜５によって増大されるた
め、ヒ素の注入領域６における不純物の分布はピークが
低く分散が大きな状態になる。従って、ｎ- 領域９にお
ける不純物濃度プロファイルはイオン注入後の状態から
ほとんど変化せず、シリコン酸化膜５の膜厚またはヒ素
のイオン注入条件の少なくともいずれか一方を変更する
だけで、ｎ- 領域９の接合の深さと不純物濃度勾配とを
制御することができる。ここで、ヒ素の注入領域６にお
ける不純物濃度プロファイルは、シュミレーションによ
って比較的簡単に求めることができる。つまり、ｎ- 領
域９における不純物濃度プロファイルを所望の値にする
ようなイオン注入条件を求めることは容易である。ま
た、シリコン酸化膜５の膜厚の制御性およびイオン注入
の制御性は共に高いため、ｎ- 領域９の接合の深さ及び
不純物濃度勾配の制御性も高くなる。
シリコン酸化膜５の上から基板１にヒ素をイオン注入し
てヒ素の注入領域６を形成し、次に、熱処理を行って注
入したヒ素イオンを活性化させることで、電界緩和層と
しての低濃度のｎ- 領域９を形成している。ヒ素のイオ
ン散乱の分散はシリコン酸化膜５によって増大されるた
め、ヒ素の注入領域６における不純物の分布はピークが
低く分散が大きな状態になる。従って、ｎ- 領域９にお
ける不純物濃度プロファイルはイオン注入後の状態から
ほとんど変化せず、シリコン酸化膜５の膜厚またはヒ素
のイオン注入条件の少なくともいずれか一方を変更する
だけで、ｎ- 領域９の接合の深さと不純物濃度勾配とを
制御することができる。ここで、ヒ素の注入領域６にお
ける不純物濃度プロファイルは、シュミレーションによ
って比較的簡単に求めることができる。つまり、ｎ- 領
域９における不純物濃度プロファイルを所望の値にする
ようなイオン注入条件を求めることは容易である。ま
た、シリコン酸化膜５の膜厚の制御性およびイオン注入
の制御性は共に高いため、ｎ- 領域９の接合の深さ及び
不純物濃度勾配の制御性も高くなる。
【００４１】従って、本実施例によれば、ソース・ドレ
イン領域１１の接合を浅くした上で緩やかな不純物濃度
勾配を容易に実現することができる。その結果、短チャ
ネル効果を抑制した上でドレイン領域近傍の電界勾配を
緩やかにすることができ、ホットキャリアに対する耐性
の向上や接合容量の減少を図ることが可能になる。
イン領域１１の接合を浅くした上で緩やかな不純物濃度
勾配を容易に実現することができる。その結果、短チャ
ネル効果を抑制した上でドレイン領域近傍の電界勾配を
緩やかにすることができ、ホットキャリアに対する耐性
の向上や接合容量の減少を図ることが可能になる。
【００４２】また、ソース・ドレイン領域１１の接合の
深さ及び不純物濃度勾配がイオン注入だけでほぼ決定さ
れて熱処理の影響をほとんど受けないため、パッシベー
ション膜の形成後に長時間の熱処理を施す場合でも、接
合の深さ及び不純物濃度勾配が変化することはない。
深さ及び不純物濃度勾配がイオン注入だけでほぼ決定さ
れて熱処理の影響をほとんど受けないため、パッシベー
ション膜の形成後に長時間の熱処理を施す場合でも、接
合の深さ及び不純物濃度勾配が変化することはない。
【００４３】さらに、ソース・ドレイン領域１１を形成
するための熱処理は、注入した不純物イオンの活性化を
させるのに必要最小限なもので足りるため、熱処理時間
や熱処理温度がいたずらに増大して製造工程の高温化お
よびスループットの低下を招くのを防止することができ
る。
するための熱処理は、注入した不純物イオンの活性化を
させるのに必要最小限なもので足りるため、熱処理時間
や熱処理温度がいたずらに増大して製造工程の高温化お
よびスループットの低下を招くのを防止することができ
る。
【００４４】尚、上記実施例は以下のように変更しても
よく、その場合でも同様の作用および効果を得ることが
できる。 （１）素子分離絶縁膜２をＬＯＣＯＳ法以外のアイソプ
レーナ法で形成する。また、素子分離絶縁膜２を接合分
離法による接合分離領域に置き代える。
よく、その場合でも同様の作用および効果を得ることが
できる。 （１）素子分離絶縁膜２をＬＯＣＯＳ法以外のアイソプ
レーナ法で形成する。また、素子分離絶縁膜２を接合分
離法による接合分離領域に置き代える。
【００４５】（２）ゲート絶縁膜３をシリコン窒化膜な
どの適宜な材質に置き代える。 （３）ゲート電極４を金属などの適宜な材質に置き代え
る。 （４）シリコン酸化膜５をプラズマＣＶＤ法やＰＶＤ法
などの適当な方法で形成する。
どの適宜な材質に置き代える。 （３）ゲート電極４を金属などの適宜な材質に置き代え
る。 （４）シリコン酸化膜５をプラズマＣＶＤ法やＰＶＤ法
などの適当な方法で形成する。
【００４６】（５）イオン注入用パッドとしてのシリコ
ン酸化膜５をシリコン窒化膜，シリケートガラス，ＳＯ
Ｇ，単結晶シリコン，ポリシリコン，アモルファスシリ
コン，シリサイドなどのイオン散乱の分散を増大させる
ような適宜な膜に置き代える。
ン酸化膜５をシリコン窒化膜，シリケートガラス，ＳＯ
Ｇ，単結晶シリコン，ポリシリコン，アモルファスシリ
コン，シリサイドなどのイオン散乱の分散を増大させる
ような適宜な膜に置き代える。
【００４７】そのイオン注入用パッドが導電性の場合に
は、上記の製造工程を以下のように変更する。 第１の方法；工程２において、当該イオン注入用パッド
を除去後に新たな絶縁膜をデバイスの全面に形成し、そ
の絶縁膜をエッチバックしてサイドウォールスペーサを
形成する。
は、上記の製造工程を以下のように変更する。 第１の方法；工程２において、当該イオン注入用パッド
を除去後に新たな絶縁膜をデバイスの全面に形成し、そ
の絶縁膜をエッチバックしてサイドウォールスペーサを
形成する。
【００４８】第２の方法；工程１において、ゲート電極
４の側壁に予めサイドウォールスペーサを形成しておい
た後で、当該イオン注入用パッドを形成する。そして、
１回のイオン注入によってｎ+ 領域１０とｎ- 領域９と
を同時に形成する。その後、当該イオン注入用パッドを
パターニングしてライズドソース・ドレインとする。
４の側壁に予めサイドウォールスペーサを形成しておい
た後で、当該イオン注入用パッドを形成する。そして、
１回のイオン注入によってｎ+ 領域１０とｎ- 領域９と
を同時に形成する。その後、当該イオン注入用パッドを
パターニングしてライズドソース・ドレインとする。
【００４９】（６）ノンドープのポリシリコン膜８を形
成後にリンをイオン注入してｎ+ 領域１０を形成するの
ではなく、ポリシリコン膜８を形成する際に不純物を含
んだガスを混入してドープドポリシリコン膜からなるｎ
+ 領域１０を形成する。
成後にリンをイオン注入してｎ+ 領域１０を形成するの
ではなく、ポリシリコン膜８を形成する際に不純物を含
んだガスを混入してドープドポリシリコン膜からなるｎ
+ 領域１０を形成する。
【００５０】（７）ポリシリコン膜８およびゲート電極
４をサリサイドにする。 （８）工程１において、ヒ素の代わりにリンまたはアン
チモンをイオン注入する。リンをイオン注入する場合、
リンはヒ素に比べて飛程（Range ）が大きいため、注入
電圧を上記実施例の半分程度（=260keV ）にすればよ
い。
４をサリサイドにする。 （８）工程１において、ヒ素の代わりにリンまたはアン
チモンをイオン注入する。リンをイオン注入する場合、
リンはヒ素に比べて飛程（Range ）が大きいため、注入
電圧を上記実施例の半分程度（=260keV ）にすればよ
い。
【００５１】（９）工程２において、リンの代わりにヒ
素またはアンチモンをイオン注入する。ヒ素をイオン注
入する場合、ヒ素はリンに比べて拡散係数が小さいた
め、上記実施例よりも熱処理時間を長くする必要があ
る。
素またはアンチモンをイオン注入する。ヒ素をイオン注
入する場合、ヒ素はリンに比べて拡散係数が小さいた
め、上記実施例よりも熱処理時間を長くする必要があ
る。
【００５２】（１０）ｎチャネルＭＯＳトランジスタで
はなくｐチャネルＭＯＳトランジスタに適用する。すな
わち、ｐ型単結晶シリコン基板１をｎ型単結晶シリコン
基板１またはｎウェル層に置き代え、ヒ素イオンおよび
リンイオンをボロンイオンに置き代える。これにより、
ｐ- 領域とｐ+ 領域とからなるソース・ドレイン領域が
形成される。
はなくｐチャネルＭＯＳトランジスタに適用する。すな
わち、ｐ型単結晶シリコン基板１をｎ型単結晶シリコン
基板１またはｎウェル層に置き代え、ヒ素イオンおよび
リンイオンをボロンイオンに置き代える。これにより、
ｐ- 領域とｐ+ 領域とからなるソース・ドレイン領域が
形成される。
【００５３】（１１）上記実施例によるライズドソース
・ドレイン構造とＬＤＤ構造とを併用する。 （１２）ライズドソース・ドレイン構造ではなく、通常
のＳＤ（Single Drain）構造やＤＤ（Double Drain）構
造またはＬＤＤ構造のＭＯＳトランジスタに適用する。
すなわち、ポリシリコン膜８を金属に置き代えてライズ
ドソース・ドレインをソース・ドレイン電極にすること
により、ｎ- 領域９をソース・ドレイン領域とする通常
のＳＤ構造のＭＯＳトランジスタを形成する。また、ポ
リシリコン膜８を金属に置き代えてライズドソース・ド
レインをソース・ドレイン電極にした後に、２回目のイ
オン注入を行ってｎ+ 領域を形成することにより、ＤＤ
構造またはＬＤＤ構造のＭＯＳトランジスタを形成す
る。
・ドレイン構造とＬＤＤ構造とを併用する。 （１２）ライズドソース・ドレイン構造ではなく、通常
のＳＤ（Single Drain）構造やＤＤ（Double Drain）構
造またはＬＤＤ構造のＭＯＳトランジスタに適用する。
すなわち、ポリシリコン膜８を金属に置き代えてライズ
ドソース・ドレインをソース・ドレイン電極にすること
により、ｎ- 領域９をソース・ドレイン領域とする通常
のＳＤ構造のＭＯＳトランジスタを形成する。また、ポ
リシリコン膜８を金属に置き代えてライズドソース・ド
レインをソース・ドレイン電極にした後に、２回目のイ
オン注入を行ってｎ+ 領域を形成することにより、ＤＤ
構造またはＬＤＤ構造のＭＯＳトランジスタを形成す
る。
【００５４】以上、各実施例について説明したが、各実
施例から把握できる請求項以外の技術的思想について、
以下にそれらの効果と共に記載する。 （イ）請求項４〜請求項１２のいずれか１項に記載の半
導体装置の製造方法において、イオン注入用パッドはイ
オン散乱の分散を増大させるような膜である半導体装置
の製造方法。
施例から把握できる請求項以外の技術的思想について、
以下にそれらの効果と共に記載する。 （イ）請求項４〜請求項１２のいずれか１項に記載の半
導体装置の製造方法において、イオン注入用パッドはイ
オン散乱の分散を増大させるような膜である半導体装置
の製造方法。
【００５５】このようにすれば、イオン散乱の分散を確
実に促進させることができる。 （ロ）請求項４〜請求項１１のいずれか１項に記載の半
導体装置の製造方法において、イオン注入用パッドは、
シリコン酸化膜，シリコン窒化膜，シリケートガラス，
ＳＯＧ，単結晶シリコン，ポリシリコン，アモルファス
シリコン，シリサイドからなるグループのうちの少なく
ともいずれか１つからなる半導体装置の製造方法。
実に促進させることができる。 （ロ）請求項４〜請求項１１のいずれか１項に記載の半
導体装置の製造方法において、イオン注入用パッドは、
シリコン酸化膜，シリコン窒化膜，シリケートガラス，
ＳＯＧ，単結晶シリコン，ポリシリコン，アモルファス
シリコン，シリサイドからなるグループのうちの少なく
ともいずれか１つからなる半導体装置の製造方法。
【００５６】このようにすれば、イオン散乱の分散を確
実に促進させることができる。 （ロ）請求項１２に記載の半導体装置の製造方法におい
て、イオン注入用パッドは、単結晶シリコン，ポリシリ
コン，アモルファスシリコン，シリサイドからなるグル
ープのうちの少なくともいずれか１つからなる半導体装
置の製造方法。
実に促進させることができる。 （ロ）請求項１２に記載の半導体装置の製造方法におい
て、イオン注入用パッドは、単結晶シリコン，ポリシリ
コン，アモルファスシリコン，シリサイドからなるグル
ープのうちの少なくともいずれか１つからなる半導体装
置の製造方法。
【００５７】このようにすれば、イオン散乱の分散を確
実に促進させることができる上に、イオン注入用パッド
を高濃度のドレイン領域として流用することができる。
ところで、本明細書において、発明の構成に係る部材は
以下のように定義されるものとする。
実に促進させることができる上に、イオン注入用パッド
を高濃度のドレイン領域として流用することができる。
ところで、本明細書において、発明の構成に係る部材は
以下のように定義されるものとする。
【００５８】（ａ）不純物イオンとは、ヒ素イオン，リ
ンイオン，アンチモンイオンなどのｎ型不純物イオンだ
けでなく、ボロンイオンなどのｐ型不純物イオンをも含
むものとする。
ンイオン，アンチモンイオンなどのｎ型不純物イオンだ
けでなく、ボロンイオンなどのｐ型不純物イオンをも含
むものとする。
【００５９】（ｂ）半導体層とは、半導体基板だけでな
く、ウェルや半導体薄膜をも含むものとする。
く、ウェルや半導体薄膜をも含むものとする。
【００６０】
【発明の効果】以上詳述したように本発明によれば、接
合の深さ及び不純物濃度勾配を制御することが可能な半
導体装置の製造方法を提供することができる。
合の深さ及び不純物濃度勾配を制御することが可能な半
導体装置の製造方法を提供することができる。
【図１】本発明を具体化した一実施例の製造方法を説明
するための概略断面図である。
するための概略断面図である。
【図２】一実施例を説明するための特性図である。
【図３】従来例の製造方法を説明するための概略断面図
である。
である。
１ 半導体層としてのｐ型単結晶シリコン基板 ３ ゲート絶縁膜 ４ ゲート電極 ５ イオン注入用パッドとしてのシリコン酸化膜 ７ サイドウォールスペーサ ９ 低濃度の不純物領域またはドレイン領域としてのｎ
- 領域 １０ 高濃度の不純物領域またはドレイン領域としての
ｎ+ 領域
- 領域 １０ 高濃度の不純物領域またはドレイン領域としての
ｎ+ 領域
Claims (12)
- 【請求項１】 半導体層に高濃度の不純物領域と低濃度
の不純物領域とを形成する半導体装置の製造方法。 - 【請求項２】 半導体層に高濃度の不純物イオンを注入
して高濃度の不純物領域を形成する工程と、半導体層に
低濃度の不純物イオンを注入して低濃度の不純物領域を
形成する工程とを備えた半導体装置の製造方法。 - 【請求項３】 ゲート電極をマスクとして半導体層に低
濃度の不純物イオンを注入して低濃度のドレイン領域を
自己整合的に形成する工程と、ゲート電極とサイドウォ
ールスペーサとをマスクとして半導体層に高濃度の不純
物イオンを注入して高濃度のドレイン領域を自己整合的
に形成する工程とを備えた半導体装置の製造方法。 - 【請求項４】 イオン注入用パッドを介して半導体層に
不純物イオンを注入することで不純物領域を形成する半
導体装置の製造方法。 - 【請求項５】 イオン注入用パッドを介して半導体層に
低濃度の不純物イオンを注入することで低濃度の不純物
領域を形成する半導体装置の製造方法。 - 【請求項６】 イオン注入用パッドを介して半導体層に
不純物イオンを注入することでドレイン領域を形成する
半導体装置の製造方法。 - 【請求項７】 イオン注入用パッドを介して半導体層に
低濃度の不純物イオンを注入することで低濃度のドレイ
ン領域を形成する半導体装置の製造方法。 - 【請求項８】 イオン注入用パッドを介し、ゲート電極
をマスクとして半導体層に不純物イオンを注入すること
でドレイン領域を自己整合的に形成する半導体装置の製
造方法。 - 【請求項９】 イオン注入用パッドを介し、ゲート電極
をマスクとして半導体層に低濃度の不純物イオンを注入
することで低濃度のドレイン領域を自己整合的に形成す
る半導体装置の製造方法。 - 【請求項１０】 半導体層の上にゲート絶縁膜とゲート
電極とを形成する工程と、 半導体層とゲート絶縁膜とゲート電極との全面にイオン
注入用パッドを形成する工程と、 イオン注入用パッドを介し、ゲート電極をマスクとして
半導体層に不純物イオンを注入することでドレイン領域
を自己整合的に形成する工程とを備えた半導体装置の製
造方法。 - 【請求項１１】 半導体層の上にゲート絶縁膜とゲート
電極とを形成する工程と、 半導体層とゲート絶縁膜とゲート電極との全面にイオン
注入用パッドを形成する工程と、 イオン注入用パッドを介し、ゲート電極をマスクとして
半導体層に不純物イオンを注入することで低濃度のドレ
イン領域を自己整合的に形成する工程と、 低濃度のドレイン領域の上に高濃度のドレイン領域を形
成する工程とを備えた半導体装置の製造方法。 - 【請求項１２】 半導体層の上にゲート絶縁膜とゲート
電極とを形成する工程と、 半導体層とゲート絶縁膜とゲート電極との全面にイオン
注入用パッドを形成する工程と、 イオン注入用パッドを介し、ゲート電極をマスクとして
不純物イオンを注入することで、半導体層に低濃度のド
レイン領域を、イオン注入用パッドに高濃度のドレイン
領域をそれぞれ自己整合的に形成する工程と、 イオン注入用パッドをパターニングする工程とを備えた
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21149294A JP3423081B2 (ja) | 1994-09-05 | 1994-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21149294A JP3423081B2 (ja) | 1994-09-05 | 1994-09-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878671A true JPH0878671A (ja) | 1996-03-22 |
| JP3423081B2 JP3423081B2 (ja) | 2003-07-07 |
Family
ID=16606853
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21149294A Expired - Fee Related JP3423081B2 (ja) | 1994-09-05 | 1994-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3423081B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066894A (en) * | 1997-02-07 | 2000-05-23 | United Microelectronics Corporation | Semiconductor device and a method of manufacturing the same |
| US6291861B1 (en) | 1998-06-30 | 2001-09-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for producing the same |
| WO2007063908A1 (ja) * | 2005-11-29 | 2007-06-07 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
-
1994
- 1994-09-05 JP JP21149294A patent/JP3423081B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066894A (en) * | 1997-02-07 | 2000-05-23 | United Microelectronics Corporation | Semiconductor device and a method of manufacturing the same |
| US6504217B1 (en) | 1997-02-07 | 2003-01-07 | United Microelectronics Corporation | Semiconductor device and a method of manufacturing the same |
| US6291861B1 (en) | 1998-06-30 | 2001-09-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for producing the same |
| US6515340B2 (en) | 1998-06-30 | 2003-02-04 | Sharp Kabushiki Kaisha | Semiconductor device |
| US6656799B2 (en) | 1998-06-30 | 2003-12-02 | Sharp Kabushiki Kaisha | Method for producing FET with source/drain region occupies a reduced area |
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