KR20000068441A - 경도핑 및 중도핑 드레인 영역과 초중 도핑 소스 영역을 가진 비대칭 트랜지스터 - Google Patents
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- 125000006850 spacer group Chemical group 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000007943 implant Substances 0.000 claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 239000002019 doping agent Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 239000012212 insulator Substances 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 230000000873 masking effect Effects 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 238000002513 implantation Methods 0.000 claims description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 9
- 229910052796 boron Inorganic materials 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 238000001020 plasma etching Methods 0.000 claims description 2
- 230000002265 prevention Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 22
- 238000005530 etching Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- BTPABCJJPFRLLX-UHFFFAOYSA-N [F].[B].[F] Chemical compound [F].[B].[F] BTPABCJJPFRLLX-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
경 및 중 도핑 드레인 영역과 초중 도핑 소스 영역을 포함하는 비대칭 IGFET가 기술된다. 양호하게도, 경 도핑 드레인 영역 및 초중 도핑 소스 영역은 채널 접합부를 제공한다. IGFET를 제조하는 방법은, 반도체 기판을 제공하는 단계, 제 1 및 2 대향 측벽을 가진 게이트를 기판위에 형성하는 단계, 경 도핑 소스 및 드레인 영역을 주입하는 제 1 이온 주입물을 기판내에 인가하는 단계, 제 2 측벽에 인접한 드레인측 스페이서를 형성하는 단계, 경 도핑 드레인 영역을 도핑하지 않고 모든 경 도핑 소스 영역을 중 도핑 소스 영역으로 변경시키도록 제 2 이온 주입물을 인가하는 단계와, 중 도핑 소스 영역을 초중 도핑 소스 영역으로 변경하고, 드레인측 스페이서 밑의 경 도핑 드레인 영역의 일부를 도핑하지 않고 드레인측 스페이서 외부의 경 도핑 드레인 영역의 일부를 중 도핑 드레인 영역으로 변경하는 제 3 이온 주입물을 인가하는 단계를 포함한다. 잇점으로, IGFET는 저 소스-드레인 직렬 저항을 가져, 핫 캐리어 효과를 감소시킨다.
Description
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 절연 게이트 전계 효과 트랜지스터(IGFET)는 소스 및 드레인을 연결한 하부 표면 채널을 제어하는 게이트를 사용한다. 채널, 소스 및 드레인은 반도체 기판내에 위치되고, 소스 및 드레인은 채널 및 기판에 대향하여 도핑된다. 게이트는 게이트 산화물과 같은 엷은 절연층에 의해 반도체 기판에서 분리된다. IGFET의 동작으로 입력 전압이 상기 게이트에 인가되고, 이러한 게이트는 채널의 길이 방향 컨덕턴스를 변조시키도록 채널내에 횡방향 전기장을 설정한다.
통상적인 IGFET 처리시, 소스 및 드레인은 제 2 도전형(P 또는 N)의 도펀트를 마스크로서 패턴된 게이트를 이용하여 제 1 도전형(N 또는 P)의 반도체 기판내에 도입함으로써 형성된다. 이런 자동 정렬(self-aligning) 과정은 패킹(packing) 및 도를 향상시키고, 게이트와 소스 및 드레인 간의 기생 오버랩(parasitic overlap) 캐패시턴스를 감소시키는 경향이 있다.
폴리실리콘(또한, 다결정 실리콘, 폴리-Si 또는 폴리라 부름) 박막은 IGFET 기술에서 매우 중요하게 이용된다. 이런 중요한 기술제도중 하나는 게이트로서 알루미늄 대신에 중도핑 폴리실리콘을 이용하는 것이다. 폴리실리콘이 실리콘 기판과 동일한 고 용융점을 가지므로, 블랭킷 폴리실리콘층은 소스 및 드레인 형성전에 증착되고, 폴리실리콘은 비등방성 에칭되어, 이온 주입으로 소스 및 드레인의 형성동안에 마스크를 제공하는 게이트를 제공한다. 그후, 드라이브인(drive-in) 단계가 인가되어, 결정 손상을 수선하고, 주입된 도펀트를 드라이브인하여 활성화시킨다.
IGFET 크기가 감소되고, 공급 전압이 일정하게(예를 들어, 3V)될시에, 드레인 근처의 채널내의 전기장은 증가하는 경향이 있다. 전기장이 충분히 강해질 경우에는 소위 핫-캐리어(hot-carrie) 효과를 생기게 할 수 있다. 예를 들어, 핫 전자는 기판 및 게이트 절연체간의 전위 에너지 배리어(barrier)를 극복하여, 핫 캐리어가 게이트 절연체내로 주입되게 할 수 있다. 주입된 핫 캐리어로 인한 게이트 절연체의 트랩 전하는 오버 타임을 누적시켜, 소자의 임계 전압을 연속적으로 변화시킬 수 있다.
많은 기술을 이용하여 핫 캐리어 효과를 감소시켜 왔다. 그런 기술중 하나가 경 도핑 드레인(LDD) 기술이다. LDD 는 최대 횡 전기장을 감소시킴으로써 핫 캐리어 효과를 감소시킨다. 경(light) 주입물은 게이트로 자동 정렬되고, 중(heavy) 주입물은 측벽 스페이서가 형성되는 게이트로 자동 정렬된다. 이런 스페이서는 통상적으로 산화물 또는 질화물이다. 더욱 가벼운 제 1 선량(dose)의 목적은 채널 근처의 에지에서 드레인(또는 LDD)의 경 도핑 영역을 형성하는 것이다. 더욱, 무거운 제 2 선량은 드레인의 저 저항 중 도핑 영역을 형성하며, 이런 영역은 연속하여 경 도핑 영역과 합병한다. 중 도핑 영역이 통상적인 드레인 구조보다 채널에서 더 떨어져 있으므로, 중 도핑 영역의 깊이는 소자 특성에 악 영향을 주지 않고 다소 더 크게 될 수 있다. 경 도핑 영역은(양방향으로 전류가 사용되지 않으면)소스에 필요치 않지만, 경 도핑 영역은 통상적으로 부가적인 처리 단계를 밟지 않도록 소스 및 드레인 양자에 형성된다.
LDD 의 결점은 그의 경 도핑 레벨로 인해 제조 복잡성을 증진시키고, 기생 저항을 증가시킨다. 동작 동안, LDD 기생 저항은 드레인 전류를 감소시킨다. 선형 드레인 전류(즉, 선형 또는 트라이오드(triode) 영역내의 드레인 전류)는 소스 및 드레인 양자내의 기생 저항에 의해 감소된다. 포화 드레인 전류(즉, 포화 영역내의 드레인 전류)는 주로 드레인의 기생 저항에 의해 영향을 받지는 않지만, 소스의 기생 저항에 의해 크게 감소된다. 그래서, 포화 드레인 전류는 드레인 측상에서만 경도핑 영역을 제공함으로써 핫 캐리어 효과를 감시시키면서 향상된다. 즉, 드레인은 경 및 중 도핑 영역을 포함하고, 전체 소스는 중 도핑된다.
(비대칭 도핑 소스 및 드레인을 가진) 비대칭 IGFET는 본 기술분야에 공지되어 있다. 예를 들면, 오야마쯔에 의해 명칭이 "LDD 구조를 가진 MOSFET를 제조하는 방법"인 미국 특허 제 5,424,229호에는 기판위에 개구를 가진 마스크를 제공하는 단계, 다른 측면상에 대응 소스 영역없이 한 측면상에 경 도핑 드레인 영역을 형성하도록 개구를 통해 기판에 대해 비스듬히 도펀트를 주입하는 단계, 경 도핑 드레인 영역을 오버랩하는 개구내에 게이트를 형성하는 단계, 마스크를 제거하는 단계와, 주입 마스크로서 게이트를 이용하여 중 도핑 소스 및 드레인 영역을 주입하는 단계가 기술되어 있다. 다른 예로서, 호리우찌에 의해 명칭이 "LDD-MOSFET를 제조하는 방법"인 미국특허 제 5,286,664 호에는 게이트를 형성하는 단계, 주입 마스크로서 게이트를 이용하여 경 도핑 소스 및 드레인 영역을 주입하는 단계, 소스측을 커버하고, 드레인측을 노출시키는 포토레지스트층을 형성하는 단계, 실리콘 이산화물의 액상 증착법(LPD)을 이용하여 드레인측상에 단일 스페이서를 증착하는 단계, 포토 레지스트를 스트립하는 단계와, 주입 마스크로서 게이트 및 단일 스페이서를 이용하여 중 도핑 소스 및 드레인 영역을 주입하는 단계가 기술되어 있다.
상기 및 다른 종래 비대칭 IGFET 에 대한 결점은 중 도핑 소스 및 드레인 영역이 통상적으로 동일한 도펀트 농도를 가진다는 것이다. 중 도핑 드레인 영역의 도핑 농도가 핫 캐리어 효과를 감시시키도록 구속(constrain)될 수 있지만, 중 도핑 소스 영역의 도핑 농도는 이런 식으로 구속될 필요가 없다. 더욱이, 중 도핑 소스 영역의 도핑 농도의 증가로 소스 드레인 직렬 저항이 감소됨으로써 구동 전류가 향상된다.
따라서, 소스-드레인 직렬 저항 및 핫 캐리어 효과 양자를 감소시키는 향상된 비대칭 IGFET 가 요구된다.
본 발명은 집적 회로 제조에 관한 것으로서, 특히 절연 게이트 전계 효과 틀내지스터에 관한 것이다.
양호한 실시에에 대한 아래의 상세한 설명은 아래의 도면을 참조로 쉽게 이해될 수 있다.
도 1a 내지 1k는 본 발명의 실시예에 따라 경 도핑 및 중 도핑 드레인 영역 및 초중 도핑 소스 영역을 가진 비대칭 IGFET를 제조하는 연속 공정 단계의 단면도이다.
본 발명은 경 및 중(lightly and heavily) 도핑 드레인 영역과 초중(ultra-heavily) 도핑 소스 영역을 가진 비대칭 IGFET를 제공하는 것이다. 양호하게도, 경 도핑 드레인 영역 및 초중 도핑 소스 영역은 채널 접합부를 제공하고, 중 도핑 드레인 영역은 채널 접합부에서 일정한 간격을 두고 있다. 잇점으로, IGFET는 소스-드레인 직렬 저항을 가지고, 핫 캐리어 효과를 감소시킨다. 정의에 의하면, 초중 도핑 소스 영역의 노펀트 농도는 중 도핑 드레인 영역의 노펀트 농도를 초과하고, 중 도핑 드레인 영역의 노펀트 농도는 경 도핑 드레인 영역의 노펀트 농도를 초과한다.
양호하게도, IGFET는 초중 도핑 소스 영역으로 구성된 소스와, 경 도핑 및 중 도핑 드레인 영역으로 구성된 드레인을 포함한다. 또한, 초중 도핑 소스 영역의 도펀트 농도는 중 도핑 드레인 영역의 도펀트 농도의 1.5 내지 10배의 범위내에 있고, 중 도핑 드레인 영역의 도펀트 농도는 경 도핑 드레인 영역의 도펀트 농도의 10 내지 100배의 범위내에 있으며, 경도핑 드레인 영역의 도펀트 농도는 약 1 x 1017내지 5 x 1O18원자/㎤ 의 범위내에 있고, 중 도핑 드레인 영역의 도펀트 농도는 약 1 x 1O19내지 1 x 1O20원자/㎤ 의 범위내에 있으며, 그리고 초중 도핑 소스 영역의 도펀트 농도는 약 1.5 x 1Ol9내지 1 x 1O21원자/㎤ 의 범위내에 있다.
본 발명의 다른 양상에 따르면, IGFET를 제조하는 방법은, 반도체 기판을 제공하는 단계, 제 1 및 2 대향 측벽을 가진 게이트를 기판위에 형성하는 단계, 경 도핑 소스 및 드레인 영역을 주입하는 제 1 이온 주입물을 기판내에 인가하는 단계, 제 2 측벽에 인접한 드레인측 스페이서를 형성하는 단계, 경 도핑 드레인 영역을 도핑하지 않고 모든 경 도핑 소스 영역을 중 도핑 소스 영역으로 변경시키도록 제 2 이온주입물을 인가하는 단계와, 종 도핑 소스 영역을 초중 도핑 소스 영역으로 변경하고, 드레인측 스페이서 밑의 경 도핑 드레인 영역의 일부를 도핑하지 않고 드레인측 스페이서 외부의 경 도핑 드레인 영역의 일부를 중 도핑 드레인 영역으로 변경하는 제 3 이온 주입물을 인가하는 단계를 포함한다.
양호하게도, 이런 방법은, 주입 마스크로서 게이트를 이용하여 제 1 이온 주입물을 인가하는 단계, 제각기 제 1 및 2 측벽에 인접한 제 1 및 2 측벽 절연체를 포함하는 절연층을 형성하는 단계, 제각기 제 1 및 2 측벽 절연체에 인접한 제 1 및 2 스페이서를 형성하는 단계로서, 드레인측 스페이서가 제 2 스페이서 및 제 2 측벽 절연체를 포함하는 단계, 기판위에 마스킹층을 형성하는 단계로서, 마스킹층이 경 도핑 소스 영역, 제 1 스페이서, 제 1 측벽 절연체 및 제 1 부의 게이트 위의 개구를 포함하고, 마스킹 층이 경 도핑 드레인 영역, 제 2 스페이서, 제 2 측벽 절연체 및 제 2 부의 게이트를 커버하는 단계, 제 1 스페이서를 제거하는 단계, 마스킹층, 제 1 부의 게이트 및 제 1 측벽 절연체를 주입 마스크로서 이용하여 제 2 이온 주입물을 인가하는 단계, 마스킹층을 스트립하는 단계와, 게이트, 제 2 측벽 절연체 및 제 2 스페이서를 주입 마스크로서 이용하여 제 3 이온 주입물을 인가하는 단계를 포함한다.
본 발명의 상기 및 다른 양상, 특징 및 잇점은 다음과 같은 양호한 실시예의 상세한 설명으로부터 명백해진다.
도면에서, 도시된 소자는 반드시 확대된 것이 아니며, 동일 소자는 동일 참조번호로 표시된다.
도 1a에서, 집적 회로 제조에 적절한 실리콘 기판(1O2)은 1 x 1O16원자/㎤, 〈1OO〉방위 및 12 옴-cm 의 저항률의 정도의 비소 배경(background) 농도 및 평평한 상부 표면을 가진 N 형 표면층을 포함한다. N 형 표면층은 예를 들어 기판(102)에 걸쳐 연장할 수 있거나, P 형 표면층내의 N-웰일 수 있다. 실리콘 이산화물(Si02)로 구성된 게이트 산화물(104)를 주변을 포함한 O2에서 700 내지 1000℃의 온도로 튜브(tube) 성장을 이용하여 기판(102)의 상부 표면상에 형성된다. 게이트 산화물(104)은 50 옹스트롬의 두께를 갖는다. 그후, 도핑되지 않은 폴리실리콘(106)의 블랭킷층은 게이트 산화물(104)의 상부 표면상에 저압 화학 증기 증착법(LPCVD)에 의해 증착된다. 폴리실리콘(106)은 2000 옹스트롬의 두께를 갖는다. 바람직하다면, 폴리실리콘(l06)은 증착이 이루어질시에 본래의 장소에 도핑 될 수 있거나, 연이은 에칭 단계전에 1 x 1015내지 5 x 1015원자/㎠ 의 범위내의 선량 및 2 내지 80 킬로 전자 볼트의 범위내의 에너지를 가진 붕소디플루오르화물(BF2)을 주입함으르써 도핑될 수 있다. 그러나, 일반적으로 폴리실리콘(106)은 연속 에칭 단계에 후행하는 주입 단계 동안에 도핑되는 것이 바람직하다.
도 1b에서, 포토레지스트(110)는 연속층으로서 폴리실리콘(106)상에 증착되고, 스텝 및 반복 광 투사 시스템과 같은 포토리소그래픽 시스템을 이용하여 선택적으로 방사되는데, 수은 증기 램프로 부터의 I-라인 자외선광이 제 1 레티클 및 집속 렌즈를 통해 투사되어 제 1 이미지 패턴을 획득한다. 그후, 포토레지스트(110)는 생성되고, 조사부는 제거되어 포토레지스트(110)내에 개구를 제공한다. 이런 개구는 폴리실리콘(106)의 일부를 노출시켜, 게이트를 한정한다.
도 1c 에서, 비등방성 에칭이 사용되어, 폴리실리콘(106)의 노출부 및 게이트 산화물(104)의 하위부를 제거한다. 양호하게도, 제 1 건식 에칭이 사용되어 폴리실리콘을 선택하고, 제 2 건식 에칭이 사용되어 에칭 마스크로서 포토레지스트(110)를 이용하여 실리콘 이산화물을 선택한다. 에칭이 일어난후에, 폴리실리콘(106)의 잔여부는 대향 수직 측벽(114 및 116)을 가진 폴리실리콘 게이트(1l2)를 제공한다. 폴리실리콘 게이트(112)는 3500 옹스트롬의 (측벽(114) 및 (116) 사이의) 길이를 갖는다.
도 1d에서, 포토레지스트(110)는 스트립되고, 경 도핑 소스 및 드레인 영역(120 및 122)은 1 x 1013내지 5 x 1014원자/㎠ 의 범위내의 선량 및, 2 내지 35 킬로 전자 볼트의 범위내의 에너지로 화살표(124)로 표시된 붕소 디플루오르화물의 이온 주입에 대한 구조로 기판(102)내에 주입된다. 폴리실리콘 게이트(112)는 기판(102)의 하부에 주입 마스크를 제공한다. 따라서, 경 도핑 소스 및 드레인 영역(120 및 122)은 실질적으로 제각기 측벽(114) 및 (116)과 정렬된다. 경 도핑 소스 및 드레인 영역(l20 및 122)은 약 1 x 1017내지 1.5 x 1018원자/㎤ 의 범위내의 붕소 농도로 P-도핑된다.
도 1e에서, 산화물층(126)은 저온 증착 공정을 이용하여 기판(102)위에 증착된다. 산화물층(126)은 100 내지 500 옹스트롬의 범위내의 두께를 갖는다. 산화물층(126)은 측벽(114)에 인접한 측벽 산화물(130) 및, 측벽(116)에 인접한 측벽 산화물(132)을 포함한다.
도 1f에서, 250O 옹스트롬의 두께를 가진 실리콘 질화물(Si3N4)을 블랭킷 층은 3OO 내지 800℃의 범위내의 온도에서 플라즈마 증속(enhanced) 화확 증기 증착법(PECVD)에 의해 노출 표면위에 증착된다. 그후, 구조는 실리콘 이산화물에 대해 실리콘 질화물을 선택하는 반응 이온 에칭과 같은 비등방성 에칭되기 쉽다. 비등방성 에칭은 제각기 측벽 산화물(130 및 132)에 인접한 질화물 스페이서(134 및 136)를 형성한다. 따라서, 측벽 산화물(130)은 측벽(114) 및 질화물 스페이서(134)사이에서 샌드위치되고, 측벽 산화물(132)은 측벽(116) 및 질화물 스페이서(136) 사이에서 샌드위치된다. 질화물 스페이서(134 및 136)는 제각기 기판(102)에 걸쳐 1200 옹스트롬 연장한다. 더욱이, 측벽 산화물(130) 및 질화물 스페이서(134)는 집합적으로 소스측 스페이서를 형성하고, 측벽 산화물(132) 및 질화물 스페이서(136)는 집합적으로 드레인측 스페이서를 형성한다.
도 1g에서, 포토레지스트(138)는 연속층으로서 기판(102)위에 증착되고, 선택적으로 포토리소그래픽 시스템 및 제 2 레티클을 이용하여 제 2 이미지 패턴을 성취하도록 조사되며, 조사부는 포토레지스트(138)내에 개구를 제공하도록 제거된다. 이런 개구는 경 도핑 소스 영역(120), 질화물 스페이서(134), 측벽 산화물(130) 및 측벽(114)에 인접한 제 1 부의 폴리실리콘 게이트(1l2)위에 있는 반면에, 포토레지스트(138)는 경도핑 드레인 영역(122), 질화물 스페이서(136), 측벽 산화물(132) 및, 제 2 측벽(116)에 인접한 제 2 부의 폴리실리콘 게이트(112)를 커버한다.
도 1h에서, 질화물 스페이서(134)는 실리콘 이산화물에 대해 실리콘 질화물을 선택하는 건식 에칭을 적용함으로써 제거된다. 따라서, 포토레지스트(138) 외부의 산화물층(126)은 실질적으로 에칭에 의해 영향을 받지 않는다. 포토레지스트(138)는 질화물 스페이서(136)에 에칭 마스크를 제공하고, 산화물층(126) 및 포토레지스트(138)의 조합부는 폴리실리콘 게이트(112) 및 기판(102)에 에칭 마스크를 제공한다.
도 1i에서, 거의 모든 경 도핑 소스 영역(120)은 4.5 x 1015원자/㎠ 의 선량 및, 10 내지 80 킬로 전자 볼트의 에너지로 화살표(142)로 표시된 붕소 디플루오르화물의 이온 주입에 대한 구조로 됨으로써 중 도핑 소스 영역(140)으로 변경한다. 포토레지스트(138), (포토레지스트(138) 외부의)제 1 부의 폴리실리콘 게이트(112) 및 측벽 산화물(130)은 하위부의 기판(102)에 주입 마스크를 제공한다. 따라서, 중 도핑 소스 영역(140)은 실질적으로 대향측 측벽(114)상에서 측벽 산화물(130)과 정렬되고, 경 도핑 드레인 영역(122)은 본질적으로 영향을 받지 않는다. 중 도핑 소스 영역(140)은 약 1 x 1019내지 1 x 2020원자/㎤ 의 범위내의 붕소 농도로 P + 도핑된다. 양호하게도, 중 도핑 소스 영역(140)의 도펀트 농도는 경 도핑 드레인 영역(122)의 도펀트 농도의 적어도 10배이다. 최종으로 기술된 바와 같이, 매우 작은 부분의 경 도핑 소스 영역(120)은 측벽 산화물(130) 아래에 남아 있다.
도 1j에서, 포토레지스트(138)는 스트립되고, 중 도핑 소스 영역(140)은 초 중 도핑 소스 영역(142)으로 변경되고, 측벽 산화물(132) 및 질화물 스페이서(136) 외부의 경 도핑 드레인 영역(122)의 일부는 2 x 1015내지 3 x 1015원자/㎠ 의 범위내의 선량 및, 20 내지 80 킬로 전자 볼트의 범위내의 에너지로 화살표(146)로 표시된 붕소 디플루오르화물의 이온주입에 대한 구조로 중 도핑 드레인 영역(144)으로 변경된다. 폴리실리콘 게이트(112), 측벽 산화물(130 및 132)과 질화물 스페이서(136)는 기판(102)의 하위부에 주입물 마스크를 제공한다. 따라서, 초 중 도핑 소스 영역(142)은 실질적으로 대향측 측벽(114)상에서 측벽 산화물(130)과 정렬되고, 중 도핑 드레인 영역(144)은 대향측 측벽 산화물(132)상에서 질화물 스페이서(136)와 정렬된다. 더욱이, 측벽 산화물(130)밑의 경 도핑 소스 영역(120)의 일부 및, 측벽 산화물(132) 및 질화물 스페이서(136) 밑의 경 도핑 드레인 영역(122)의 일부는 본질상 영향을 받지 않는다. 초 중 도핑 소스 영역(142)은 약 1.5 x 1019내지 1 x 1021원자/㎤ 의 범위내의 붕소 농도로 P++ 도핑되고, 중 도핑 드레인 영역(144)은 약 1 x 1019내지 1 x 1010원자/㎤ 의 범위내의 붕소 농도로 P+ 도핑된다. 양호하게도, 초 중 도핑 소스 영역(142)의 도펀트 농도는 중 도핑 드레인 영역(144)의 도펀트농도의 적어도 1.5 배이다.
도 1k에서 10 내지 30 초 동안 900 내지 1050℃ 정도에서의 급속한 열 어닐을 사용하여, 결정 손상부를 제거하고, 주입 도펀트를 드라이브 인하여 활성화시킨다. 붕소는 어닐 동안 수직 및 횡으로 급속히 확산한다. 따라서, 초 중 도핑 소스영역(142)은 경 도핑 소스 영역(120) 내로 확산하여, 본질상 소스를 형성하도록 상기 영역(120)을 제거하며, 경 도핑 드레인 영역(122) 및 중 도핑 드레인 영역(144)은 폴리실리콘 게이트(112)에 의해 제어되는 PMOS 소자에 대한 드레인을 형성하도록 병합한다. 초 중 도핑 소스 영역(142) 및 경 도핑 드레인 영역(122)은 제각기 측벽(114 및 116) 약간 아래로 연장하고, 중 도핑 드레인 영역(144)은 질화물 스페이서(136) 약간 아래로 연장한다. 기술된 바와 같이, 중 도핑 소스 영역(142)은 실질적으로 측벽(114)과 정렬되는 제 1 채널 접합부(150)를 제공하고, 경 도핑 드레인 영역(122)은 실질적으로 측벽(116)과 정렬되는 제 2 채널 접합부(152)를 제공한다. 게다가, 중 도핑 드레인 영역(144)은 채널 접합부(152)와 일정한 간격을 두고 있다.
IGFET의 제조시의 다른 처리 단계는 통상적으로 게이트, 소스 및 드레인상에 사리사이드(salicide) 접점을 형성하는 단계, 능동 영역위에 두꺼운 산화물층을 형성하는 단계, 사리사이드 접점을 노출시키도록 산화물층내에 접점 원도우를 형성하는 단계, 접점 윈도우내에 상호 접속 금속화부를 형성하는 단게와, 상호 접속 금속화부위에 불활성화층을 형성하는 단계를 포함한다. 게다가, 초기 또는 다음 고온 처리 단계는 바람직한 어닐, 활성화 및 드리이브-인 기능을 보충하거나 교체하는 데에 이용될 수 있다. 이런 처리 단게는 통상적인 것이어서, 여기서 기술할 필요가없다. 또한, 여기에 기술된 주 처리 단계는 본 기술분야의 숙련자에게는 명백한 다른 단계와 조합될 수 있다.
본 발명은 전술된 실시예에 대한 많은 변형을 포함한다. 예를 들면, 게이트 절연체는 이온 주입 동안 게이트외부에 남을 수 있다. 게이트를 한정하는 마스킹층은 경도핑 소스 및 드레인 영역이 주입될 시에 적소에 남을 수 있다. 소스는 경 도핑 소스 영역이 경 도핑 드레인 영역보다 더 작은 한 제 1 채널 접합부에 인접한 매우 작은 경 도핑 소스 영역을 포함한다. 선택적으로, 측벽 절연체는 완전한 경 도핑 소스 영역이 중 도핑 소스 영역으로 변경되도록 제 1 이온 주입전에 형성될 수 있다. 질화물 스페이서는 측벽 산화물에 대해 선택적으로 제거 가능한 폴리실리콘과 같은 다른 재질로 대체될 수 있다. 소스측 및 드레인측 스페이서는 순차적 성장 또는 증착 재질의 다수의 층을 포함할 수 있는데, 그중 하나의 층만이 비등방성 에칭 될 필요가 있다. 바람직하다면, 소스측 및 드레인측 스페이서는 산화물 스페이서로 구성될 수 있다. 게이트는 다수의 도체이고, 게이트 절연체는 다수의 유전체일 수 있다. 적당한 P 형 도펀트는 붕소, (붕소 디플루오르와 같은)붕소 종류 및 그의 조합물을 포함한다. 선택적으로, N 채널 소자가 바람직한 경우, 적당한 N 형 도펀트는 비소, 인 및 그의 조합물을 포함한다.
비대칭 IGFET 에 관한 상세 사항은 가드너등에 의해 명칭이 "경 도핑 드레인 영역, 중 도핑 소스 및 드레인 영역과 초 중 도핑 소스 영역을 가진 비대칭 트랜지스터"이고, 동시에 출원된 미국출원 (양도되지 않은 변리사번호 M-4289), 카도시등에 의해 명칭이 "비대칭 N-채널 및 P-채널 소자"이고, 동시에 출원된 미국출원(양도되지 않은 변리사번호 M-4228)과, 가드너등에 의해 명칭이 "비대칭 N-채널 및 대칭 P-채널 소자"이고, 동시에 출원된 미국출원(양도되지 않은 변리사 번호 M-4356)에 기술되어 있으며, 이는 여기서 참조로 포함된다.
본 발명은 특히 N-채널 MOSFET, P- 채널 MOSFET 및 다른 형의 IGFET를 제조하는 데에 적합하며, 특히 고 회로 밀도가 필수적인 고성능 마이크로프로세서에 적합하다. 단일 소자만이 설명을 위해 기술되었지만, 많은 소자는 본 기술분야에서 광방위하게 실시되는 바와 같이 단일 반도체 웨이퍼상에 제조되는 것으로 이해된다. 따라서, 본 발명은 마이크로프로세서, 메모리 및 시스템 버스를 포함하는 전자 시스템 뿐만 아니라 집적 회로 칩내에 사용하기에 적합하다.
본 기술분야의 숙련자는 여기에 기술된 구조 및 방법을 제공하는 데에 필요한 단계를 쉽게 구현할 수 있고, 프로세스 파라미터, 재질 및 크기가 예로서만 제공되고, 본 발명의 범주내에서 수정 뿐만 아니라 바람직한 구조를 성취하도록 변화될 수 있다. 여기에 기술된 실시예의 각종 수정 및 변형은 다음의 청구범위에서 설명되는 바와 같이 본 발명의 정신 및 범주내에서 여기에서 설명한 기술에 의해 이루어질 수 있다.
Claims (30)
- 반도체 기판상의 게이트 절연체게이트 절연체상의 게이트,제 1 채널 접합부를 형성하는 초중 도핑 소스 영역을 포함하는 소스와,중 도핑 드레인 영역에 인접한 경 도핑 드레인 영역을 포함하는 드레인을 구비하는데, 상기 경 도핑 드레인 영역은 제 2 채널 접합부를 형성하고, 중 도핑 드래인 영역은 제 2 채널 접합부에서 일정한 간격을 두는 것을 특징으로 하는 비대칭 IGFET.
- 제 1 항에 있어서,상기 소스는 초중 도핑 소스 영역으로 구성되고, 상기 드레인은 경 도핑 및 중 도핑 드레인 영역으로 구성되는 것을 특징으로 하는 비대칭 IGFET.
- 제1 항에 있어서,상기 게이트 절연체는 상기 기판의 상부 표면상에 있고, 상기 초중 도핑 소스 영역은 상부 표면으로 연장하며, 상기 경 도핑 및 중 도핑 드레인 영역은 상부표면으로 연장하는 것을 특징으로 하는 비대칭 IGFET.
- 제 1 항에 있어서,상기 중 도핑 드레인 영역의 도펀트 농도는 상기 경 도핑 드레인 영역의 도펀트 농도의 10 내지 100배의 범위내에 있고, 초중 도핑 소스 영역의 도펀트 농도는 중 도핑 드레인 영역의 도펀트 농도의 1.5 내지 10 배의 범위내에 있는 것을 특징으로 하는 비대칭 IGFET.
- 제 4 항에 있어서,상기 경 도핑 드레인 영역의 도펀트 농도는 약 1 x 1O17내지 5 x 1O18원자/㎤ 범위내에 있고, 중 도핑 드레인 영역의 도펀트 농도는 약 1 x 1019내지 1 x 1020원자/㎤의 범위내에 있으며, 그리고 초중 도핑 소스 영역의 도펀트 농도는 약 1.5 x 1Ol9내지 1 x 1O21원자/㎤ 의 범위내에 있는 것을 특징으로 하는 비대칭 IGFET.
- 제 1 항에 있어서,상기 IGFET는 N-채널 소자이고, 상기 소스 및 드레인은 비소, 인 및 그의 조합물로 구성된 군에서 선택된.도펀트로 도핑되는 것을 특징으로 하는 비대칭 IGFET.
- 제 1 항에 있어서,IGFET는 P-채널 소자이고, 상기 소스 및 드레인은 붕소, 붕소종류 및 그의 조합물로 구성된 군에서 선택된 도펀트로 도핑되는 것을 특징으로 하는 비대칭 IGFET.
- 제 1 항의 IGFET를 포함하는 것을 특징으로 하는 집적 회로 칩.
- 마이크로프로세서, 메모리 및 시스템을 포함하고, 제 1 항의 IGFET를 더 포함하는 것을 특징으로 하는 전자 시스템.
- 반도체 기판의 상부 표면상의 게이트 절연체,게이트 절연체상의 게이트,상부 표면으로 연장하고, 제 1 채널 접합부를 형성하는 초중 도핑 소스 영역으로 구성된 소스와,상기 표면으로 연장한 경 도핑 및 중 도핑 드레인 영역을 포함하는 드레인을 구비하는 데, 상기 경 도핑 드레인 영역은 제 2 채널 접합부를 형성하고, 중 도핑 드레인 영역은 제 2 채널 접합부를 형성하고, 중 도핑 드레인 영역은 제 2 채널 접합부에서 일정한 간격을 두며,상기 중 도핑 드레인 영역의 도펀트 농도는 상기 경 도핑 드레인 영역의 도펀트 농도의 적어도 10배이고, 상기 초중 도핑 소스 영역의 도펀트 농도는 상기 중 도핑 드레인 영역의 도펀트 농도의 적어도 1.5 배인 것을 특징으로 하는 비대칭 IGFET.
- 반도체 기판을 제공하는 단계,제 1 및 2 대향 측벽을 가진 게이트를 기판위에 형성하는 단계,경 도핑 소스 및 드레인 영역을 주입하는 제 1 이온 주입물을 기판내에 인가하는 단계,경 도핑 드레인 영역을 도핑하지 않고 모든 경 도핑 소스 영역을 중 도핑 소스 영역으로 변경시키도록 제 2 이온 주입물을 인가하는 단계, 제 2 측벽에 인접한 드레인측 스페이서를 형성하는 단계,모든 중 도핑 소스 영역을 초중 도핑 소스 영역으로 변경하고, 드레인측 스페이서 밑의 경 도핑 드레인 영역의 일부를 도핑하지 않고 드레인측 스페이서 외부의 경도핑 드레인 영역의 일부를 중 도핑 드레인 영역으로 변경하는 제 3 이온 주입물을 인가하는 단계와,소스 및 드레인을 형성하는 단계를 포함하는 데, 상기 소스는 초 중 도핑 소스 영역을 포함하고, 상기 드레인은 경 도핑 및 중 도핑 드레인 영역을 포함하는 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 1 항에 있어서,상기 소스는 초 중 도핑 소스 영역으로 구성되고, 상기 드레인은 경 도핑 및 중 도핑 드레인 영역으로 구성되는 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 12 항에 있어서,상기 초중 도핑 소스 영역과, 상기 경 도핑 및 중 도핑 드레인 영역은 상기 기판의 상부 표면으로 연장하는 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 11 항에 있어서,상기 중 도핑 드레인 영역의 도펀트 농도는 상기 경 도핑 드레인 영역의 도펀트 농도의 적어도 10배이고, 초충 도핑 소스 영역의 도펀트 농도는 중 도핑 드레인 영역의 도펀트 농도의 적어도 1.5배인 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 14 항에 있어서,상기 경 도핑 드레인 영역의 도펀트 농도는 약 1 x 1017내지 5 x 1018원자/㎤의 범위내에 있고, 중 도핑 드레인 영역의 도펀트 농도는 약 1 x 1O19내지 1 x 1020원자/㎤의 범위내에 있으며, 그리고 초중 도핑 소스 영역의 도펀트 농도는 약 1.5 x 1O19내지 1 x 1O21원자/㎤의 범위내에 있는 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 11 항에 있어서,주입 마스크로서 게이트를 이용하여 제 1 이온 주입물을 인가하는 단게를 포함하는 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 11 항에 있어서,상기 기판위에 절연층을 형성하는 단계로서, 상기 절연층이 제각기 제 1 및 2 측벽 위에 인접한 제 1 및 2 측벽 절연체를 포함하는 단계,제각기 제 1 및 2 측벽 절연체에 인접한 제 1 및 2 스페이서를 형성하는 단계로서, 드렝니측 스페이서가 제 2 스페이서 및 제 2 측벽 절연체를 포함하는 단계,기판위에 마스킹층을 형성하는 단계로서, 마스킹층이 경 도핑 소스 영역, 소스측 스페이서) 및 제 1 부의 게이트위의 개구를 포함하고, 마스킹층이 경 도핑 드레인 영역, 드레인측 스페이서) 및제 2 부의 게이트를 커버하는 단계,제 1 스페이서를 제거하는 단계,마스킹층, 제 1 부의 게이트 및 제 1 측벽 절연체를 주입 마스크로서 이용하여 제 2 이온 주입물을 인가하는 단계,마스킹층을 스트립하는 단계와, 게이트, 제 2 측벽 절연체 및 제 2 스페이서를 주입 마스크로서 이용하여 제 3 이온 주입물을 인가하는 단계를 포함하는 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 17 항에 있어서,상기 마스킹층은 포토레지스트인 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 11 항의 방법에 따라 제조된 IGFET를 포함하는 것을 특징으로 하는 집적 회로 칩.
- 마이크로프로세서, 메모리 및 시스템 버스를 포함하고, 제 11 항의 방법에 따라 제조된 IGFET 를 더 포함하는 것을 특징으로 하는 집적 회로 칩.
- 반도체 기판을 제공하는 단계,기판상에 게이트 절연체를 형성하는 단계,제 1 및 2 대향 측벽을 가진 게이트를 게이트 절연체상에 형성하는 단계,제각기 제 1 및 2 측벽과 실질적으로 정렬된 경 도핑 소스 및 드레인 영역을 상기 기판내에 주입할 제 1 이온 주입물을 인가하는 단계,상기 기판위에 절연층을 형성하는 단계로서, 상기 절연층이 제각기 제 1 및 2 측벽 위에 인접한 제 1 및 2 측벽 절연체를 포함하는 단계,제각기 제 1 및 2 측벽 절연체에 인접한 제 1 및 2 스페이서를 형성하는 단계,기판위에 마스킹층을 형성하는 단계로서, 마스킹층이 경 도핑 소스 영역, 제 1 스페이서, 제 1 측벽 절연체 및 제 1 부의 게이트 위의 개구를 포함하고, 마스킹층이 경 도핑 드레인 영역, 제 2 스페이서, 제 2 측벽 절연체 및 제 2 부의 게이트를 커버하는 단계,제 2 스페이서를 제거하지 않고 제 1 스페이서를 제거하는 단계,경 도핑 드레인 영역을 도핑하지 않고 모든 경 도핑 소스 영역을 중 도핑 소스 영역으로 변경시키도록 개구를 통해 제 2 이온 주입물을 인가하는 단계로서, 중 도핑 소스 영역의 도펀트 농도는 경 도핑 드레인 영역의 도펀트 농도를 초과하는 단계,마스킹 층을 스트립하는 단계,모든 중 도핑 소스 영역을 초중 도핑 소스 영역으로 변경하고, 제 2 스페이서 밑의 경 도핑 드레인 영역의 일부를 도핑하지 않고 제 2 스페이서 외부의 경 도핑 드레인 영역의 일부를 중 도핑 드레인 영역으로 변경하는 제 3 이온 주입물을 인가하는 단계로서, 초중 도핑 소스 영역의 도펀트 농도는 중 도핑 드레인 영역의 도펀트 농도를 초과하고, 중 도핑 드레인 영역의 도펀트 농도는 경 도핑 드레인 영역의 도펀트 농도를 초과하는 단계와,소스 및 드레인을 형성하는 단계로서, 소스는 초중 도핑 소스 영역을 포함하고, 드레인은 경 도핑 및 중 도핑 드레인 영역을 포함하는 단계로 이루어지는 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 21 항에 있어서,주입 마스크로서 게이트를 이용하여 제 1 이온 주입물을 인가하는 단계,마스킹층, 제 1 부의 게이트 및 제 1 측벽 절연체를 주입 마스크로서 이용하여 제 2 이온 주입물을 인가하는 단계와,게이트, 제 2 측벽 절연체 및 제 2 스페이서를 주입 마스크로서 이용하여 제 3 이온 주입물을 인가하는 단계를 포함하는 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 21 항에 있어서,상기 경 도핑 드레인 영역의 도펀트 농도는 약 1 x 1O17내지 5 x 1O18원자/㎤의 범위내에 있고, 중 도핑 드레인 영역의 도펀트 농도는 약 1 x 1O19내지 1 x 1O20원자/㎤의 범위내에 있으며, 그리고 초중 도핑 소스 영역의 도펀트 농도는 약 1.5 x 1O19내지 1 x 1O2l원자/㎤ 의 범위내에 있는 것을 특징으로 하는 비대칭 IGFET.
- 제 21 항에 있어서,상기 게이트는 폴리실리콘이고, 상기 게이트 절연체는 실리콘 이산화물이며, 상기 절연층은 실리콘 이산화물인 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 21 항에 있어서,상기 마스킹층은 포토레지트인 것을 특징으로 하는 비대칭 IGFET 제조 방범.
- 제 21 항에 있어서,상기 스페이서를 형성하는 단계는 실리콘 질화물의 블랭킷층을 절연층상에 증착하여, 반응 이온 에칭을 인가하는 단계를 포함하는 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 21 항에 있어서,상기 초중 도핑 소스 영역은 제 1 측벽과 실질적으로 정렬된 제 1 채널 접합부를 제공하고, 상기 경 도핑 드레인 영역은 제 2 측벽과 실질적으로 정렬된 제 2 채널 접합부를 제공하는 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 21 항에 있어서,상기 기판은 P 형이고, 상기 이온 주입물은 N 형 도펀트를 주입하며, 상기 IGFET는 N 채널 소자인 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 21 항에 있어서,상기 기판은 N형이고, 상기 이온 주입물은 P형 도펀트이며, 상기 IGFET는 P 채널 소자인 것을 특징으로 하는 비대칭 IGFET 제조 방법.
- 제 1 도전형의 반도체 기판을 제공하는 단계,상기 기판상에 게이트 산화물을 형성하는 단계,제 1 및 2 대향측벽을 가진 폴리실리콘 게이트를 게이트 산화물상에 형성하는 단계,제각기 제 1 및 2 측벽과 실질적으로 정렬된 제 2 도전형의 경 도핑 소스 및 드레인 영역을 상기 기판내에 주입하도록 주입 마스크로서 폴리실리콘 게이트를 이용하여 제 1 이온 주입물을 인가하는 단계,상기 기판위에 산화물층을 형성하는 단계로서, 상기 산화물층은 제각기 제 1 및 2 측벽에 인접한 제 1 및 2 측벽 산화물을 포함하는 단계,상기 산화물층상에 스페이서 물질의 블랭킷층을 증착한 후에, 제각기 제 1 및 2 측벽 산화물에 인접한 제 1 및 2 스페이서를 형성하도록 비등방성 에칭을 인가하는 단계,상기 기판위에 포토레지스트층을 형성하는 단계로서, 상기 포토레지스트층은 경 도핑 소스 영역위의 개구, 제 1 스페이서, 제 1 측벽 산화물 및, 상기 제 1 측벽에 인접한 폴리실리콘 게이트의 제 1 부를 포함하고, 포토레지스트층은 경 도핑 드레인 영역, 제 2 스페이서, 제 2 측벽 산화물 및, 제 2 측벽에 인접한 폴리실리콘 게이트의 제 2 부를 커버하는 단계,제 1 스페이서를 제거하는 단계,경 도핑 드레인 영역을 도핑하지 않고 제 2 도전형의 중 도핑 소스 영역으로 거의 모든 경 도핑 소스 영역을 변경시키도록 주입 마스크로서 포토레지스트층, 제 1 측벽 산화물 및 폴리실리콘 게이트의 제 1 부를 이용하여 제 2 이온 주입물을 인가하는 단계,포토레지스트층을 스트립하는 단계와,제 2 스페이서 및 제 2 측벽 산화물밑의 경 도핑 드레인 영역의 일부를 도핑하지 않고 중 도핑 소스 영역을 제 2 도전형의 초중 도핑 소스 영역으로 변경하며, 제 2 스페이서 및 제 2 측벽 산화물 외부의 경 도핑 드레인 영역의 일부를 제 2 도전형의 중 도핑 드레인 영역으로 변경하도록 주입 마스크로서 폴리실리콘 게이트 제 2 측벽 산화물 및 제 2 스페이서를 이용하여 제 3 이온 주입물을 인가하는 단계로 이루어지는 데,소스는 초중 도핑 소스 영역을 포함하고, 드레인은 경 도핑 및 중 도핑 드레인 영역을 포함하고, 소스는 제 1 채널 접합부를 제공하며, 경 도핑 드레인 영역은 제 2 채널 접합부를 제공하고, 중 도핑 드레인 영역은 제 2 채널 접합부와 일정한 간격을 두는 것을 특징으로 하는 비대칭 IGFET 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/711,382 US5759897A (en) | 1996-09-03 | 1996-09-03 | Method of making an asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region |
| US8/711,382 | 1996-09-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000068441A true KR20000068441A (ko) | 2000-11-25 |
Family
ID=24857865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019997001809A KR20000068441A (ko) | 1996-09-03 | 1997-09-03 | 경도핑 및 중도핑 드레인 영역과 초중 도핑 소스 영역을 가진 비대칭 트랜지스터 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5759897A (ko) |
| EP (1) | EP0938752A1 (ko) |
| JP (1) | JP2000517483A (ko) |
| KR (1) | KR20000068441A (ko) |
| WO (1) | WO1998010470A1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464414B1 (ko) * | 2002-05-02 | 2005-01-03 | 삼성전자주식회사 | Ｄｃ 노드와 ｂｃ 노드에 연결된 소오스/드레인 접합영역의 접합 프로파일이 서로 다른 디램 소자의 메모리 셀트랜지스터 및 그 제조방법 |
| KR20150125747A (ko) * | 2014-04-30 | 2015-11-10 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5759897A (en) * | 1996-09-03 | 1998-06-02 | Advanced Micro Devices, Inc. | Method of making an asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region |
| US6051471A (en) * | 1996-09-03 | 2000-04-18 | Advanced Micro Devices, Inc. | Method for making asymmetrical N-channel and symmetrical P-channel devices |
| US5926714A (en) * | 1996-12-03 | 1999-07-20 | Advanced Micro Devices, Inc. | Detached drain MOSFET |
| US5795807A (en) * | 1996-12-20 | 1998-08-18 | Advanced Micro Devices | Semiconductor device having a group of high performance transistors and method of manufacture thereof |
| US5923983A (en) * | 1996-12-23 | 1999-07-13 | Advanced Micro Devices, Inc. | Integrated circuit gate conductor having a gate dielectric which is substantially resistant to hot carrier effects |
| US5904528A (en) * | 1997-01-17 | 1999-05-18 | Advanced Micro Devices, Inc. | Method of forming asymmetrically doped source/drain regions |
| US5952696A (en) * | 1997-01-30 | 1999-09-14 | Advanced Micro Devices | Complementary metal oxide semiconductor device with selective doping |
| US5923982A (en) * | 1997-04-21 | 1999-07-13 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps |
| DE69841732D1 (de) * | 1997-05-13 | 2010-08-05 | St Microelectronics Srl | Verfahren zur selektiven Herstellung von Salizid über aktiven Oberflächen von MOS-Vorrichtungen |
| US5920103A (en) * | 1997-06-20 | 1999-07-06 | Advanced Micro Devices, Inc. | Asymmetrical transistor having a gate dielectric which is substantially resistant to hot carrier injection |
| US6004849A (en) * | 1997-08-15 | 1999-12-21 | Advanced Micro Devices, Inc. | Method of making an asymmetrical IGFET with a silicide contact on the drain without a silicide contact on the source |
| US5882974A (en) * | 1998-04-08 | 1999-03-16 | Advanced Micro Devices, Inc. | High-performance PMOS transistor using a barrier implant in the source-side of the transistor channel |
| US6096615A (en) * | 1998-04-29 | 2000-08-01 | Advanced Micro Devices, Inc. | Method of forming a semiconductor device having narrow gate electrode |
| US5972751A (en) | 1998-08-28 | 1999-10-26 | Advanced Micro Devices, Inc. | Methods and arrangements for introducing nitrogen into a tunnel oxide in a non-volatile semiconductor memory device |
| JP2000091574A (ja) * | 1998-09-07 | 2000-03-31 | Denso Corp | 半導体装置および半導体装置の製造方法 |
| US6218251B1 (en) * | 1998-11-06 | 2001-04-17 | Advanced Micro Devices, Inc. | Asymmetrical IGFET devices with spacers formed by HDP techniques |
| US6200862B1 (en) | 1998-11-06 | 2001-03-13 | Advanced Micro Devices, Inc. | Mask for asymmetrical transistor formation with paired transistors |
| FR2787922B1 (fr) * | 1998-12-23 | 2002-06-28 | St Microelectronics Sa | Cellule memoire a programmation unique en technologie cmos |
| US6309937B1 (en) | 1999-05-03 | 2001-10-30 | Vlsi Technology, Inc. | Method of making shallow junction semiconductor devices |
| US6429062B1 (en) * | 1999-09-20 | 2002-08-06 | Koninklike Philips Electronics N.V. | Integrated-circuit manufacturing using high interstitial-recombination-rate blocking layer for source/drain extension implant |
| FR2801421B1 (fr) * | 1999-11-18 | 2003-10-24 | St Microelectronics Sa | Transistor mos a drain etendu |
| US7145121B1 (en) | 2000-08-11 | 2006-12-05 | Cook Jr Koy B | Monolithic silicon integrated circuit for detecting azimuth and elevation of incident radiation and method for using same |
| US7217977B2 (en) * | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
| FR2826777B1 (fr) * | 2001-06-29 | 2003-12-12 | St Microelectronics Sa | Procede de fabrication d'un transistor mos a extension de drain et transistor correspondant |
| US6710424B2 (en) | 2001-09-21 | 2004-03-23 | Airip | RF chipset architecture |
| US6621146B1 (en) | 2001-09-26 | 2003-09-16 | Lsi Logic Corporation | Method and apparatus for the use of embedded resistance to linearize and improve the matching properties of transistors |
| US6797593B2 (en) | 2002-09-13 | 2004-09-28 | Texas Instruments Incorporated | Methods and apparatus for improved mosfet drain extension activation |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6828202B1 (en) | 2002-10-01 | 2004-12-07 | T-Ram, Inc. | Semiconductor region self-aligned with ion implant shadowing |
| US7125753B1 (en) | 2002-10-01 | 2006-10-24 | T-Ram Semiconductor, Inc. | Self-aligned thin capacitively-coupled thyristor structure |
| US6767770B1 (en) | 2002-10-01 | 2004-07-27 | T-Ram, Inc. | Method of forming self-aligned thin capacitively-coupled thyristor structure |
| AU2003293540A1 (en) * | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
| JP4489367B2 (ja) * | 2003-03-20 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体装置の製造方法および半導体装置 |
| US6794256B1 (en) * | 2003-08-04 | 2004-09-21 | Advanced Micro Devices Inc. | Method for asymmetric spacer formation |
| KR100599513B1 (ko) * | 2003-12-30 | 2006-07-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 논샐리사이드 제조방법 |
| JP4237660B2 (ja) * | 2004-03-19 | 2009-03-11 | 株式会社東芝 | 半導体装置の製造方法 |
| US7268993B2 (en) * | 2004-05-25 | 2007-09-11 | Sbc Knowledge Ventures, L.P. | Integrated protector and splitter |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| KR100720474B1 (ko) * | 2005-06-17 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
| JP2008153567A (ja) * | 2006-12-20 | 2008-07-03 | Elpida Memory Inc | 半導体メモリ及びその製造方法 |
| US20080191276A1 (en) * | 2007-02-08 | 2008-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices and fabrication methods thereof |
| EP2162903A1 (en) * | 2007-06-27 | 2010-03-17 | Nxp B.V. | An extended drain transistor and a method of manufacturing the same |
| US7573098B2 (en) * | 2007-08-02 | 2009-08-11 | Micrel, Inc. | Transistors fabricated using a reduced cost CMOS process |
| US8114750B2 (en) | 2008-04-17 | 2012-02-14 | International Business Machines Corporation | Lateral diffusion field effect transistor with drain region self-aligned to gate electrode |
| JP2010118500A (ja) * | 2008-11-13 | 2010-05-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| DE102009014371A1 (de) | 2009-03-21 | 2010-09-30 | Emico Gmbh | Beheizbarer Vorfilter für Abgasreinigungsanlagen bei Dieselmotoren |
| US20200220013A1 (en) * | 2018-12-19 | 2020-07-09 | Xia Tai Xin Semiconductor (Qing Dao) Ltd. | Semiconductor structure and method of forming thereof |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52156576A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Production of mis semiconductor device |
| JPS5368581A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Semiconductor device |
| US4225875A (en) * | 1978-04-19 | 1980-09-30 | Rca Corporation | Short channel MOS devices and the method of manufacturing same |
| US4232327A (en) * | 1978-11-13 | 1980-11-04 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
| JPS59126674A (ja) * | 1983-01-10 | 1984-07-21 | Toshiba Corp | 情報記憶用半導体装置 |
| EP0160255B1 (en) * | 1984-04-30 | 1990-06-13 | General Electric Company | Field effect transistor device and method of making same |
| EP0186058B1 (de) * | 1984-12-21 | 1989-06-28 | Siemens Aktiengesellschaft | Feldeffekttransistor mit hoher Spannungsfestigkeit |
| JPS61194777A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| US4927777A (en) * | 1989-01-24 | 1990-05-22 | Harris Corporation | Method of making a MOS transistor |
| JPH0316123A (ja) * | 1989-03-29 | 1991-01-24 | Mitsubishi Electric Corp | イオン注入方法およびそれにより製造される半導体装置 |
| US5132753A (en) * | 1990-03-23 | 1992-07-21 | Siliconix Incorporated | Optimization of BV and RDS-on by graded doping in LDD and other high voltage ICs |
| KR950000141B1 (ko) * | 1990-04-03 | 1995-01-10 | 미쓰비시 뎅끼 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
| JPH0418762A (ja) * | 1990-05-14 | 1992-01-22 | Hitachi Ltd | 絶縁ゲート形電界効果トランジスタ |
| JP2835216B2 (ja) * | 1991-09-12 | 1998-12-14 | 株式会社東芝 | 半導体装置の製造方法 |
| KR960012587B1 (ko) * | 1991-10-01 | 1996-09-23 | 니뽄 덴끼 가부시끼가이샤 | 비대칭적으로 얇게 도핑된 드레인-금속 산화물 반도체 전계효과 트랜지스터(ldd-mosfet) 제조 방법 |
| JP3036565B2 (ja) * | 1992-08-28 | 2000-04-24 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US5349225A (en) * | 1993-04-12 | 1994-09-20 | Texas Instruments Incorporated | Field effect transistor with a lightly doped drain |
| JP3221766B2 (ja) * | 1993-04-23 | 2001-10-22 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| KR960014718B1 (en) * | 1993-05-14 | 1996-10-19 | Lg Semicon Co Ltd | Method of manufacturing transistor |
| US5397715A (en) * | 1993-10-21 | 1995-03-14 | Micrel, Incorporated | MOS transistor having increased gate-drain capacitance |
| JP2689888B2 (ja) * | 1993-12-30 | 1997-12-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5585293A (en) * | 1994-06-03 | 1996-12-17 | Motorola Inc. | Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation |
| JP2707977B2 (ja) * | 1994-09-01 | 1998-02-04 | 日本電気株式会社 | Ｍｏｓ型半導体装置およびその製造方法 |
| US5510279A (en) * | 1995-01-06 | 1996-04-23 | United Microelectronics Corp. | Method of fabricating an asymmetric lightly doped drain transistor device |
| US5874340A (en) * | 1996-07-17 | 1999-02-23 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor with sequentially formed gate electrode sidewalls |
| US5672531A (en) * | 1996-07-17 | 1997-09-30 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US5677224A (en) * | 1996-09-03 | 1997-10-14 | Advanced Micro Devices, Inc. | Method of making asymmetrical N-channel and P-channel devices |
| US5759897A (en) * | 1996-09-03 | 1998-06-02 | Advanced Micro Devices, Inc. | Method of making an asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region |
| US5648286A (en) * | 1996-09-03 | 1997-07-15 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region |
-
1996
- 1996-09-03 US US08/711,382 patent/US5759897A/en not_active Expired - Lifetime
-
1997
- 1997-09-03 JP JP10512857A patent/JP2000517483A/ja active Pending
- 1997-09-03 WO PCT/US1997/015505 patent/WO1998010470A1/en active IP Right Grant
- 1997-09-03 EP EP97939764A patent/EP0938752A1/en not_active Ceased
- 1997-09-03 KR KR1019997001809A patent/KR20000068441A/ko active IP Right Grant
-
1998
- 1998-05-20 US US09/081,847 patent/US6078080A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464414B1 (ko) * | 2002-05-02 | 2005-01-03 | 삼성전자주식회사 | Ｄｃ 노드와 ｂｃ 노드에 연결된 소오스/드레인 접합영역의 접합 프로파일이 서로 다른 디램 소자의 메모리 셀트랜지스터 및 그 제조방법 |
| KR20150125747A (ko) * | 2014-04-30 | 2015-11-10 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6078080A (en) | 2000-06-20 |
| JP2000517483A (ja) | 2000-12-26 |
| EP0938752A1 (en) | 1999-09-01 |
| US5759897A (en) | 1998-06-02 |
| WO1998010470A1 (en) | 1998-03-12 |
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