KR20150125747A - 비휘발성 메모리 장치 - Google Patents

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KR20150125747A
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Abstract

본 발명의 실시예에 따른 비휘발성 메모리 장치는, 복수의 메모리 셀들 및 상기 복수의 메모리 셀들과 연결되는 워드 라인 및 비트 라인을 포함하는 셀 어레이 영역; 상기 복수의 메모리 셀에 입출력되는 데이터를 임시로 저장하는 페이지 버퍼 회로 및 입력 받은 어드레스에 대응하는 상기 워드 라인을 선택하는 로우 디코더 회로를 포함하는 코어 회로 영역; 및 상기 페이지 버퍼 회로에 데이터를 전달하거나 상기 페이지 버퍼 회로로부터 데이터를 전달받는 데이터 입출력 버퍼 회로를 포함하는 입출력 회로 영역을 포함하고, 상기 입출력 회로 영역에는, 기판 상의 게이트 구조물 및 상기 게이트 구조물을 기준으로 상기 기판 내에 서로 비대칭적으로 배열된 소스 및 드레인 영역을 포함하는 적어도 하나의 비대칭 트랜지스터가 배치되는 것을 특징으로 한다.

Description

비휘발성 메모리 장치 {NON-VOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것이다.
산업이 발달하고 멀티 미디어가 발달함에 따라서, 컴퓨터나 모바일 기기와 같은 전자 장치에 사용되는 반도체 메모리 장치는 고집적 및 고성능화되고 있다. 반도체 메모리 장치의 집적도가 증가함에 따라 구성 요소들에 대한 디자인 룰 (design rule)이 감소되고 있다. 이에 따라 반도체 메모리 장치 내의 메모리 셀의 크기뿐만 아니라 메모리 셀을 제어하기 위한 주변 회로를 구성하는 트랜지스터의 크기도 감소하게 되었다. 트랜지스터의 크기가 감소하면서 트랜지스터의 채널 길이가 짧아지게 된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 복수의 메모리 셀들 및 상기 복수의 메모리 셀들과 연결되는 워드 라인 및 비트 라인을 포함하는 셀 어레이 영역; 상기 복수의 메모리 셀에 입출력되는 데이터를 임시로 저장하는 페이지 버퍼 회로 및 입력 받은 어드레스에 대응하는 상기 워드 라인을 선택하는 로우 디코더 회로를 포함하는 코어 회로 영역; 및 상기 페이지 버퍼 회로에 데이터를 전달하거나 상기 페이지 버퍼 회로로부터 데이터를 전달받는 데이터 입출력 버퍼 회로를 포함하는 입출력 회로 영역을 포함하고, 상기 입출력 회로 영역에는, 기판 상의 게이트 구조물 및 상기 게이트 구조물을 기준으로 상기 기판 내에 서로 비대칭적으로 배열된 소스 및 드레인 영역을 포함하는 적어도 하나의 비대칭 트랜지스터가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 비대칭 트랜지스터의 상기 드레인 영역은 제1 드레인 영역 및 상기 제1 드레인 영역보다 고농도의 불순물로 도핑된 제2 드레인 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구조물의 중심축으로부터 상기 제2 드레인 영역까지 거리는 상기 게이트 구조물의 중심축으로부터 상기 소스 영역까지의 거리보다 멀 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 비대칭 트랜지스터으 상기 소스 영역은 제1 소스 영역 및 상기 제1 소스 영역보다 고농도의 불순물로 도핑된 제2 소스 영역을 포함하고, 상기 게이트 구조물의 중심축으로부터 상기 제2 드레인 영역까지 거리는 상기 게이트 구조물의 중심축으로부터 상기 제2 소스 영역까지의 거리보다 멀 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 소스 영역 및 상기 제1 드레인 영역은 각각 상기 제2 소스 영역 및 상기 제2 드레인 영역보다 더 얕은 접합 깊이를 가지고 상기 게이트 구조물에 인접한 상기 기판 내에 위치하며, 적어도 일부는 상기 게이트 구조물의 하부로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 비대칭 트랜지스터는, 상기 게이트 구조물의 일 측면에 배치되는 제1 스페이서 및 상기 게이트 구조물의 다른 측면에 배치되는 제2 스페이서를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 스페이서 및 제2 스페이서는 상기 게이트 구조물을 기준으로 대칭적으로 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 스페이서는 제1 스페이서 절연막 및 제2 스페이서 절연막을 포함하고, 상기 제1 스페이서 절연막은 단면의 모양이 'L'자 형이며, 상기 제1 스페이서는 상기 게이트 구조물의 일 측면으로부터의 두께가 상기 제2 스페이서보다 두꺼울 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 스페이서 절연막은 상기 게이트 구조물의 일 측면으로부터의 두께가 상기 제1 스페이서 절연막보다 두꺼울 수 있다.
본 발명의 일 실시예에 있어서, 상기 드레인 영역은 제1 드레인 영역 및 상기 제1 드레인 영역보다 고농도의 불순물로 도핑된 제2 드레인 영역을 포함하고,
상기 제2 드레인 영역의 적어도 일부가 상기 제1 스페이서의 하부로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 비대칭 트랜지스터는 상기 입출력 회로 영역에 복수 개가 배치되며, 상기 복수의 비대칭 트랜지스터 중 일부는 상기 제1 및 제2 스페이서를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구조물과 상기 제1 및 제2 스페이서 사이에 버퍼 절연막을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 셀 어레이 영역은 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널 영역들, 상기 채널 영역의 외측벽을 따라서 서로 이격되어 배치되는 복수의 셀 게이트 전극들, 및 상기 채널 영역들과 상기 셀 게이트 전극들 사이에 배치되는 복수의 게이트 유전층들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 코어 회로 영역에는 상기 기판 상의 게이트 구조물 및 상기 게이트 구조물을 기준으로 상기 기판 내에 서로 대칭적으로 배열된 상기 소스 및 드레인 영역을 포함하는 적어도 하나의 대칭 트랜지스터가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 복수의 메모리 셀을 포함하는 셀 어레이 영역; 및 상기 복수의 메모리 셀의 동작을 제어하는 주변 회로 영역을 포함하고, 상기 주변 회로 영역에는 게이트 구조물 및 상기 게이트 구조물을 기준으로 서로 비대칭적으로 배열된 소스 및 드레인 영역을 포함하는 적어도 하나의 비대칭 트랜지스터가 배치될 수 있다.
메모리 셀을 제어하기 위한 주변 회로 영역에 핫 캐리어 특성이 개선된 비대칭 트랜지스터를 사용함으로써 신뢰성이 향상된 비휘발성 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 배치도이다.
도 3은 본 발명의 일 실시예에 따른 트랜지스터의 단면도들이다.
도 4a 내지 4g는 본 발명의 일 실시예에 따른 트랜지스터를 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 5b는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 설명하기 위한 도면들이다.
도 6은 본 발명이 일 실시예에 따른 트랜지스터의 단면도들이다.
도 7a 내지 7b는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 셀 어레이의 회로도이다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 10는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 셀 어레이의 회로도이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 12 및 13는 도 11의 A영역을 확대하여 나타낸 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 15은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(10)는 셀 어레이(11), 페이지 버퍼 회로(12), 로우 디코더(13), 입출력 회로(14), 제어 회로(15), 어드레스 버퍼(16), 그리고 고전압 발생회로(17)를 포함한다.
셀 어레이(11)은 복수의 셀 블록으로 구성될 수 있고, 각각의 셀 블록은 데이터를 저장하기 위한 복수의 메모리 셀 소자들을 포함할 수 있다. 각각의 메모리 셀 소자는 워드 라인(Word Line)과 비트 라인(Bit Line)에 연결될 수 있다.
페이지 버퍼 회로(12)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있고, 상기 비트 라인을 통해 셀 어레이(11)와 연결된다. 페이지 버퍼 회로(12)는 선택된 메모리 셀에 프로그램될 데이터나 선택된 메모리 셀로부터 읽은 데이타를 임시로 저장할 수 있다. 컬럼 디코더는 셀 어레이(11)의 비트 라인(BL)들을 선택적으로 활성화할 수 있고, 감지 증폭기는 읽기 동작 시에 컬럼 디코더에 의해 선택된 비트 라인의 전압을 감지하여 선택된 메모리 셀의 저장된 데이터를 읽어낼 수 있다.
로우 디코더(13)는 셀 어레이(11)의 워드 라인(WL)을 선택적으로 활성화할 수 있고, 어드레스 신호에 기초하여 워드 라인의 구동 신호들을 발생하고 전달할 수 있다.
입출력 회로(14)는 내부적으로는 페이지 버퍼회로(12)와 연결되고, 외부적으로는 입출력 버스(I/O Bus)를 통해 외부의 메모리 콘트롤러와 연결된다. 입출력 회로(14)는 프로그램 동작 시 상기 메모리 콘트롤러로부터 프로그램될 데이터를 입력 받고, 읽기 동작 시 페이지 버퍼 회로(12)로부터 전달 받은 읽기 데이터를 상기 메모리 콘트롤러에 제공할 수 있다.
제어 회로(15)는 제어 코드를 발생하여 고전압 발생회로(17)에 제공하고, 페이지 버퍼 회로(12) 및 로우 디코터(13)의 동작을 제어할 수 있다.
고전압 발생회로(17)은 제어 회로(15)로부터 제어 코드를 수신하고 이에 응답하여 프로그래밍 전압을 발생할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 배치도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(10A)에서는 로우 디코더(13)을 중심으로 셀 어레이들(11a, 11b)이 양쪽에 배치될 수 있고, 각각의 셀 어레이들(11a, 11b)의 인접한 하부에 페이지 버퍼 회로들(12a, 12b)이 대응하여 배치될 수 있다. 본 명세서에서는 페이지 버퍼 회로(12) 및 로우 디코더(13)를 포함하는 주변 회로 영역을 코어 회로 영역이라 지칭한다. 입출력 회로(14)는 메모리 장치의 하단부에 배치되어 입출력 버스(I/O Bus)를 통해 외부로 연결될 수 있다. 도 1의 제어 회로(15), 어드레스 버퍼(16), 고전압 발생회로(17)를 포함하는 다른 주변 회로들은 기타 주변 회로 영역(20)에 배치될 수 있다. 다만, 이러한 셀 어레이 및 주변 회로의 배치 관계는 예시적인 것이며, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 내부 배치 관계는 이에 한정되지 않는다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(10A)에는 페이지 버퍼 회로(12) 및 로우 디코더(13)을 포함하는 코어 회로 영역에 대칭 트랜지스터가 배치되고, 입출력 버퍼 회로를 포함하는 동작 특성 상 높은 신뢰성이 요구되는 입출력 회로 영역(14)에 비대칭 트랜지스터가 배치될 수 있다. 이에 대해서는 하기에 도 3을 참조하여 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 트랜지스터의 단면도들이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서는 코어 회로 영역(A) 및 입출력 회로 영역(B)를 포함하는 기판(110)의 활성 영역에 각각 대칭 트랜지스터(100a) 및 비대칭 트랜지스터(100b)가 배치될 수 있다. 대칭 트랜지스터(100a) 및 비대칭 트랜지스터(100b)는 각각 게이트 구조물(120), 버퍼 절연막(132), 스페이서들(134a, 134b, 134c, 133d), 소스 영역(116a, 116c) 및 드레인 영역(116c, 113d)을 포함할 수 있다.
기판(110)의 주변 회로 영역에서 트랜지스터들이 배치되는 활성 영역은 소자 분리막(112)에 의해 인접하는 활성 영역과 분리(isolation)될 수 있다. 대칭 트랜지스터(100a) 및 비대칭 트랜지스터(100b)는 금속-산화물-반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET)의 일종일 수 있다. 기판(110)은 P형 불순물이 도핑된 기판이거나 P형 웰(well)을 포함하는 N형 불순물이 도핑된 기판일 수 있다.
대칭 트랜지스터(100a)의 게이트 구조물(120)은 기판(110) 상에 순차적으로 적층된 게이트 절연막(121), 게이트 전극(122), 마스크 절연막(124)을 포함할 수 있다.
게이트 절연막(121)은 열산화 방식으로 성장된 실리콘 산화막일 수 있다. 실시예에 따라, 게이트 절연막(121)은 질소(N2) 또는 아산화질소(NO), 산화질소(NO2) 가스 분위기에서 열처리될 수 있다. 게이트 전극(122)는 불순물이 도핑된 폴리실리콘막과 금속 실리사이드막이 순차적으로 적층되어 이루어질 수 있다.
게이트 구조물(120)과 인접한 기판(110)에는 동일한 농도의 불순물로 도핑된 소스 영역(116a) 및 드레인 영역(116b)이 각각 게이트 구조물(120)의 양 측면에 배열될 수 있다. 소스 영역(116a) 및 드레인 영역(116b)의 적어도 일부는 게이트 구조물(120)의 중심을 향하여 게이트 구조물(120)의 하부로 연장될 수 있다. 소스 영역(116a) 및 드레인 영역(116b)는 게이트 구조물(120)을 기준으로 대칭적으로 배열될 수 있다. 소스 및 드레인 영역은 N형 불순물이 이온 주입된 영역일 수 있다.
대칭 트랜지스터(100a)는 상기 게이트 구조물(120)을 기준으로 상기 게이트 구조물(120)의 양 측면에 대칭적으로 배치되는 스페이서들(134a, 134b)을 더 포함할 수 있다. 스페이서들(134a, 134b)은 동일한 물질(예를 들면, 실리콘 산화막)로 이루어지고, 동일한 두께 및 형태를 가질 수 있다. 스페이서들(134a, 134b)과 상기 게이트 구조물(120)의 사이에는 버퍼 절연막(132)이 더 배치될 수 있다. 버퍼 절연막(132)는 스페이서들(134a, 134b)과 소스 및 드레인 영역(116a, 116b) 사이로 연장될 수 있다.
비대칭 트랜지스터(100b)의 게이트 구조물(120)는 기판(110) 상에 순차적으로 적층된 게이트 절연막(121), 게이트 전극(122), 마스크 절연막(124)을 포함할 수 있다.
게이트 절연막(121)은 열산화 방식으로 성장된 실리콘 산화막일 수 있다. 실시예에 따라 게이트 절연막(121)은 질소(N2) 또는 아산화질소(NO), 산화질소(NO2) 가스 분위기에서 열처리될 수 있다. 게이트 전극(122)은 불순물이 도핑된 폴리실리콘막과 금속 실리사이드막이 순차적으로 적층되어 이루어질 수 있다.
게이트 전극(122)과 인접한 기판(110)에는 소스 영역(116c) 및 드레인 영역(113d)이 각각 게이트 구조물(120)의 양 측면에 배열될 수 있다. 소소 영역(116c)은 고농도의 불순물로 도핑된 단일 영역이고, 드레인 영역(113d)은 제1 드레인 영역(114d)과 제1 드레인 영역(114d)보다 고농도의 불순물로 도핑된 제2 드레인 영역(116d)을 포함할 수 있다. 상기 게이트 구조물(120)의 중심축으로부터 제2 드레인 영역(116d)까지의 거리(L2)가 상기 게이트 구조물(120)의 중심축으로부터 소스 영역(116c)까지의 거리(L1)보다 멀 수 있다. 또한, 제1 드레인 영역(114d)은 제2 드레인 영역(116d)보다 기판(110)의 상면으로부터의 접합 깊이(junction depth)가 얕을 수 있다. 소스 영역(116c) 및 제1 드레인 영역(114d)의 적어도 일부는 게이트 구조물(120)의 중심을 향하여 게이트 구조물(120)의 하부로 연장될 수 있다. 제2 드레인 영역(116d)의 적어도 일부는 하기의 제1 스페이서(133d)의 하부로 연장될 수 있다. 소스 및 드레인 영역은 N형 불순물이 이온 주입된 영역일 수 있다.
비대칭 트랜지스터(100a)는 게이트 구조물(120)의 일 측면에 배치된 제1 스페이서(133) 및 게이트 구조물(120)의 다른 측면에 배치된 제2 스페이서(134c)를 더 포함할 수 있다. 제1 스페이서(133)는 제1 스페이서 절연막(134d) 및 제2 스페이서 절연막(136d)을 포함할 수 있다. 제1 스페이서 절연막(134d)는 단면의 모양이 'L'자형일 수 있다. 제1 스페이서(133d)는 상기 게이트 구조물(120)의 측면으로부터의 두께가 제2 스페이서(134c)보다 두꺼울 수 있으며, 제2 스페이서 절연막(136d)은 상기 게이트 구조물(120)의 측면으로부터의 두께가 제1 스페이서 절연막(134d)보다 두꺼울 수 있다. 제2 스페이서 절연막(136d)와 제1 스페이서 절연막(134d)는 서로 식각 선택성(etch selectivity)을 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 스페이서 절연막(134d)는 실리콘 산화막이고, 제2 스페이서 절연막(136d)는 실리콘 질화막일 수 있다. 제1 및 제2 스페이서(133d, 134c)와 게이트 구조물(120) 사이에는 버퍼 절연막(132)이 더 배치될 수 있고, 버퍼 절연막(132)은 제1 스페이서(133d)와 드레인 영역(113d)의 사이 및 제2 스페이서(134c)와 소스 영역(116c)사이로 연장될 수 있다.
본 발명의 일 실시예에 따른 대칭 트랜지스터(100a)와 비대칭 트랜지스터(100b)의 특성을 비교하면, 비대칭 트랜지스터(100b)는 대칭 트랜지스터(100a)에 비해 동작전압에서의 포화전류(Idsat)는 3%정도 감소하지만, DAHC(Drain Avalanche Hot Carrier) 스트레스 평가에서 10년의 유효 수명(lifetime)을 만족시키는 드레인 전압(Vd)은 20%정도 증가된다. 즉, 본 발명의 일 실시예에 따른 비대칭 트랜지스터(100b)은 대칭 트랜지스터(100a)에 비해 동작 특성은 비슷하고, 핫 캐리어 특성이 크게 개선될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 이러한 비대칭 트랜지스터(100b)를 높은 신뢰성이 요구되는 입출력 회로 영역(14)(도 1 및 도 2 참조)에 배치시킴으로써, 신뢰성이 향상된 비휘발성 메모리 장치를 얻을 수 있다.
실시예에 따라, 입출력 회로 영역(14)뿐만 아니라 코어 회로 영역을 포함하는 다른 주변 회로 영역에도 이러한 비대칭 트랜지스터(100b)를 배치시킬 수 있다.
도시되지 않았으나, 실시예에 따라 비대칭 트랜지스터(100b)의 제1 스페이서(133d)와 같은 이중 구조의 스페이서들이 게이트 구조물의 양 측면에 대칭적으로 배치되고, 소스 영역 및 드레인 영역이 게이트 구조물을 기준으로 대칭적으로 배치되는 저전압 및 고전압 트랜지스터가 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 주변 회로 영역에 배치될 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 트랜지스터를 제조방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4g를 참조하여 본 발명의 일 실시예에 따른 도 3의 대칭 트랜지스터(100a) 및 비대칭 트랜지스터(100b)를 제조하는 방법을 설명한다.
도 4a를 참조하면, 코어 회로 영역(A) 및 입출력 회로 영역(B)를 포함하는 기판(110) 상에 게이트 구조물(120)을 형성한다.
대칭 및 비대칭 트랜지스터의 제조 공정은 동시에 진행될 수 있다. 우선, 트랜지스터가 배치될 활성 영역을 구분하기 위해 사진 식각 공정을 이용해 기판(110)에 트렌치(trench)를 형성하고, 화학 기상 증착(Chemical Vapor Deposition) 방법 등을 이용하여 트렌지(trench) 내부에 소자 분리막(112)을 형성할 수 있다.
소자 분리막(112)에 의해 복수의 활성 영역으로 나누어진 기판(110) 상에 게이트 절연막(121), 게이트 전극(122) 및 마스크 절연막(124)을 순차적으로 형성할 수 있다. 그 다음, 사진 식각 공정을 이용하여 최상부의 마스크 절연막(124)을 패터닝(patterning)할 수 있다. 패턴된 마스크 절연막(124)을 식각 마스크로 이용하여 게이트 전극(122) 및 게이트 절연막(121)을 건식 식각 함으로써 게이트 구조물(120)을 형성할 수 있다.
도 4b를 참조하면, 게이트 구조물(120)을 갖는 기판(110)의 전면 상에 버퍼 절연막(132)을 형성한다.
이는 후속 이온 주입 공정에서 기판(110)에 가해지는 손상(damage)을 감소시키기 위한 것이다. 게이트 구조물(120)를 마스크로 이용하여 게이트 구조물(120)에 인접한 기판(110)에 저농도의 불순물을 이온 주입할 수 있다. 이러한 이온 주입을 통해 게이트 구조물(120)에 인접한 기판(110)에 자기 정렬된 저농도의 소스 및 드레인 영역(114a, 114b, 114c, 114d)이 형성될 수 있다. 실시예에 따라, 저농도의 불순물은 N형 불순물일 수 있으며, 예를 들어 인(P)일 수 있다.
도 4c를 참조하면, 게이트 구조물(120)를 갖는 기판(110)의 전면 상에 형성된 버퍼 절연막(132) 상에 제1 절연막(134) 및 제2 절연막(136)을 순차적으로 형성한다.
이때, 제1 절연막(134)보다 제2 절연막(136)을 더 두껍게 형성할 수 있다. 제1 절연막(134) 및 제2 절연막은 화학 기상 증착(Chemical Vapor Deposition) 방법이나 원자층 증착(Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있다. 제1 절연막(134)과 제2 절연막(136)은 서로 식각 선택성을 가지는 물질로 이루어질 수 있다. 제1 절연막(134)는 실리콘 산화막일 수 있고, 제2 절연막(136)은 실리콘 질화막일 수 있다.
도 4d를 참조하면, 기판(110)의 전면 상에 형성된 제2 절연막(136)을 건식 식각하여 게이트 구조물(120)의 측면에 제2 스페이서 절연막(136a, 136b, 136c, 136d)를 형성한다.
이때, 제2 절연막(136) 하부의 제1 절연막(134)은 식각 저지막으로 이용될 수 있다.
도 4e를 참조하면, 포토레지스트 패턴을 형성하여 입출력 회로 영역(B)의 게이트 구조물(120)의 일 측면에 배치된 제2 스페이서 절연막(136d)를 제외한 나머지 제2 스페이서 절연막(136a, 136b, 136c)을 제거한다.
구체적으로, 게이트 구조물(120)를 갖는 기판(110)의 전면 상에 포토레지스트(160)를 도포한 후, 노광 및 현상 공정을 통해 입출력 회로 영역(B)에 배치된 게이트 구조물(120)의 일 측면에 형성된 제2 스페이서 절연막(136d)를 덮도록 포토레지스트 패턴(160)을 형성할 수 있다. 이때, 입출력 회로 영역(B)에 배치된 게이트 구조물(120)의 다른 측면에 형성된 제2 스페이서 절연막(136c) 및 코어 회로 영역(A)에 배치된 게이트 구조물(120)의 양 측면에 형성된 제2 스페이서 절연막(136a, 136b)는 노출된 상태일 수 있다. 포토레지스트 패턴(160)을 식각 마스크로 이용하고 습식 식각 공정을 통해 제2 스페이서 절연막(136a, 136b, 136c)을 제거할 수 있다.
도 4f를 참조하면, 기판(110) 상에 배치된 게이트 구조물(120)들의 측면에 스페이서들(134a, 134b, 136c, 133d)를 형성하고, 스페이서들(134a, 134b, 136c, 133d)의 인접한 기판(110)에 고농도의 불순물을 이온 주입한다.
도 4e에서 입출력 회로 영역(B)에 배치된 게이트 구조물(120)의 일 측면에 형성된 제2 스페이서 절연막(136d)를 덮도록 형성된 포토레지스트 패턴(160)을 에싱 및 스트립 공정을 수행하여 제거할 수 있다.
이때, 입출력 회로 영역(B)에 배치된 게이트 구조물(120)의 일 측면에 형성된 제2 스페이서 절연막(136d)가 노출될 수 있다. 또한, 코어 회로 영역(A)과 입출력 회로 영역(B)에서 기판(110) 및 게이트 구조물(120) 상에 형성된 제1 절연막(134)은 제2 스페이서 절연막(136d)으로 덮혀 있는 부분을 제외한 나머지 부분이 노출될 수 있다. 노출된 제1 절연막(134)를 건식 식각하여 게이트 구조물(120)의 측면에 스페이서(134a, 134b, 134c, 134d)를 형성할 수 있다. 이때, 제2 스페이서 절연막(136d)으로 덮혀 있는 부분에서는 'L'자형의 제1 스페이서 절연막(134d)를 형성할 수 있다. 이러한 과정에서 입출력 회로 영역(B)에서 게이트 구조물(120)의 양 측면에 서로 다른 두께를 갖는 비대칭적인 스페이서를 형성할 수 있다. 즉, 게이트 구조물(120)의 일 측면에 'L'자형의 제1 스페이서 절연막(134d)와 제2 스페이서 절연막(136d)을 포함하는 이중 스페이서 구조의 제1 스페이서(133d)를 형성하고, 게이트 구조물(120)의 다른 측면에 단일 구조의 제2 스페이서(134c)가 형성할 수 있다. 이와 달리, 코어 회로 영역(A)에는 게이트 구조물(120)를 기준으로 양 측면에 대칭적인 단일 구조의 스페이서(134a, 134b)를 형성할 수 있다.
그 다음, 게이트 구조물(120) 및 스페이서들(134a, 134b, 136c, 133d)을 마스크로 이용하여 스페이서들(134a, 134b, 136c, 133d)에 인접한 기판(110)에 고농도의 불순물을 이온 주입할 수 있다. 실시예에 따라, 고농도의 불순물은 N형 불순물일 수 있으며, 예를 들어 비소(As)일 수 있다. 이러한 이온 주입을 통해 스페이서들(134a, 134b, 136c, 133d)에 인접한 기판(110)에 자기 정렬된 고농도의 소스 및 드레인 영역(116a, 116b, 116c, 116d)을 형성할 수 있다. 이러한 과정에서 입출력 회로 영역(B)에서 게이트 구조물(120)을 기준으로 기판 내에서 서로 비대칭적으로 배열된 소스 및 드레인 영역을 포함하는 비대칭 트랜지스터(100b)를 형성할 수 있다. 즉, 소소 영역(116c)는 고농도의 불순물로 도핑된 단일 영역이고, 드레인 영역(113d)은 제1 드레인 영역(114d)과 제1 드레인 영역보다 고농도의 불순물로 도핑된 제2 드레인 영역(116d)을 포함할 수 있다.
이와 달리, 코어 회로 영역(A)에서는 게이트 구조물(120)을 기준으로 기판 내에서 서로 대칭적으로 배열된 소스 및 드레인 영역을 포함하는 대칭 트랜지스터(100a)를 형성할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 설명하기 위한 도면들이다.
도 5a 및 도 5b를 참조하면, 도 4f에 나타낸 비대칭 트랜지스터(100b)의 경우에 있어서 게이트 구조물(120)의 일 측면에 배치된 제2 스페이서 절연막(136d)를 제거하여 단일 구조의 제1 스페이서(134d')를 형성한다.
대칭 및 비대칭 트랜지스터들(100a, 100b)이 배치된 기판(110)의 전면 상에 포토레지스트를 도포할 수 있다. 다른 영역은 노출시키지 않으며 비대칭 트랜지스터(100b)의 게이트 구조물(120)의 일 측면에 배치된 제1 스페이서(133d)가 노출되도록 포토레지스트 패턴(165)을 형성할 수 있다. 포토레지스트를 식각 마스크로 이용하여 제2 스페이서 절연막(136d)을 습식 식각 방법으로 제거하고, 이어서 제1 스페이서 절연막(134d) 및 버퍼 절연막(132)을 건식 식각 방법으로 식각함으로써 단일 구조의 제1 스페이서(134d')를 형성할 수 있다.
상기와 같은 제조방법에 의한 본 발명의 일 실시예에 따른 비대칭 트랜지스터(100b-1)는 게이트 구조물(120)을 기준으로 비대칭적으로 배열된 소스 및 드레인 영역(116c, 113d)를 포함하고 게이트 구조물(120)을 기준으로 양 측면에 대칭적인 단일 구조의 스페이서(134c, 134d')를 포함할 수 있다.
도 6은 본 발명이 일 실시예에 따른 트랜지스터들의 단면도들이다.
도 6을 참조하면, 도 3에 나타낸 대칭 및 비대칭 트랜지스터(100a, 100b)에 비해 일부 변형된 스페이서 구조를 가지는 대칭 및 비대칭 트랜지스터(200a, 200b)가 도시되어 있다.
코어 회로 영역(A)에 배치되는 대칭 트랜지스터(200a)는 스페이서들(234a, 234b)의 두께가 도 3에 나타낸 대칭 트랜지스터(100a)의 스페이서들(134a, 134b)의 두께보다 더 두꺼울 수 있다. 대칭 트랜지스터(200a)는 게이트 구조물(220)을 기준으로 서로 대칭적으로 배열된 소스 영역(214a, 216a) 및 드레인 영역(216c, 216d)을 포함하고, 각각 저농도의 불순물로 도핑된 영역(214a, 214b)과 고농도의 불순물로 도핑된 영역(216a, 216b)을 포함할 수 있다.
입출력 회로 영역(B)에 배치되는 비대칭 트랜지스터(200b)는 스페이서들(234c, 234d)의 두께가 도 3에 나타낸 비대칭 트랜지스터(100b)의 스페이서들(134c, 134d)의 두께보다 더 두꺼울 수 있다. 한편, 제2 스페이서 절연막(236d)의 두께는 도 3에 나타낸 비대칭 트랜지스터(100b)의 제2 스페이서 절연막(136d)의 두께보다 더 얇을 수 있다. 비대칭 트랜지스터(200b)는 게이트 구조물(220)을 기준으로 서로 비대칭적으로 배열된 소스 영역(214c, 216c) 및 드레인 영역(214d, 216d)을 포함할 수 있다. 소스 영역(214c, 216c)은 제1 소스 영역(214c) 및 제1 소스 영역보다 고농도의 불순물로 도핑된 제2 소스 영역(216c)을 포함하고, 드레인 영역(214d, 216d)는 제1 드레인 영역(214d) 및 제1 드레인 영역보다 고농도의 불순물로 도핑된 제 2 드레인 영역(216d)을 포함한다. 비대칭 트랜지스터(200b)는 게이트 구조물(120)의 중심축으로부터 제2 드레인 영역까지의 거리(L4)가 게이트 구조물(120)의 중심축으로부터 제2 소스 영역까지의 거리(L3)보다 멀 수 있다.
도 6을 참조하여 설명한 대칭 트랜지스터(200a) 및 비대칭 트랜지스터(200b)는 도 4a 내지 도 4g를 참조하여 앞서 설명한 제조 방법에 있어서 제1 절연막(234)을 더 두껍게 형성하고 제2 절연막(236)을 더 얇게 형성하고 나머지 제조 방법들을 동일하게 하여 제조할 수 있다. 제1 절연막(234) 및 제2 절연막(236)의 총 두께를 도 4c에서와 동일하게 유지함으로써, 비대칭 트랜지스터(200b)의 제1 스페이서(233d)의 두께는 도 4f에 나타낸 비대칭 트랜지스터(100b)의 제1 스페이서(133d)의 두께와 동일하게 형성할 수 있다.
도 7a 및 7b는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 설명하기 위한 도면들이다.
도 7a 및 도 7b를 참조하면, 도 5a 및 도 5b를 참조하여 설명한 제조방법을 도 6에 나타낸 비대칭 트랜지스터(200b)에 그대로 적용할 수 있으므로 반복되는 설명은 생략한다. 본 발명의 일 실시예에 따른 비대칭 트랜지스터(200b-1)는 도 6에 나타낸 비대칭 트랜지스터(200b)의 구조와 달리, 게이트 구조물(120)의 양 측면에 대칭적으로 배치되는 단일 구조의 스페이서들(234c, 234d')을 포함할 수 있다. 그 외 나머지 구조들은 동일하므로 반복되는 설명은 생략한다.
도 8는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 셀 어레이 일부에 대한 회로도이다.
도 8를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 낸드형 플래시 메모리 장치일 수 있다.
셀 어레이(400A)는 복수의 셀 블록들로 구성될 수 있고, 각각의 셀 블록은 복수의 페이지들로 구성될 수 있다. 각각의 페이지는 하나의 워드 라인(WL)에 연결된 복수의 메모리 셀 소자들(MC1~MCn)로 구성될 수 있다. 한편, 각각의 셀 블록은 복수의 셀 스트링들로 구성될 수 있다. 각각의 셀 스트링은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드 라인들(WL1~WLn)에 연결되는 복수의 메모리 셀 소자들(MC1~MCn), 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 하나의 비트 라인(BL)과 공통 소스 라인(CSL)사이에서 복수의 메모리 셀 소자들(MC1~MCn)이 직렬로 연결되도록 구성될 수 있다.
도 9은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 개략적인 단면도이다.
도 9을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 낸드 플래시 메모리 장치일 수 있다.
낸드 플래시 메모리 장치(400)는 셀 어레이 영역(C), 코어 회로 영역(A) 및 입출력 회로 영역(B)을 포함할 수 있다. 각 영역들에서 메모리 셀 소자들 및 트랜지스터들의 도시는 이해를 돕기 위한 것으로, 메모리 셀 소자들 및 트랜지스터들의 상대적인 크기는 도시된 것에 한정되지 않는다.
셀 어레이 영역(C)에는 복수의 셀 스트링들이 반복적으로 배치될 수 있으며, 그 일부로서 하나의 셀 스트링에 대한 구조가 도시되어 있다. 하나의 셀 스트링은 비트 라인(BL)에 연결되는 스트링 선택 트랜지스터(SST), 공통 소스 라인(CSL)에 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 배치되는 복수의 메모리 셀들(MC1~MCn)을 포함할 수 있다. 각각의 메모리 셀(MC)은 기판 상에 형성된 터널 절연막, 부유 게이트 구조물(120), 블로킹 절연막 및 제어 게이트 구조물(120)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)는 기판 상에 형성된 게이트 절연막, 하부 도전막, 블로킹 절연막 및 상부 도전막을 포함할 수 있고, 블로킹 절연막은 일부 영역이 제거되어 상부 도전막과 하부 도전막이 전기적으로 연결될 수 있다. 메모리 셀(MC)들 사이의 기판, 스트링 선택 트랜지스터(SST)와 인접한 메모리 셀(MC1) 사이의 기판 및 접지 선택 트랜지스터(GST)와 인접한 메모리 셀(MCn) 사이의 기판 내에 불순물로 도핑된 영역을 포함할 수 있다.
코어 회로 영역(A)에는 도 3을 참조하여 설명한 대칭 트랜지스터(100a)가 배치되고, 입출력 회로 영역(B)에는 도 3을 참조하여 설명한 비대칭 트랜지스터(100b)가 배치될 수 있다. 이에 제한되지 않으며, 도 6을 참조하여 설명한 대칭 트랜지스터(200a)가 코어 회로 영역(A)에 배치될 수 있고, 비대칭 트랜지스터(200b)가 입출력 회로 영역(B)에 배치될 수 있다. 또한, 입출력 회로 영역(B)에는 도 5b나 도 7b에 나타낸 비대칭 트랜지스터(100b-1, 200b-1)가 배치될 수 있다. 실시예에 따라, 비대칭 트랜지스터(100b, 100b-1, 200b, 200b-1)가 코어 회로 영역(A) 및 입출력 회로 영역(B)를 포함하는 주변 회로 영역에 배치될 수 있다.
도 10는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 셀 어레이에 대한 회로도이다.
도 10를 참조하면, 본 실시예에 따른 비휘발성 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있다.
수직형 낸드 플래시 메모리 장치의 셀 어레이(600A)는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 9에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 개략적인 단면도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있다.
수직형 낸드 플래시 메모리 장치(600)는 셀 어레이 영역(C), 코어 회로 영역(A) 및 입출력 회로 영역(B)을 포함할 수 있다.
셀 어레이 영역(C)은 기판 상에 수직으로 형성된 복수의 활성 기둥(AP)들을 포함하고, 활성 기둥(AP)들의 외측벽을 따라 적층된 접지 선택 트랜지스터(GST), 메모리 셀 소자들(MC1~MCn) 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 각각의 활성 기둥(AP)은 매립 절연층, 채널 영역, 게이트 유전층을 포함할 수 있다. 도 11에는 구체적으로 도시되지 않았으나, 이에 대해서는 아래에서 도 12와 도 13을 참조하여 상세히 설명한다. 접지 선택 트랜지스터(GST), 메모리 셀 소자들(MC1~MCn) 및 스트링 선택 트랜지스터(SST)은 동일한 물질로 이루어질 수 있고, 불순물이 도핑된 폴리실리콘이나 금속막으로 이루어질 수 있다. 도시되지 않았으나, 접지 선택 트랜지스터(GST), 메모리 셀 소자들(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 셀 게이트 전극은 일 방향으로 평행하게 연장되어 각각 접지 선택 라인(GSL), 워드 라인(WL)들 및 스트링 선택 라인(SSL)을 형성할 수 있다. 접지 선택 라인(GSL), 워드 라인(WL)들 및 스트링 선택 라인(SSL)은 복수의 활성 기둥(AP)들과 교차하도록 배치될 수 있다. 접지 선택 라인(GSL), 워드 라인들(WL1~WLn) 및 스트링 선택 라인(SSL) 사이에는 층간 절연막들이 배치될 수 있다. 활성 기둥(AP)들은 상부에 드레인 영역(DR)을 포함하며 비트 라인(BL)과 연결될 수 있다. 활성 기둥(AP)들 사이의 기판 영역에 공통 소스 라인(CSL)이 배치될 수 있고, 불순물을 도핑하여 형성할 수 있다. 도시되지 않았으나, 공통 소스 라인(CSL) 상에는 분리 절연막이 형성될 수 있다. 셀 어레이 영역(C)의 구성은 이해를 돕기 위해 간략히 도시하였으나, 본 발명의 일 실시예는 이에 한정되지 않는다.
코어 회로 영역(A)에는 도 3을 참조하여 설명한 대칭 트랜지스터(100a)가 배치되고, 입출력 회로 영역(B)에는 도3을 참조하여 설명한 비대칭 트랜지스터(100b)가 배치될 수 있다. 이에 제한되지 않으며, 도 6을 참조하여 설명한 대칭 트랜지스터(200a)가 코어 회로 영역(A)에 배치될 수 있고, 비대칭 트랜지스터(200b)가 입출력 회로 영역(B)에 배치될 수 있다. 또한, 입출력 회로 영역(B)에는 도 5b나 도 7b에 나타낸 비대칭 트랜지스터(100b-1, 200b-1)가 배치될 수 있다. 실시예에 따라, 비대칭 트랜지스터(100b, 100b-1, 200b, 200b-1)가 코어 회로 영역(A) 및 입출력 회로 영역(B)를 포함하는 주변 회로 영역에 배치될 수 있다.
도 12 및 13는 도 11의 A영역을 확대하여 나타낸 단면도들이다.
도 12을 참조하면, 활성 기둥(AP)에는 안쪽부터 매립절연층(630), 채널 영역(640), 게이트 유전층(650)이 순차적으로 배치될 수 있다. 게이트 유전층(650)은 터널링층(651), 전하 저장층(652) 및 블록킹층(653)을 포함할 수 있다. 게이트 유전층(650)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다. 활성 기둥(AP)의 외측면에는 블록킹층에 접하도록 복수의 셀 게이트 전극(660)이 배치될 수 있다. 도시되지는 않았으나, 복수의 셀 게이트 전극(660) 사이에는 층간 절연막들이 배치될 수 있다.
채널 영역(640)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
터널링층(651)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy) 중 적어도 하나를 포함할 수 있다.
전하 저장층(652)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(652)이 플로팅 게이트 도전막인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘층을 증착하여 형성할 수 있다. 전하 저장층(652)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
블록킹층(653)은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 하나를 포함할 수 있다.
셀 게이트 전극(660)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
도 13를 참조하면, 도 12에서와 달리, 각각의 활성 기둥(AP)에는 안쪽부터 매립 절연층(630) 및 채널 영역(640)이 순차적으로 배치될 수 있고, 활성 기둥(AP)의 외측면에 채널 영역(640)에 접하도록 터널링층(651), 전하 저장층(652), 블록킹층(653) 및 셀 게이트 전극(660)이 순차적으로 배치될 수 있다. 각 층을 이루는 물질은 도 12을 참조하여 설명한 내용과 동일하므로 생략한다.
실시예에 따라, 블록킹층(653)은 도 13과 같이 셀 게이트 전극(660)의 둘레에 배치되고, 터널링층(651) 및 전하 저장층(652)은 도 12에 도시된 것과 같이 채널 영역(640)을 따라 수직으로 연장되도록 활성 기둥(AP) 내에 배치될 수도 있다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 14를 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 내지 도 13을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 14에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 15은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 15를 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 1 내지 도 13을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 비휘발성 메모리 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100a: 대칭 트랜지스터 100b: 비대칭 트랜지스터
110: 기판 112: 소자 분리막
120: 게이트 구조물 121: 게이트 절연막
122: 게이트 전극 124: 마스크 절연막
132: 버퍼 절연막 134c: 제2 스페이서
133d: 제1 스페이서 116a, 116c: 소스 영역
116b, 113d: 드레인 영역

Claims (10)

  1. 복수의 메모리 셀들 및 상기 복수의 메모리 셀들과 연결되는 워드 라인 및 비트 라인을 포함하는 셀 어레이 영역;
    상기 복수의 메모리 셀에 입출력되는 데이터를 임시로 저장하는 페이지 버퍼 회로 및 입력 받은 어드레스에 대응하는 상기 워드 라인을 선택하는 로우 디코더 회로를 포함하는 코어 회로 영역; 및
    상기 페이지 버퍼 회로에 데이터를 전달하거나 상기 페이지 버퍼 회로로부터 데이터를 전달받는 데이터 입출력 버퍼 회로를 포함하는 입출력 회로 영역을 포함하고,
    상기 입출력 회로 영역에는, 기판 상의 게이트 구조물 및 상기 게이트 구조물을 기준으로 상기 기판 내에 서로 비대칭적으로 배열된 소스 및 드레인 영역을 포함하는 적어도 하나의 비대칭 트랜지스터가 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 적어도 하나의 비대칭 트랜지스터의 상기 드레인 영역은 제1 드레인 영역 및 상기 제1 드레인 영역보다 고농도의 불순물로 도핑된 제2 드레인 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 게이트 구조물의 중심축으로부터 상기 제2 드레인 영역까지 거리는 상기 게이트 구조물의 중심축으로부터 상기 소스 영역까지의 거리보다 먼 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제2 항에 있어서,
    상기 적어도 하나의 비대칭 트랜지스터의 상기 소스 영역은 제1 소스 영역 및 상기 제1 소스 영역보다 고농도의 불순물로 도핑된 제2 소스 영역을 포함하고,
    상기 게이트 구조물의 중심축으로부터 상기 제2 드레인 영역까지 거리는 상기 게이트 구조물의 중심축으로부터 상기 제2 소스 영역까지의 거리보다 먼 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 적어도 하나의 비대칭 트랜지스터는, 상기 게이트 구조물의 일 측면에 배치되는 제1 스페이서 및 상기 게이트 구조물의 다른 측면에 배치되는 제2 스페이서를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제5 항에 있어서,
    상기 제1 스페이서는 제1 스페이서 절연막 및 제2 스페이서 절연막을 포함하고, 상기 제1 스페이서 절연막은 단면의 모양이 'L'자 형이며, 상기 제1 스페이서의 상기 게이트 구조물의 일 측면으로부터의 두께가 상기 제2 스페이서보다 두꺼운 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제5 항에 있어서,
    상기 게이트 구조물과 상기 제1 및 제2 스페이서 사이에 버퍼 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 셀 어레이 영역은, 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널 영역들, 상기 채널 영역의 외측벽을 따라서 서로 이격되어 배치되는 복수의 셀 게이트 전극들, 및 상기 채널 영역들과 상기 셀 게이트 전극들 사이에 배치되는 복수의 게이트 유전층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 코어 회로 영역에는, 상기 기판 상의 게이트 구조물 및 상기 게이트 구조물을 기준으로 상기 기판 내에 서로 대칭적으로 배열된 상기 소스 및 드레인 영역을 포함하는 적어도 하나의 대칭 트랜지스터가 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 복수의 메모리 셀을 포함하는 셀 어레이 영역; 및
    상기 복수의 메모리 셀의 동작을 제어하는 주변 회로 영역을 포함하고,
    상기 주변 회로 영역에는 게이트 구조물 및 상기 게이트 구조물을 기준으로 서로 비대칭적으로 배열된 소스 및 드레인 영역을 포함하는 적어도 하나의 비대칭 트랜지스터가 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
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