KR101177999B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 유전율이 낮은 산화막을 비트라인 도전물질 주변에만 형성함으로써, 비트라인의 기생 캐패시턴스를 감소시키는 반도체 소자 및 그 제조 방법을 제공하는 기술에 관한 것이다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 비트라인과, 비트라인 측벽에 형성된 제 1 스페이서와, 제 1 스페이서의 측벽에 형성되며, 상기 제 1 스페이서보다 낮은 유전율을 갖는 제 2 스페이서를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 비트라인 스페이서를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 라인(Line) 간 공간(Spacing)의 감소 및 워드라인(Word Line)과 비트라인(Bit Line) 또는 캐패시터(Cpapacitor)의 사이를 분리시키는 각각의 절연막 두께가 지속적으로 감소하고 있다.
위와 같이, 절연막의 두께 감소는 원하지 않는 기생 캐패시턴스(Cb, Capacitance) 값을 증가시키고 이로 인해 소자 특성이 열화되는 문제점이 있다.
기생 캐패시턴스 값이 증가되는 문제점을 해결하기 위해 절연막의 두께를 증가시키거나 낮은 유전율을 가지는 막을 사용하고 있다. 그러나 단순히 절연막의 두께만을 증가시킬 경우 각 라인 간의 공간 감소와 이에 따른 갭필(Gap Fill) 마진 감소를 유발할 수 있고, 낮은 유전율을 가지는 막은 소자 측면에서 완전하게 검증되지 않은 문제점과 낮은 증착 스텝 커버리지(Step Coverage)에 의한 갭필 마진 감소를 유발하는 문제점이 있다.
또한, 패턴(Pattern) 간의 거리가 점점 가까워지고 그 사이에 위치한 막은 스토리지 노드 콘택홀 식각시 절연 마진(margin)을 확보하기 위한 다양한 질화막(Nitride)으로 구성되는데, 이러한 막 사용으로 불필요한 유전율 상승을 초래하여 기생 캐패시턴스를 증가시키는 문제점이 있다. 특히, 질화막의 경우 유전상수 k값이 6으로 높은 유전율을 갖는다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 것이다. 도 1a 및 도 1b를 참조하여 종래 기술을 설명하면 다음과 같다.
먼저, 도 1a를 참조하면 하부 구조를 포함하는 반도체 기판(10) 상부에 비트라인 도전물질(15) 및 하드마스크층(17)의 적층으로 형성된 비트라인(20)을 형성한다. 그 다음, 비트라인(20)을 포함하는 반도체 기판(10) 전체 표면에 스페이서(25)을 증착한다. 이때, 스페이서(25)은 질화막으로 형성한다.
그 다음, 도 1b를 참조하면 스페이서(25)이 형성된 비트라인(20)을 포함하는 반도체 기판(10) 전체 상부에 층간 절연막(미도시)을 형성한다. 그 다음, 층간 절연막(미도시) 및 반도체 기판(10) 상부의 스페이서(25)을 식각하여 반도체 기판(10)이 노출되는 저장전극 콘택홀을 형성한다. 그 다음, 저장전극 콘택홀에 폴리실리콘층을 매립하고, 비트라인(20) 상측이 노출될때까지 평탄화 공정을 진행하여 저장전극 콘택(30)을 형성한다.
이와 같이, 유전율이 높은 질화막을 사용하여 비트라인 측벽에 스페이서를 형성함에 따라 비트라인의 기생 캐패시턴스가 증가하여 소자의 특성을 저하시키는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 비트라인의 기생 캐패시턴스를 감소시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 비트라인과, 비트라인 측벽에 형성된 제 1 스페이서와, 제 1 스페이서의 측벽에 형성되며, 상기 제 1 스페이서보다 낮은 유전율을 갖는 제 2 스페이서를 포함하는 것을 특징으로 한다.
나아가, 비트라인은 비트라인 도전물질 및 하드마스크층을 포함하며, 제 1 스페이서는 질화막을 포함하고, 제 2 스페이서는 산화막을 포함하는 것을 특징으로 한다. 그리고, 제 2 스페이서는 제 1 스페이서의 측벽 전체에 형성된 것을 특징으로 하며, 제 2 스페이서는 제 1 스페이서의 측벽 일부에 형성된 것을 특징으로 한다.
또한, 제 2 스페이서는 비트라인 도전물질 측벽에 형성된 제 1 스페이서 측벽에 형성되며, 제 1 스페이서 및 제 2 스페이서 측벽에 구비된 제 3 스페이서를 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 비트라인을 형성하는 단계와, 비트라인 측벽에 제 1 스페이서를 형성하는 단계 및 상기 제 1 스페이서 보다 낮은 유전율을 갖는 제 2 스페이서를 제 1 스페이서 측벽에 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 비트라인을 형성하는 단계는 반도체 기판 상부에 비트라인 도전물질 및 하드마스크층을 형성하는 단계와 하드마스크층 및 비트라인 도전물질을 패터닝하는 단계를 포함하는 것을 특징으로 하고, 제 1 스페이서는 질화막을 포함하는 물질로 형성하는 것을 특징으로 한다.
나아가, 제 2 스페이서는 산화막을 포함하는 물질로 형성하는 것을 특징으로 하고, 제 2 스페이서는 제 1 스페이서를 산화시켜 형성하는 것을 특징으로 한다.
또한, 제 2 스페이서를 형성하는 단계는 비트라인 상측에 형성된 상기 제 1 스페이서를 덮는 버퍼막을 형성하는 단계와, 버퍼막에 의해 노출된 상기 제 1 스페이서 표면을 산화시키는 단계와, 버퍼막을 제거하는 단계를 포함하는 것을 특징으로 하고, 버퍼막을 형성하는 단계에서, 버퍼막은 상기 하드마스크 측벽에 형성된 제 1 스페이서를 덮는 것을 특징으로 하며, 버퍼막은 산화막을 포함하는 물질로 형성하는 것을 특징으로 하고, 버퍼막은 USG(Undoped Silicate Glass)막을 포함하는 것을 특징으로 한다.
나아가, 버퍼막은 건식 식각으로 제거하는 것을 특징으로 하고, 제 2 스페이서를 형성하는 단계 이후, 제 2 스페이서 측벽에 제 3 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과를 제공한다.
첫째, 유전율이 낮은 산화막을 이용하여 비트라인 스페이서를 형성함으로써, 비트라인의 기생 캐패시턴스가 감소되는 효과를 제공한다.
둘째, 유전율이 낮은 산화막을 비트라인 도전물질 주변에만 형성함으로써, 산화막이 상부로 노출되는 것을 방지하여 후속 공정 시 식각 용액으로 인한 어택이 방지되는 효과를 제공한다.
셋째, 비트라인의 기생 캐패시턴스가 감소됨에 따라 센싱 마진이 향상되고, 이로 인해 소자의 수율이 증가되는 효과를 제공한다.
넷째, 매트 사이즈를 증가시켜 하나의 웨이퍼에 형성되는 넷 다이를 증가시키는 효과를 제공한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 3a 내지 도 도 3e는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다. 먼저, 도 2a를 참조하면 하부 구조물(미도시)이 구비된 반도체 기판(100) 상부에 비트라인 도전물질(105) 및 하드마스크층(107)을 형성한다. 그 다음, 하드마스크층(107) 및 비트라인 도전물질(105)을 패터닝하여 비트라인(110)을 형성한다. 이어서, 비트라인(110)을 포함하는 반도체 기판(100) 상부에 제 1 스페이서(115), 제 2 스페이서(117) 및 제 3 스페이서(120)을 순차적으로 형성한다. 이때, 제 1 스페이서(115) 및 제 3 스페이서(120)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 그리고, 제 2 스페이서(117)은 제 1 스페이서(115) 및 제 3 스페이서(120)에 비해 낮은 유전율을 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 제 2 스페이서(117)은 산화막을 포함하는 물질로 형성한다.
다음으로, 도 2b를 참조하면 제 1 스페이서(115), 제 2 스페이서(117) 및 제 3 스페이서(120)가 형성된 비트라인(110)을 포함하는 반도체 기판(100) 상부에 층간 절연막(미도시)을 형성하고, 층간 절연막(미도시)과 반도체 기판(100) 상부에 형성된 제 1 스페이서(115), 제 2 스페이서(117) 및 제 3 스페이서(120)을 식각하여 반도체 기판(100)을 노출시키는 저장전극 콘택홀을 형성한다. 이어서, 저장전극 콘택홀을 포함하는 전체 상부에 저장전극용 도전물질을 형성하고, 비트라인(110) 상측의 하드마스크층(107)이 노출될때까지 평탄화 공정을 진행하여 저장전극 콘택(130)을 형성한다.
상술한 바와 같이, 유전율이 낮은 물질인 산화막을 포함하는 스페이서를 형성함으로써, 비트라인의 기생 캐패시턴스를 감소시키고, 이로 인해 센싱 마진을 증가시켜 반도체 소자의 수율이 증가되는 효과를 얻을 수 있다.
또한, 도 3a 및 도 3e는 본 발명의 제 2 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다. 먼저, 도 3a를 참조하면, 반도체 기판(200) 상부에 비트라인 도전물질(205) 및 하드마스크층(207)을 형성한다. 그 다음, 하드마스크층(207) 및 비트라인 도전물질(205)을 패터닝하여 비트라인(210)을 형성한다.
다음으로, 비트라인(210)을 포함하는 반도체 기판(200) 표면에 제 1 스페이서(215)을 형성한다. 이때, 제 1 스페이서(215)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 그 다음, 비트라인(210) 상측을 덮는 버퍼막(219)을 형성한다. 이때, 버퍼막(219)은 스텝커버리지 특성이 취약한 산화막으로 형성하여 비트라인(210) 저부에는 형성되지 않고, 비트라인(210) 상측의 하드마스크층(207)만 덮여지도록 하는 것이 바람직하다. 예컨대, 버퍼막(219)은 USG(Undoped Silicate Glass)막을 포함하는 물질로 형성할 수 있다. 즉, 제 1 스페이서(215) 중 비트라인(210) 저부의 비트라인 도전물질(205) 측벽에 형성된 제 1 스페이서(215)은 노출되도록 한다.
도 3b를 참조하면, 버퍼막(219)에 의해 노출된 제 1 스페이서(215) 표면을 산화시켜 제 2 스페이서(217)을 형성한다. 제 1 스페이스 물질(215)을 산화시키는 공정은 플라즈마 산화 공정으로 진행하며, 버퍼막(219)에 의해 덮혀진 부분의 제 1 스페이서(215)은 산화되지 않는다. 여기서, 산화 공정은 제 1 스페이서(215)의 표면으로 부터 내측으로 산화됨과 동시에 제 1 스페이서(215) 표면으로도 산화막이 형성된다. 즉, 제 2 스페이서(217)는 비트라인 도전물질(205) 측벽 및 반도체 기판(200) 표면에만 형성된다.
다음으로, 도 3c를 참조하면, 버퍼막(219)을 제거한다. 버퍼막(219)의 제거 공정은 건식 식각 방법으로 진행하는 것이 바람직하다. 그 다음, 도 3d를 참조하면, 제 1 스페이서(215) 및 제 2 스페이서(217)를 포함하는 반도체 기판(200) 상부에 제 3 스페이서(225)을 형성한다. 이때, 제 3 스페이서(225)은 제 1 스페이서(215)과 동일한 물질로 형성하는 것이 바람직하다. 예컨대, 질화막을 포함하는 물질로 형성한다.
도 3e를 참조하면, 제 1 스페이서(215), 제 2 스페이서(217) 및 제 3 스페이서(225)이 형성된 비트라인(210)을 포함하는 반도체 기판(200) 상부에 층간 절연막(미도시)을 형성한다. 다음으로, 층간 절연막(미도시)과 반도체 기판(200) 상부의 제 1 스페이서(215), 제 2 스페이서(217) 및 제 3 스페이서(225)을 식각하여 반도체 기판(200)을 노출시키는 저장전극 콘택홀을 형성한다. 이어서, 저장전극 콘택홀을 포함하는 전체 상부에 저장전극용 도전물질을 형성하고, 비트라인(210) 상측의 하드마스크층(207)이 노출될때까지 평탄화 공정을 진행하여 저장전극 콘택(230)을 형성한다. 이때, 평탄화 공정에 의해 산화막으로 형성된 제 2 스페이서(217)이 노출되지 않게 된다. 산화막은 질화막에 비해 식각 속도가 빠르기 때문에 후속 공정 시 식각 용액에 의해 어택이 발생할 수 있으므로, 비트라인(210) 상측에는 질화막으로 형성된 스페이서만 남겨지도록 하는 것이 바람직하다.
상술한 바와 같이 유전율이 낮은 산화막으로 형성된 제 2 스페이서(217)를 비트라인(210) 저부에 형성된 비트라인 도전물질(205) 주변에만 형성함으로써 후속 공정에서의 식각 용액에 의한 손상을 방지하며, 비트라인의 기생 캐패시턴스를 감소된다. 이로 인해, 센싱 마진이 증가되고, 반도체 소자의 수율이 증가된다. 또한, 매트 사이즈(Mat Size)를 증가시켜 웨이퍼 당 넷 다이(Net Die) 수를 증가시키는 효과를 얻을 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100, 200 : 반도체 기판 105, 205 : 비트라인 도전물질
107, 207 : 하드마스크층 110, 210 : 비트라인
115, 215 : 제 1 스페이서 117, 217 : 제 2 스페이서
120, 220 : 제 3 스페이서 130, 230 : 저장전극 콘택
219 : 버퍼막

Claims (19)

  1. 반도체 기판 상부에 형성되며, 비트라인 도전물질 및 하드마스크층이 차례로 적층된 구조의 비트라인;
    상기 비트라인 측벽에 형성된 제 1 스페이서; 및
    상기 비트라인 도전물질 측벽의 상기 제 1 스페이서의 측벽에 형성되며, 상기 제 1 스페이서보다 낮은 유전율을 갖는 제 2 스페이서
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제 1 스페이서는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제 2 스페이서는 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 제 2 스페이서는 상기 제 1 스페이서의 측벽 일부에 형성된 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제 2 스페이서는 상기 비트라인 도전물질 저부 측벽에 형성된 상기 제 1 스페이서 측벽에 형성된 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 제 1 스페이서 및 상기 제 2 스페이서 측벽에 구비되는 제 3 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자 .
  9. 반도체 기판 상부에 비트라인 도전물질 및 하드마스크층을 순차적으로 형성하는 단계;
    상기 하드마스크층 및 비트라인 도전물질을 패터닝하여 비트라인을 형성하는 단계;
    상기 비트라인 측벽에 제 1 스페이서를 형성하는 단계; 및
    상기 제 1 스페이서 보다 낮은 유전율을 갖는 제 2 스페이서를 상기 비트라인 도전물질 측벽의 상기 제 1 스페이서 측벽에 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 삭제
  11. 청구항 9에 있어서,
    상기 제 1 스페이서는 질화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 9에 있어서,
    상기 제 2 스페이서는 산화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 9에 있어서,
    상기 제 2 스페이서는 상기 제 1 스페이서를 산화시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 9에 있어서,
    상기 제 2 스페이서를 형성하는 단계는
    상기 비트라인 상측에 형성된 상기 제 1 스페이서를 덮는 버퍼막을 형성하는 단계;
    상기 버퍼막에 의해 노출된 상기 제 1 스페이서 표면을 산화시키는 단계; 및
    상기 버퍼막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 14에 있어서,
    상기 버퍼막을 형성하는 단계에서,
    상기 버퍼막은 상기 하드마스크층 상부 및 측벽에 형성된 상기 제 1 스페이서를 덮는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 14에 있어서,
    상기 버퍼막은 산화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 14에 있어서,
    상기 버퍼막은 USG(Undoped Silicate Glass)막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 청구항 14에 있어서,
    상기 버퍼막은 건식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 청구항 9에 있어서,
    상기 제 2 스페이서를 형성하는 단계 이후,
    상기 제 2 스페이서 측벽에 제 3 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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