KR20120057462A - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 반도체 기판 상에 구비되고, 하부의 폭이 상부의 폭보다 큰 비트라인과, 상기 비트라인 상부에 연결되는 금속콘택플러그를 포함하여, 본 발명은 비트라인과 인접한 도전배선들과의 스페이스를 미세화하여 금속 콘택플러그가 비트라인 하부 게이트와 쇼트되지 않도록 하여 펀치 현상이 방지할 수 있는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 금속 콘택플러그를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
메모리 소자의 고집적화, 소형화 및 고속화에 따라 커패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 커패시터의 정전 용량은 최소한 확보되어야 한다. 최근에 반도체 소자의 크기가 nm급 극미세소자까지 작아짐에 따라 소자의 개발 공정에서 커패시터의 용량 확보를 위해 커패시터 산화막(Capacitor Oxide)의 높이가 높아지는 추세이다. 그에 따라, 금속 콘택(Metal Contact)의 단차가 점증적으로 높아진다. 여기서, 금속 콘택이라 함은 커패시터의 상부 전극, 주변 회로 영역의 비트라인 및 트랜지스터의 소스/드레인에 연결되는 메탈 배선을 위한 콘택을 일컫는다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 소자분리막(미도시)에 의해 정의되는 활성영역(10) 상부에 폴리실리콘층(12a), 게이트 전극층(12b) 및 하드마스크층(12c)의 적층구조를 갖는 게이트(12)를 형성한다. 이어서, 게이트(12)를 포함하는 활성영역(10) 상부에 층간절연막(14)을 형성하고, 층간절연막(14) 상부에 비트라인 전극층(16a) 및 하드마스크층(16b)의 적층구조를 갖는 비트라인(16)을 형성한다.
그 다음, 비트라인(16) 상부에 층간절연막(18,20)을 형성한 후, 비트라인 전극층(16a)이 노출되도록 층간절연막(20,18)을 식각하여 금속콘택홀(22)을 형성한다. 여기서, 금속콘택홀(22)은 비트라인 전극층(16a)이 노출되도록 형성되어야 하나, 반도체 소자의 고집적화로 인해 금속콘택홀과 비트라인 전극층(16a)의 오버레이 마진이 감소하여 오정렬되기 쉽기 때문에 층간절연막(14)까지 식각하여 게이트 전극층(12b)을 노출시켜 'A'와 같은 펀치(punch) 현상이 유발된다.
이어서, 게이트 전극층(12b)이 노출되도록 층간절연막(14)이 식각된 금속콘택홀(22)에 도전층을 매립하여 금속콘택 플러그(24)를 형성한다. 이때, 금속콘택플러그(24)는 게이트 전극층(12b)과 쇼트되어 반도체 소자의 특성을 저하시키고 불량을 유발하는 문제가 있다.
본 발명은 반도체 소자의 고집적화로 금속 콘택플러그와 비트라인의 오버레이 마진이 감소하여 금속 콘택플러그가 비트라인 하부의 게이트와 쇼트되어 불량을 유발하는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 하부 구조물 상부에 구비되며, 하부의 폭이 상부의 폭보다 큰 비트라인의 일측에 구비되는 제 1 절연막과, 상기 제 1 절연막과 이웃하는 상기 비트라인의 반대측에 구비되는 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조와, 상기 비트라인 상부에 연결되는 금속콘택플러그를 포함하는 것을 특징으로 한다.
그리고, 상기 하부 구조물은 상기 반도체 기판 상에 구비되는 게이트와, 상기 게이트 사이에 구비되고, 상기 게이트와 이격되며 상기 반도체 기판 상부와 상기 비트라인 하부 사이에 연결되는 비트라인 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 절연막 패턴은 상기 1 절연막과 상이한 식각선택비를 갖는 것을 특징으로 한다.
그리고, 상기 제 3 절연막은 제 2 절연막과 상이한 식각선택비를 갖는 것을 특징으로 한다.
그리고, 상기 비트라인의 하부는 상기 비트라인의 상부보다 상기 제 2 절연막 패턴의 폭과 상기 제 3 절연막 폭의 차이만큼 큰 폭을 갖는 것을 특징으로 한다.
그리고, 상기 비트라인은 상기 제 2 절연막 패턴 및 상기 제 3 절연막의 적층 구조를 중심으로 대칭되는 형태를 갖는 것을 특징으로 한다.
그리고, 상기 제 1 절연막은 동일한 폭을 갖는 것을 특징으로 한다.
그리고, 상기 제 1 절연막과 이웃한 면의 상기 비트라인은 수직한 프로파일을 갖는 것을 특징으로 한다.
그리고, 상기 비트라인은 'ㄴ'의 형태를 포함하는 것을 특징으로 한다.
그리고, 상기 1 절연막은 상부의 폭이 하부의 폭보다 큰 것을 특징으로 한다.
그리고, 상기 비트라인은 'ㅗ'의 형태를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 하부 구조물 상부에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막과 이격되도록 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조를 형성하는 단계와, 상기 제 1 절연막 및 상기 적층구조 사이에 하부의 폭이 상부의 폭보다 큰 비트라인을 형성하는 단계와, 상기 비트라인 상부에 금속콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 하부 구조물을 형성하는 단계는 상기 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트 상부에 제 1 층간절연막을 형성하는 단계와, 상기 게이트와 이격되는 상기 게이트 사이의 영역이 노출되도록 상기 제 1 층간절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 도전물질을 형성하여 비트라인 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 절연막은 상기 제 1 층간절연막 상부에 하나의 상기 게이트를 중심으로 서로 이웃하는 두개의 비트라인 콘택플러그가 노출되도록 형성하는 것을 특징으로 한다.
그리고, 상기 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조를 형성하는 단계는 상기 제 1 절연막을 포함하는 상기 비트라인 콘택플러그 및 상기 제 1 층간절연막 상부에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 상부에 제 3 절연막을 형성하는 단계와, 상기 제 1 절연막이 노출되도록 상기 제 3 절연막에 평탄화 식각 공정을 수행하는 단계와, 상기 비트라인 콘택플러그가 노출되도록 상기 제 2 절연막을 식각하여 상기 제 2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 절연막을 식각하는 단계는 습식식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 제 2 절연막을 식각하는 단계는 상기 제 2 절연막 패턴의 폭이 상기 제 3 절연막의 폭보다 작은 폭을 갖도록 수행되는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계는 화학적 기상 증착법(Chemical Vapor Deposition)으로 수행되는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 제 1 절연막을 제거하는 단계와, 상기 비트라인 및 상기 제 3 절연막 상부에 상기 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 상부에 상기 제 3 절연막을 형성하는 단계와, 상기 비트라인이 노출되도록 상기 제 3 절연막에 평탄화 식각 공정을 수행하는 단계와, 상기 제 3 절연막의 폭보다 작은 폭을 갖도록 상기 제 2 절연막을 식각하여 상기 제 1 트렌치와 세로축을 중심으로 대칭되는 제 2 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 트렌치를 형성하는 단계 이후, 상기 제 2 트렌치에 비트라인 도전층을 매립하여 상기 비트라인의 하부를 확장시키는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 금속콘택플러그를 형성하는 단계는 상기 비트라인을 포함하는 제 1 절연막 및 상기 제 3 절연막 상부에 제 2 층간절연막을 형성하는 단계와, 상기 비트라인이 노출되도록 제 2 층간절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 금속물질을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 층간절연막은 상기 제 3 절연막과 상이한 식각선택비를 갖는 것을 특징으로 한다.
본 발명은 비트라인과 인접한 도전배선들과의 스페이스를 미세화하여 금속 콘택플러그가 비트라인 하부 게이트와 쇼트되지 않도록 하여 펀치 현상이 방지할 수 있는 효과를 제공한다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 반도체 소자는 하부 구조물 상부에 구비되며, 하부의 폭이 상부의 폭보다 큰 비트라인(116a)의 일측에 구비되는 제 1 절연막(108)과, 제 1 절연막(108)과 이웃하는 비트라인(116a)의 반대측에 구비되는 제 2 절연막 패턴(112a)과 상기 제 2 절연막 패턴(112a)보다 큰 폭을 갖는 제 3 절연막(114)의 적층 구조와, 비트라인(116a) 상부에 연결되는 금속콘택플러그(120)를 포함한다.
여기서, 하부 구조물은 반도체 기판(100) 상에 구비되는 게이트(102)와, 게이트(102) 사이에 구비되고 게이트(102)와 이격되며 반도체 기판(100) 상부와 비트라인(116a) 하부 사이에 연결되는 비트라인 콘택플러그(106)와, 게이트(102)와 비트라인 콘택플러그(106)를 절연하는 제 1 층간절연막(104)을 더 포함하는 것이 바람직하다.
또한, 본 발명의 반도체 소자는 서로 이웃하는 금속콘택플러그(120)의 사이를 절연시키는 제 2 층간절연막(118)을 더 포함하는 것이 바람직하다. 비트라인(116a)은 제 2 절연막 패턴(112a) 및 제 3 절연막(114)의 적층구조에 의해 이격되는 것이 바람직하고, 비트라인(116a)은 제 2 절연막 패턴(112a) 및 제 3 절연막(114)의 적층구조를 중심으로 대칭되는 형태를 갖는 것이 바람직하다. 따라서, 제 2 절연막 패턴(112a)과 이웃한 비트라인(116a)의 하부는 제 3 절연막(114)폭과 제 2 절연막 패턴(112a)폭의 차이만큼 큰 폭을 갖는 것이 바람직하다.
제 1 절연막(108)은 동일한 폭으로 형성되기 때문에 제 1 절연막(108)과 이웃한 면의 비트라인(116a) 또한 수직한 프로파일을 갖는 것이 바람직하다. 하지만, 비트라인(116a)은 반드시 수직한 프로파일을 갖는 것에 한정되는 것은 아니고 변경 가능하다. 예를들어 제 1 절연막(108)이 동일한 폭으로 형성하지 않고 서로 다른 폭을 갖도록 형성되는 경우 즉, 제 1 절연막(108)의 하부가 상부보다 작은 폭을 가져 제 2 절연막 패턴(112a)과 제 3 절연막(114)과 같은 프로파일을 갖는다면 하부가 상부보다 큰 폭을 갖는 비트라인(116a)을 형성할 수 있다. 따라서, 비트라인(116a)의 프로파일은 'ㄴ' 이외에도 'ㅗ' 와 같은 형태를 가질 수 있다.
이처럼, 비트라인(116a)이 상부의 폭보다 하부의 폭이 크기 때문에 금속콘택플러그(120)가 오정렬되더라도 게이트(102)와 쇼트되는 것을 용이하게 방지할 수 있다.
상술한 구성을 갖는 본 발명의 반도체 소자의 형성 방법은 다음과 같다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(100) 상에 게이트 산화막(102a), 게이트 금속층(102b) 및 하드마스크층(102c)을 형성한 후 패터닝하여 게이트(102)를 형성한다. 이어서, 게이트(102) 상부에 제 1 층간절연막(104)을 형성한 후, 반도체 기판(100)이 노출되도록 제 1 층간절연막(104)을 식각하여 콘택홀을 형성하고, 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그(106)를 형성한다. 이어서, 제 1 층간절연막(104) 및 비트라인 콘택플러그(106) 상부에 제 1 절연막(108)을 형성하고, 제 1 절연막(108) 상부에 마스크 패턴(110)을 형성한다.
여기서, 제 1 절연막(108)은 게이트(102)와 후속 공정에서 형성되는 비트라인(미도시)이 서로 절연되도록 형성하는 것으로 산화막 또는 질화막을 포함하는 것이 바람직하다. 그리고, 마스크 패턴(110)은 감광막을 도포한 후 노광 마스크를 이용한 노광 및 현상 공정을 수행하여 형성되는 감광막 패턴을 포함하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 마스크 패턴(110)을 식각마스크로 하나의 상기 게이트(102)를 중심으로 서로 이웃하는 두개의 비트라인 콘택플러그(106)가 노출되도록 제 1 절연막(108)을 식각하여 트렌치(109)를 형성한다. 여기서 트렌치(109)는 후속 공정에 비트라인이 형성될 영역을 정의하는 것이 바람직하다. 이어서, 트렌치(109)를 포함하는 제 1 절연막(108) 상부에 제 2 절연막(112)을 형성한 후, 제 2 절연막(112) 상부에 제 3 절연막(114)을 형성한다. 여기서, 제 2 절연막(112)은 제 1 절연막(108)과 상이한 습식 식각선택비를 갖는 것이 바람직하다. 예를 들면, 산화막을 포함할 수 있다. 그리고, 제 3 절연막(114)은 제 2 절연막(112)과 상이한 습식 식각선택비를 갖는 것이 바람직하다. 예를 들면, 질화막을 포함할 수 있다.
도 3c에 도시된 바와 같이, 제 1 절연막(108)이 노출되도록 제 2 절연막(112) 및 제 3 절연막(114)에 평탄화 식각 공정을 수행한다. 따라서, 트렌치(109)의 저부 및 측벽 제 2 절연막(112)이 형성되고, 제 2 절연막(112) 상부에 제 3 절연막(114)이 형성되어 트렌치(109)가 완전히 매립되도록 하는 것이 바람직하다.
도 3d에 도시된 바와 같이, 제 2 절연막(112)에 비트라인 콘택플러그(106)가 노출되도록 습식 식각을 수행하여 제 2 절연막 패턴(112a)을 형성한다. 여기서, 제 2 절연막 패턴(112a)이 형성되면서 정의되는 트렌치(115)는 후속 공정에서 비트라인(미도시)이 형성될 영역이다.
즉, 제 3 절연막(114)과 제 2 절연막 패턴(112a)의 폭은 후속 공정에서 트렌치(115)에 매립되는 비트라인(미도시)을 이격시키는 스페이스의 폭이 된다. 여기서, 제 3 절연막(114)은 도 3b에 도시된 바와 같이, 제 2 절연막(112)의 두께에 의해 정의되므로 비트라인을 이격시키는 스페이스의 폭에 따라 제 2 절연막(112)의 두께를 조절하여 형성하는 것이 바람직하다. 그리고, 제 2 절연막 패턴(112a)은 습식 식각 시간을 조절하여 비트라인 콘택플러그(106)를 노출시키며 제 2 절연막 패턴(112a)의 폭이 제 3 절연막(114)보다 작은 폭을 갖도록 형성하는 것이 바람직하다.
도 3e에 도시된 바와 같이, 트렌치(115)가 매립되도록 비트라인 도전층(116)을 형성한다. 여기서 비트라인 도전층(116)은 트렌치(115) 내부에도 용이하게 매립될 수 있도록 화학적 기상 증착법(Chemical Vapor Deposition)으로 수행되는 것이 바람직하다.
도 3f에 도시된 바와 같이, 제 1 절연막(108) 및 제 3 절연막(114)이 노출되도록 비트라인 도전층(116)에 평탄화 식각 공정을 수행하여 비트라인(116a)을 형성한다. 여기서, 비트라인(116a)은 제 2 절연막 패턴(112a) 및 제 3 절연막(114)에 의해 이격되는데, 제 2 절연막 패턴(112a)의 폭은 제 3 절연막(114)보다 작은 폭을 갖기 때문에 제 2 절연막 패턴(112a)에 의해 이격되는 비트라인의 폭은 제 3 절연막(114)에 의해 이격되는 비트라인의 폭보다 크다. 즉, 비트라인(116a)은 하부의 폭이 상부의 폭보다 큰 형태로 형성된다.
도시되지는 않았지만, 비트라인 하부의 폭을 확장시키기 위하여 다음의 방법을 추가로 실시할 수 있다. 비트라인(116a)을 형성한 후, 제 1 절연막(108)을 제거하고 도 3b 내지 도 3f의 공정을 추가적으로 수행한다. 이 경우도 제 3 절연막(114)의 폭보다 작은 폭을 갖도록 제 2 절연막이 식각되면서 트렌치를 추가적으로 형성하게 되는데 이와 같이 추가적으로 형성되는 트렌치는 수직한 프로파일을 갖는 비트라인의 측벽 즉, 제 1 절연막(108)과 이웃하던 비트라인(116a)의 면(비트라인이 'ㄴ'인 경우에는 세로축을 의미함)을 중심으로 하여 대칭되어 형성된다. 따라서, 트렌치에 매립되는 비트라인의 형상은 'ㅗ'의 형상을 가지므로 'ㄴ'의 형상보다 하부의 폭이 확장된다. 따라서, 후속 공정에서 형성되는 금속콘택플러그(120, 도 3g)가 게이트(120)와 쇼트되는 문제를 더욱 용이하게 방지할 수 있다.
도 3g에 도시된 바와 같이, 제 1 절연막(108a), 제 3 절연막(114) 및 비트라인(116a) 상부에 제 2 층간절연막(118)을 형성한 후, 비트라인(116a)이 노출되도록 제 2 층간절연막(118)을 식각하여 콘택홀을 형성하고 콘택홀에 금속물질을 매립하여 금속콘택플러그(120)를 형성한다.
여기서 제 2 층간절연막(118)은 제 3 절연막(114)과 건식 식각비가 상이한 물질로 형성하는 것이 바람직하다. 이는 금속콘택플러그(120) 형성을 위한 콘택홀 형성 시 제 2 층간절연막(118)이 식각될 때 제 3 절연막(114)의 일부가 식각되는 것을 방지하여 게이트와 쇼트되는 것을 방지할 수 있다.
그리고, 금속콘택플러그(120)는 상부의 폭보다 하부의 폭이 큰 비트라인(116a)과 접속되기 때문에 금속콘택플러그(120) 형성 시 비트라인 하부에 구비되는 게이트와 쇼트되어 유발되는 불량을 방지할 수 있다.
상술한 바와 같이, 본 발명은 비트라인(116a)이 제 3 절연막(114) 및 제 3 절연막(114)보다 작은 폭을 갖는 제 2 절연막 패턴(112a)에 의해 이격되도록 하여 비트라인(116a) 하부에 위치하는 게이트와 금속콘택플러그가 쇼트되는 문제를 방지할 수 있다. 그리고, 제 2 절연막 패턴(112a) 및 제 3 절연막(114)의 폭을 조절함으로써 비트라인의 스페이스를 용이하게 조절할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (22)

  1. 하부 구조물 상부에 구비되며, 하부의 폭이 상부의 폭보다 큰 비트라인의 일측에 구비되는 제 1 절연막;
    상기 제 1 절연막과 이웃하는 상기 비트라인의 반대측에 구비되는 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조;
    상기 비트라인 상부에 연결되는 금속콘택플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 반도체 기판 상에 구비되는 게이트; 및
    상기 게이트 사이에 구비되고, 상기 게이트와 이격되며 상기 반도체 기판 상부와 상기 비트라인 하부 사이에 연결되는 비트라인 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제 2 절연막 패턴은 상기 1 절연막과 상이한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제 3 절연막은 제 2 절연막과 상이한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 비트라인의 하부는 상기 비트라인의 상부보다
    상기 제 2 절연막 패턴의 폭과 상기 제 3 절연막 폭의 차이만큼 큰 폭을 갖는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 비트라인은
    상기 제 2 절연막 패턴 및 상기 제 3 절연막의 적층 구조를 중심으로 대칭되는 형태를 갖는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제 1 절연막은 동일한 폭을 갖는 것을 특징으로 하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 제 1 절연막과 이웃한 면의 상기 비트라인은 수직한 프로파일을 갖는 것을 특징으로 하는 반도체 소자.
  9. 청구항 7에 있어서,
    상기 비트라인은 'ㄴ'의 형태를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 1에 있어서,
    상기 1 절연막은
    상부의 폭이 하부의 폭보다 큰 것을 특징으로 하는 반도체 소자.
  11. 청구항 10에 있어서,
    상기 비트라인은 'ㅗ'의 형태를 포함하는 것을 특징으로 하는 반도체 소자.
  12. 하부 구조물 상부에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막과 이격되도록 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조를 형성하는 단계;
    상기 제 1 절연막 및 상기 적층구조 사이에 하부의 폭이 상부의 폭보다 큰 비트라인을 형성하는 단계; 및
    상기 비트라인 상부에 금속콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 12에 있어서,
    상기 하부 구조물을 형성하는 단계는
    상기 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트 상부에 제 1 층간절연막을 형성하는 단계;
    상기 게이트와 이격되는 상기 게이트 사이의 영역이 노출되도록 상기 제 1 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀이 매립되도록 도전물질을 형성하여 비트라인 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 제 1 절연막은 상기 제 1 층간절연막 상부에 하나의 상기 게이트를 중심으로 서로 이웃하는 두개의 비트라인 콘택플러그가 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 14에 있어서,
    상기 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조를 형성하는 단계는
    상기 제 1 절연막을 포함하는 상기 비트라인 콘택플러그 및 상기 제 1 층간절연막 상부에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막 상부에 제 3 절연막을 형성하는 단계;
    상기 제 1 절연막이 노출되도록 상기 제 3 절연막에 평탄화 식각 공정을 수행하는 단계; 및
    상기 비트라인 콘택플러그가 노출되도록 상기 제 2 절연막을 식각하여 상기 제 2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 15에 있어서,
    상기 제 2 절연막을 식각하는 단계는
    습식식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 15에 있어서,
    상기 제 2 절연막을 식각하는 단계는
    상기 제 2 절연막 패턴의 폭이 상기 제 3 절연막의 폭보다 작은 폭을 갖도록 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 13에 있어서,
    상기 비트라인을 형성하는 단계는
    화학적 기상 증착법(Chemical Vapor Deposition)으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 12에 있어서,
    상기 비트라인을 형성하는 단계 이후
    상기 제 1 절연막을 제거하는 단계;
    상기 비트라인 및 상기 제 3 절연막 상부에 상기 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막 상부에 상기 제 3 절연막을 형성하는 단계;
    상기 비트라인이 노출되도록 상기 제 3 절연막에 평탄화 식각 공정을 수행하는 단계; 및
    상기 제 3 절연막의 폭보다 작은 폭을 갖도록 상기 제 2 절연막을 식각하여 상기 제 1 트렌치와 세로축을 중심으로 대칭되는 제 2 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 19에 있어서,
    상기 제 2 트렌치를 형성하는 단계 이후,
    상기 제 2 트렌치에 비트라인 도전층을 매립하여 상기 비트라인의 하부를 확장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 청구항 12에 있어서,
    상기 금속콘택플러그를 형성하는 단계는
    상기 비트라인을 포함하는 제 1 절연막 및 상기 제 3 절연막 상부에 제 2 층간절연막을 형성하는 단계;
    상기 비트라인이 노출되도록 제 2 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀이 매립되도록 금속물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  22. 청구항 21에 있어서,
    상기 제 2 층간절연막은 상기 제 3 절연막과 상이한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
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