JP2014175316A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】セルトランジスタが形成されたセル領域と周辺回路トランジスタが形成された周辺回路領域を有する半導体装置の製造において、前記セルトランジスタのビット線開口形成後、ＢＨＦ処理によりメタルゲート電極層間絶縁膜が目減りし、窒化物からなるビット線層間絶縁膜の庇が形成され、前記庇によりビット線形成のエッチング工程の際に導電膜の残渣が生じ、隣接ビット線が短絡することを防止する。
【解決手段】前記セルトランジスタの製造において、同程度のエッチングレートを有する材料を用いてメタルゲート電極層間絶縁膜とビット線層間絶縁膜を形成する工程と、前記ビット線層間絶縁膜と同程度のエッチングレート工程を有する材料を用いてビット線層間絶縁膜用ハードマスクを形成する工程を有する半導体装置の製造方法。
【選択図】図３

Description

本発明は半導体装置および半導体装置の製造方法に関する。

近年、半導体装置の大容量化に伴い、ＤＲＡＭ等の半導体メモリを高密度に実装する技術が開発されている。また、限られた実装面積内に大容量メモリを製造するために、１つの半導体パッケージに複数のＤＲＡＭを積層搭載し、ＤＲＡＭ間を貫通する電極を形成して電気的に接続する技術が知られている。さらに、多数のＭＯＳトランジスタを半導体装置のメモリセル領域に集積することにより、半導体装置の高密度化を実現する技術も知られているが、隣接するＭＯＳトランジスタ同士の距離も短くなるため、ＭＯＳトランジスタのゲート長も短くなる。そのため、短チャネル効果の抑制が困難になり、目的とするトランジスタ特性が得られなくなっている。

このような、ＭＯＳトランジスタの短チャネル効果の問題を回避するために、半導体基板内に形成した溝に金属膜等の導電体を埋め込むことによりゲート電極を形成する埋め込みメタルゲート型のトランジスタが採用されている。

その一例として、特許文献１には、埋め込みメタルゲート型トランジスタをメモリセル領域に用いたＤＲＡＭとその製造方法が開示されている。このＤＲＡＭには、埋設性およびエッチング耐性を有する材料（硼素リンケイ酸ガラス等）からなる埋め込み絶縁膜が導入されているため、埋め込みメタルゲート電極形成用の溝内の層間絶縁膜のエッチング時における埋め込み絶縁膜のエッチングが回避される。

ＤＲＡＭには、上記のような埋め込みメタルゲート型トランジスタ等のセルトランジスタが形成されたメモリセル領域と、メモリセルのワード線（ゲート電極）とビット線の電圧等を制御するための周辺回路等が形成された周辺回路領域とを備えたものが多い。そのような構成を備えたＤＲＡＭにおいては、駆動電圧特性を高めるために周辺回路トランジスタのみに高誘電率ゲート絶縁膜を導入することがある。高誘電率ゲート絶縁膜を用いる場合には、高誘電率ゲート絶縁膜とメタルゲート電極のエッチングレートの差を勘案し、周辺回路トランジスタの加工よりもセルトランジスタの加工を先に行う。また、セルトランジスタのメタルゲート電極上に形成されるメタルゲート電極保護絶縁膜の材料が酸化膜から窒化膜に変更される。

上記構成を備えたＤＲＡＭのセルトランジスタの埋め込みメタルゲート電極とビット線の構成について、図８２〜図８５を参照しながら具体的に説明する。図８３に示すように、シリコン基板からなる半導体基板２０１上には、セル領域を個々の活性領域に区分する溝が形成され、同時に活性領域２０２が規定されている。また、半導体基板２０１と溝の内壁を覆うように基板絶縁膜２０５が形成されている。基板絶縁膜２０５で囲まれた溝の内部には絶縁体が埋め込まれ、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）２０８が形成されている。また、図８２及び８３に示すように、活性領域２０２を複数のソースドレイン領域に分割するように、活性領域２０２の延在方向に交差する方向に延在する埋め込みゲート電極形成用の溝が形成されている。この埋め込みゲート電極形成用の溝の内壁にシリコン酸化膜等からなるゲート絶縁膜２１０が形成され、ゲート絶縁膜２１０に囲まれて形成された埋め込みゲート電極形成用の溝の下部にメタルゲート電極２１５が形成されている。メタルゲート電極２１５上にはシリコン窒化膜からなるメタルゲート電極保護絶縁膜２１６とシリコン酸化膜からなるメタルゲート電極層間絶縁膜２１７が形成されている。ＳＴＩ２０８と基板絶縁膜２０５とメタルゲート電極層間絶縁膜２１７を覆うように、シリコン窒化膜からなるビット線層間絶縁膜２２２が形成されている。

上記構成を備えたＤＲＡＭにおいては、図８３〜図８５に示すように、メタルゲート電極層間絶縁膜２１７とビット線層間絶縁膜２２２の一部がエッチングにより除去されて設けられたビット線開口に、導電性ポリシリコンからなるビット線半導体膜２２６とタングステン等の金属からなるビット線導電膜２２８で構成されるビット線２３２が形成されている。ビット線２３２は活性領域２０２の延在方向と埋め込みメタルゲート電極２１５の延在方向の双方に交差する方向に延在している。ビット線導電膜２２８上には、シリコン窒化膜からなる保護絶縁膜２３０が形成されている。
活性領域内でビット線半導体膜２２６の底面に接している部分は、セルトランジスタのビットコンタクト２２９として機能する。また、活性領域のうちＳＴＩ２０８と埋め込みメタルゲート電極２１５に挟まれた部分はセルトランジスタのソースドレイン領域として機能し、この後の製造工程において、ソースドレイン領域に接するように形成されるコンタクトプラグ、コンタクトプラグ上に形成される上部配線やキャパシタと電気的に接続される。

特開２０１１−１２９７６０号公報

上述のような埋込メタルゲート型トランジスタをセルトランジスタに用いる半導体装置の製造方法においては、図８６〜図８９に示すようにビット線開口２２５を形成した後、ビット線開口２２５内にポリシリコン等の導電膜を形成する前に、活性領域２０２表面の自然酸化膜を除去するためのバッファフッ酸処理（以下、ＢＨＦ処理という）を行う。しかしながら、発明者らがこの方法による半導体装置の製造について鋭意検討を行った結果、ＢＨＦ処理工程の際に、メタルゲート電極層間絶縁膜２１７が目減りし、ビット線層間絶縁膜２２２の庇２２２ｘが形成されることが判明した。

ビット線層間絶縁膜２２２の庇２２２ｘが形成された状態で、図９０〜図９３に示すように、ビット線開口とビット線層間絶縁膜２２２を覆うようにしてビット線半導体膜２２６と、ビット線導電膜２２８と、保護絶縁膜２３０からなる積層膜を形成すると、ビット線層間絶縁膜２２２の庇２２２ｘの下部の空間２２５ｘ（図８７、図８８参照）にビット線半導体膜下部２２６ｘが形成される（図９２）。その状態から積層膜の一部をエッチングしてビット線を形成すると、図８４に示すように、ビット線層間絶縁膜２２２の庇２２２ｘがストッパになり、庇２２２ｘにビット線半導体膜下部２２６ｘが残存する。その結果、残存したビット線半導体膜下部２２６ｘにより、隣接するビット線が短絡してしまうことが判明した。

上記の問題を解決するために、本発明の半導体装置の製造方法は、基板に設けられたゲート電極開口の下部にセルゲート絶縁膜を介してセルゲート電極を形成する工程と、前記セルゲート電極上の前記ゲート電極開口の内部に第２の絶縁膜を形成して前記基板と前記第２の絶縁膜を覆うように第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第１の導電体からなる第１層間絶縁膜用ハードマスクを形成する工程と、前記第１層間絶縁膜用ハードマスク膜と前記第１の層間絶縁膜と前記第２の絶縁膜の一部をエッチングにより除去して前記第２の絶縁膜と前記セルゲート電極に隣接する前記基板とを露出させるビット線開口を形成する工程と、前記ビット線開口の内壁にバッファフッ酸処理を施す工程と、前記ビット線開口と前記第１層間絶縁膜用ハードマスクの上に前記第２の導電体からなる第１のビット膜と第３の導電体からなる第２のビット膜を順次積層して形成する工程と、前記ビット線開口及びその上方の前記第１層間絶縁膜用ハードマスクと前記第１のビット膜と前記第２のビット膜が残存するように前記第１層間絶縁膜用ハードマスクと前記第１のビット膜と前記第２のビット膜をエッチングにより除去し、前記第２および第３の導電体からなるセルビット線を形成する工程と、を有し、前記バッファフッ酸処理を施す工程のエッチングにおける前記第１の層間絶縁膜の前記第２の絶縁膜に対する選択比を低くすると共に、前記セルビット線を形成する工程のエッチングにおける前記第１層間絶縁膜用ハードマスクの前記第１のビット膜に対する選択比を低くすることを特徴とする。

また、本発明の半導体装置は、基板に設けられたゲート電極開口の下部にセルゲート絶縁膜を介して設けられたセルゲート電極と、前記セルゲート電極上の前記ゲート電極開口の内部に設けられた第２の絶縁膜と、前記基板と前記第２の絶縁膜の端部上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜に覆われていない前記第２の絶縁膜と前記セルゲート電極に隣接する前記基板とを露出させるように形成されたビット線開口に、第１の導電体からなる第１層間絶縁膜用ハードマスクを含んで設けられた前記第２の導電体からなる第１のビット膜と第３の導電体からなる第２のビット膜が積層されてなるセルビット線と、を有し、前記第１の層間絶縁膜は前記ビット線開口形成時のバッファフッ酸処理のエッチングにおける前記第２の絶縁膜に対する選択比が低い材質から構成され、前記第１の導電体は前記セルビット線を形成する工程のエッチングにおける前記第２の導電体に対する選択比が低いことを特徴とする。

本発明によれば、セルゲート電極上に、ＢＨＦ処理のエッチング条件におけるエッチングレートが同程度である第２の絶縁膜と第1の層間絶縁膜が形成される。これにより、ビット線開口内の自然酸化膜を除去するためのＢＨＦ処理の際に、メタルゲート電極層間絶縁膜とビット線層間絶縁膜のエッチングが同程度に行われるため、ビット線層間絶縁膜の庇の形成を防ぐことができる。
また、セルビット線形成時のハードマスクとして、ビット線層間絶縁膜上に、ビット線形成時のエッチング条件におけるエッチングレートが第1のビット膜の材料である第２の導電体と同程度の第１の導電体からなる第１層間絶縁膜用ハードマスクが形成される。これにより、ビット線形成時のエッチング工程でビット線層間絶縁膜とビット線半導体膜とのエッチングレートの差をなくし、セルビット線となる部分以外のビット線層間絶縁膜用ハードマスクの庇部分、ビット線半導体膜下部を含むビット線半導体膜、第２のビット膜からなる積層膜のエッチングを行うことができる。
上記の結果、ラインアンドスペース（ＬＳ）形状のビット線を加工する際に、隣接するビット線間のビット線半導体膜下部が残存しないため、隣接ビット線の短絡を確実に防止できる。

本発明の第１実施形態における半導体装置の構成を示す平面図である。 本発明の第１実施形態における半導体装置の要部の構成を示す平面図である。 本発明の第１実施形態における半導体装置の要部の構成を示す断面図であって、図２に示すＡ−Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の要部の構成を示す断面図であって、図２に示すＢ−Ｂ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の要部の構成を示す断面図であって、図２に示すＣ−Ｃ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図６に示すＡ−Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図６に示すＢ−Ｂ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図６に示すＣ−Ｃ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１０に示すＡ−Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１０に示すＢ−Ｂ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１０に示すＣ−Ｃ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１４に示すＡ−Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１４に示すＢ−Ｂ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１４に示すＣ−Ｃ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１８に示すＡ−Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１８に示すＢ−Ｂ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１８に示すＣ−Ｃ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図２２に示すＡ−Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図２２に示すＢ−Ｂ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図２２に示すＣ−Ｃ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図２６に示すＡ−Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図２６に示すＢ−Ｂ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図２６に示すＣ−Ｃ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３０に示すＡ−Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３０に示すＢ−Ｂ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３０に示すＣ−Ｃ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３４に示すＡ−Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３４に示すＢ−Ｂ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３４に示すＣ−Ｃ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３８に示すＡ−Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３８に示すＢ−Ｂ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３８に示すＣ−Ｃ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の構成を示す平面図である。 本発明の第２実施形態における半導体装置の要部の構成を示す平面図である。 本発明の第２実施形態における半導体装置の要部の構成を示す断面図であって、図４３に示すＡ−Ａ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の要部の構成を示す断面図であって、図４３に示すＢ−Ｂ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の要部の構成を示す断面図であって、図４３に示すＰ−Ｐ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図４７に示すＡ−Ａ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図４７に示すＢ−Ｂ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図４７に示すＰ−Ｐ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５１に示すＡ−Ａ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５１に示すＢ−Ｂ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５１に示すＰ−Ｐ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５５に示すＡ−Ａ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５５に示すＢ−Ｂ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５５に示すＰ−Ｐ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５９に示すＡ−Ａ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５９に示すＢ−Ｂ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５９に示すＰ−Ｐ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図６３に示すＡ−Ａ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図６３に示すＢ−Ｂ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図６３に示すＰ−Ｐ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図６７に示すＡ−Ａ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図６７に示すＢ−Ｂ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図６７に示すＰ−Ｐ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図７１に示すＡ−Ａ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図７１に示すＢ−Ｂ´線に沿った断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図７１に示すＰ−Ｐ´線に沿った断面図である。 本発明の第３実施形態における半導体装置の一製造工程を示す断面図であって、図４３に示すＡ−Ａ´線に沿った断面図である。 本発明の第３実施形態における半導体装置の一製造工程を示す断面図であって、図４３に示すＢ−Ｂ´線に沿った断面図である。 本発明の第３実施形態における半導体装置の一製造工程を示す断面図であって、図４３に示すＰ−Ｐ´線に沿った断面図である。 本発明の第３実施形態における半導体装置の一製造工程を示す平面図である。 本発明の第３実施形態における半導体装置の一製造工程を示す断面図であって、図７８に示すＡ−Ａ´線に沿った断面図である。 本発明の第３実施形態における半導体装置の一製造工程を示す断面図であって、図７８に示すＢ−Ｂ´線に沿った断面図である。 本発明の第３実施形態における半導体装置の一製造工程を示す断面図であって、図７８に示すＰ−Ｐ´線に沿った断面図である。 従来の半導体装置の一製造工程を示す平面図である。 従来の半導体装置の一製造工程を示す断面図であって、図８２に示すＡ−Ａ´線に沿った断面図である。 従来の半導体装置の一製造工程を示す断面図であって、図８２に示すＢ−Ｂ´線に沿った断面図である。 従来の半導体装置の一製造工程を示す断面図であって、図８２に示すＣ−Ｃ´線に沿った断面図である。 従来の半導体装置の一製造工程を示す平面図である。 従来の半導体装置の一製造工程を示す断面図であって、図８６に示すＡ−Ａ´線に沿った断面図である。 従来の半導体装置の一製造工程を示す断面図であって、図８６に示すＢ−Ｂ´線に沿った断面図である。 従来の半導体装置の一製造工程を示す断面図であって、図８６に示すＣ−Ｃ´線に沿った断面図である。 従来の半導体装置の一製造工程を示す平面図である。 従来の半導体装置の一製造工程を示す断面図であって、図９０に示すＡ−Ａ´線に沿った断面図である。 従来の半導体装置の一製造工程を示す断面図であって、図９０に示すＢ−Ｂ´線に沿った断面図である。 従来の半導体装置の一製造工程を示す断面図であって、図９０に示すＣ−Ｃ´線に沿った断面図である。

以下、本発明を適用した半導体装置およびその製造方法について、図面を参照して詳細に説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

（第１の実施形態）
始めに、図１を用いて、第１実施形態に係る半導体装置の一例であるＤＲＡＭチップ１００（半導体装置）の概略構成について説明する。図１は、ＤＲＡＭチップ１００のセル領域１０１と、周辺回路領域１０２の位置関係を説明するための平面図であるため、ＤＲＡＭチップ１００を構成する具体的な構成要素の図示を省略する。
図１に示すように、ＤＲＡＭチップ１００は、セル領域１０１と、セル領域１０１を囲むように形成された周辺回路領域１０２から構成されている。

セル領域１０１は、後述のセルトランジスタ及びキャパシタを含む複数のメモリセルが規則的に配置されている領域である。
周辺回路領域１０２は、例えば半導体チップ外部の入出力回路等の回路ブロックが配置される領域である。具体的には、図示略のビット線、ワード線の駆動回路、種々の増幅回路、半導体チップ外部の入出力回路等を含む、メモリセルアレイ以外の回路が設けられている。

次いで、図２及び図３を用い、セル領域１０１の構成について説明する。本実施形態のＤＲＡＭチップ１００は、図２に示すように、６Ｆ^２セル配置（Ｆは半導体装置の製造における最小加工寸法）とされている。
ＤＲＡＭチップ１００のセル領域１０１には、後述するＳＴＩ等の絶縁膜（素子分離絶縁膜）に区画された帯状かつ複数の活性領域２が、一定の間隔で形成されている。また、活性領域２はシリコンからなる基板１の表面に形成され、埋め込みメタルゲート電極１５（セルゲート電極）とビット線３２（セルビット線）の延在方向に対し、一定の角度で傾斜するように延在している。なお、活性領域２の平面形状や整列方向は、図２に示すものに限定されない。

埋め込みメタルゲート電極１５が活性領域２を縦断するように、図２におけるＹ方向に延在して基板１内に埋め込み形成されている。また、複数の埋め込みメタルゲート電極１５は、Ｙ方向に延在しつつ、互いにＸ方向に間隔を置いた状態で形成されている。埋め込みメタルゲート電極１５と活性領域２が交差する領域に、それぞれメモリセルが形成されている。

また、複数のビット線３２が埋め込みメタルゲート電極１５と直交するＸ方向に、一定の間隔で配置されている。

図３に示すように、キャパシタコンタクトプラグ３６（セルコンタクトプラグ）が、隣接するビット線３２同士の間で、埋め込みメタルゲート電極１５とＳＴＩ８との間の活性領域２とキャパシタコンタクトパッド３７（セルコンタクトパッド）とを接続するように形成されている。

キャパシタコンタクトパッド３７は、キャパシタコンタクトプラグ３６が形成される領域に対して、平面視で互い違いの位置に形成されている（図２参照）。キャパシタコンタクトパッド３７は、埋め込みメタルゲート電極１５の延在方向に沿って、１つおきに埋め込みメタルゲート電極１５上にその中心部が重なるように配置されている。また、図３に示すように、キャパシタコンタクトパッド３７はそれぞれ、キャパシタ４０に接続されている。

次に、図３〜図５を用いて、本実施形態のＤＲＡＭチップ１００を構成するメモリセルについて説明する。本実施形態のＤＲＡＭチップ１００のメモリセルは、図３に示すトランジスタ形成層とキャパシタ形成層と上部配線層から概略構成されている。

トランジスタ形成層は、埋め込みメタルゲート型トランジスタが形成されている領域であり、基板１と、埋め込みメタルゲート型トランジスタと、ビット線３２と、キャパシタコンタクトプラグ３６とを備えている。

基板１は、例えばｐ型のシリコン基板からなり、その表面（上部）に、活性領域２と素子分離絶縁膜が形成されている。また、素子分離絶縁膜は、基板１上に形成された素子分離溝の内面を覆うように形成された窒化シリコン膜からなる基板絶縁膜５と、基板絶縁膜５の内側を埋めるように形成された酸化シリコン膜（ＳｉＯ_２）からなるＳＴＩ８により構成されている。

活性領域２は素子分離絶縁膜により区画形成され、ライン状に延在している。これにより、従来の半導体装置において島状に形成された活性領域で問題となる、活性領域端部でのパターンの変形の問題を回避し、リソグラフィ技術により活性領域を所望の形状に精度良く形成することができる。

埋め込みメタルゲート電極１５はタングステン（Ｗ）等の高い融点を有する金属からなり、図３に示すＹ方向に延在すると共に、図３に示すＸ方向に複数配列されている。また、埋め込みメタルゲート電極１５は、後述する埋め込みゲート電極形成用の溝の底部に、ゲート絶縁膜１０（セルゲート絶縁膜）を介して埋め込み形成されている。また、埋め込みゲート電極形成用の溝と活性領域２とが接する領域には、埋め込みゲート型トランジスタの動作時にチャネル領域が形成される。
また、埋め込みメタルゲート電極１５の上面は、基板１の上面よりも下方に位置している。メタルゲート電極保護絶縁膜１６（第１の絶縁膜）が、埋め込みメタルゲート電極１５上と、埋め込みメタルゲート電極１５より上方のゲート絶縁膜１０上を覆うようにして形成されている。
さらに、メタルゲート電極保護絶縁膜１６で囲まれた空間を覆うように、メタルゲート電極層間絶縁膜１７（第２の絶縁膜）が形成されている。また、メタルゲート電極層間絶縁膜１７の上面が、基板１の上面とほぼ同一面になるように積層されている。メタルゲート電極保護絶縁膜１６の上面は、メタルゲート電極層間絶縁膜１７の上面及び基板１の上面より、掘り下げられている。メタルゲート電極保護絶縁膜１６とメタルゲート電極層間絶縁膜１７は、それぞれ例えばＬＰ−ＣＶＤ法（減圧ＣＶＤ法）によって形成された窒化シリコン膜（Ｓｉ_３Ｎ_４膜）とＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜からなるものである。

埋め込みメタルゲート電極１５は、図３に示すＹ方向に延在しつつ、Ｘ方向に複数離間した状態で形成されている。本実施形態の構造では図２と図３に示すように、２本の埋め込みメタルゲート電極１５とＳＴＩ８とがＸ方向において交互に設けられている。

なお、埋め込みメタルゲート電極１５間の基板１の上面側であって、活性領域２に相当する領域はビットコンタクト２９として機能する。また、この領域は後述するビット線と埋め込みメタルゲート電極１５の周囲の基板１内に形成されるチャネル領域との接続部である。この領域に、不純物半導体をドープした不純物拡散層を形成してもよい。また、埋め込みメタルゲート電極１５とＳＴＩ８との間の基板１の上面側であって、活性領域２に相当する領域にも、不純物半導体をドープした不純物拡散層を形成してもよい。これらの不純物半導体は、基板として前述のようにｐ型のシリコン基板で構成されていることから、ｎ型半導体を用いることが好ましい。そして、これらの不純物拡散層は埋め込みゲート型トランジスタのソースドレイン領域として機能する。

基板１の表面には、ビット線層間絶縁膜２０（第１の層間絶縁膜）が形成されている。ビット線層間絶縁膜２０は、後述するビット線形成時のＢＨＦ処理のエッチング条件において、メタルゲート電極層間絶縁膜１７に対する選択比が低い材料、即ち同条件において、エッチングレートがメタルゲート電極層間絶縁膜１７と同程度である材料を用いる。本実施形態においては、ビット線層間絶縁膜２０にＢＰＳＧ膜を用いることとして説明する。
また、ビット線層間絶縁膜２０には、酸化シリコン膜からなる周辺回路ゲート絶縁膜３４を介して、セル層間絶縁膜３５（第２の層間絶縁膜）が形成されている。セル層間絶縁膜３５には、酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜を用いることができる。

埋め込みメタルゲート電極１５と直交する方向（図３に示すＸ方向）に延在するようにビット線開口が形成されている。また、ビット線開口の底面は、ビットコンタクト２９とメタルゲート電極層間絶縁膜１７に接するように形成されている。このビット線開口に、ビット線３２が形成されている。

ビット線３２は、ポリシリコンからなるビット線半導体膜２６と、埋め込みメタルゲート電極１５と同様にタングステンなどの高い融点を有する金属からなるビット線金属膜２８と、窒化シリコン膜などの保護絶縁膜３０とが順次積層された３層構造となっている。詳細には、ビット線半導体膜２６は、後述する製造方法の説明においても述べるように、リン（Ｐ）などの不純物をドープした不純物ドープ型のポリシリコンからなる。図４及び図５に示すように、ビット線３２の幅方向両側には、ビット線３２の幅方向両側に位置するように窒化シリコン膜からなるライナー膜３３が形成されている。

ビット線３２内には、ビット線層間絶縁膜２０上に形成されたビット線層間絶縁膜用ハードマスクの庇２２ｘが含まれる。後述するビット線層間絶縁膜用ハードマスク（第１の層間絶縁膜）２１は、ビット線開口形成時のエッチング条件において、ビット線半導体膜２６に対する選択比が低い材料、即ち同条件において、エッチングレートがビット線半導体膜２６と同程度である材料を用いる。なお、ビット線層間絶縁膜用ハードマスク２１とビット線半導体膜２６が同材料で構成されていることが好ましい。本実施形態においては、ビット線層間絶縁膜用ハードマスク２１に、ビット線半導体膜２６と同様に、ポリシリコンを用いることとして説明する。従って、ビット線３２のビット線半導体膜２６に含まれる庇２２ｘもポリシリコンで構成される。

キャパシタコンタクトプラグ３６は、図３に示すように、ポリシリコンなどの不純物半導体、あるいは、タングステンなどの金属等からなる。ビット線３２とキャパシタコンタクトプラグ３６の上面は、略同一の高さになるように形成されている。また、基板１上でビット線３２とキャパシタコンタクトプラグ３６が形成されていない領域においては、セル層間絶縁膜３５が、ビット線３２とキャパシタコンタクトプラグ３６の上面と略同一の高さになるように形成されている。

キャパシタコンタクトパッド３７は、図２に示すように平面視において略円形形状を有しており、各キャパシタコンタクトプラグ３６上に平面視で一部重なるように、互い違いに形成されている。また、セル層間絶縁膜３５上にキャパシタコンタクトパッド３７を覆うようにして、キャパシタ層間絶縁膜３８が形成されている。キャパシタ４０は、キャパシタコンタクトパッド３７に当接して形成されている。

図３〜図５に示すように、本実施形態におけるキャパシタ４０は、キャパシタコンタクトパッド３７と接触するように形成されたシリンダ型のキャパシタ下部電極４１と、キャパシタ下部電極４１の内面からキャパシタ層間絶縁膜３８上に延出形成されているキャパシタ絶縁膜４２と、キャパシタ絶縁膜４２の内側において、キャパシタ下部電極４１の内壁を埋めると共にキャパシタ絶縁膜４２の上面側にまで延出形成されたキャパシタ上部電極４３によって構成されている。また、キャパシタ上部電極４３の露出面は、キャパシタ層間導電膜４５に覆われている。
なお、本実施形態におけるキャパシタ４０の構造は一例であって、本実施形態のシリンダ型構造の他、ピラー型などのＤＲＡＭのメモリセルに一般的に適用されている他のキャパシタ構造を適用してもよい。

図３に示すように、キャパシタ４０を覆うようにセル領域１０１全面にキャパシタ層間導電膜４５が形成されている。キャパシタ４０及びキャパシタ層間導電膜４５の上方部分がプレート電極４４として機能する。
また、図示しないＤＲＡＭの上部配線が、プレート電極４４上に設けられていてもよい。その場合には、単層の金属配線、あるいは複数の層からなる金属配線を用いることができる。

次いで、図６〜図４１を参照して、第１実施形態のＤＲＡＭチップ１００の製造方法を説明する。以降では、ＤＲＡＭチップ１００のセル領域の製造工程について説明する。

先ず、基板１のセル領域１０１に活性領域２を区画するための素子分離溝を形成する。この素子分離溝の内壁と、セル領域１０１の基板１の上面とを覆うように、熱酸化法により、酸化シリコンからなる基板絶縁膜５を形成する。また、図６〜図９に示すように、素子分離溝内の基板絶縁膜５に、ＣＶＤ法により酸化シリコン等の絶縁膜を埋め込み、ＳＴＩ８を形成する。

次に、図１０〜図１３に示すように、露出している基板絶縁膜５とＳＴＩ８の上面にマスク用の窒化シリコン膜７を形成する。
続いて、図１０に示すように、フォトリソグラフィ・ドライエッチング技術を用いて、窒化シリコン膜７をパターニングする。窒化シリコン膜７をマスクにして、基板絶縁膜５と基板１とをエッチングすることにより、隣接するＳＴＩ８の間に埋め込みメタルゲート電極形成用の溝９を形成する。埋め込みメタルゲート電極形成用の溝９は、例えば基板１を平面視した場合に、図２の帯状の活性領域２を分断するようにＹ方向に延在するライン状のパターン溝として形成される。このとき、図１１に示すように活性領域２となる領域の上面は窒化シリコン膜７で覆われている。

次に、図１４〜図１７に示すように、熱酸化法を用いて酸化シリコン膜からなるゲート絶縁膜１０を、基板１のシリコン面が露出している部分を覆うように形成する。これにより、セル領域におけるゲート絶縁膜１０は、埋め込みメタルゲート電極形成用の溝９の内面を覆うように形成される。

次に、ゲート絶縁膜１０で覆われた埋め込みメタルゲート電極形成用の溝９内に、窒化チタンあるいはタングステン等の埋め込みメタルゲート電極用の導電膜を堆積する。このとき、導電膜は、埋め込みメタルゲート電極形成用の溝９の内部を完全に充填する膜厚で形成する。
続いて、埋め込みメタルゲート電極形成用の溝９内に形成した導電膜の上面を、基板１の上面よりも下方になるまでエッチバックする。このとき、埋め込みメタルゲート電極形成用の溝９の底部に、導電膜を残存させるようにエッチバックの条件を調整する。このエッチバック工程により、図１５及び図１６に示すような埋め込みメタルゲート電極１５が形成される。

次に、図１５及び図１６に示すように、埋め込みメタルゲート電極１５の上面及び露出されたゲート絶縁膜１０を覆うようにして、窒化シリコンからなるメタルゲート電極保護絶縁膜１６を形成する。メタルゲート電極保護絶縁膜１６の形成方法としては、埋め込みメタルゲート電極形成用の溝９内での空洞発生を防ぐため、減圧ＣＶＤ法を用いることが好ましい。

次に、図１５に示すように、メタルゲート電極保護絶縁膜１６で囲まれた空間内にＢＰＳＧ膜を形成する。その後、ＣＭＰ法を用いて、窒化シリコン膜７と、ゲート絶縁膜１０と、メタルゲート電極保護絶縁膜１６と、ＢＰＳＧ膜を研磨し、これらの膜の上面を揃えて平坦化することにより、メタルゲート電極層間絶縁膜１７を形成する。
なお、メタルゲート電極保護絶縁膜１６には、埋設性が高く、かつ、欠陥の発生に形成されるビット線の残渣で配線が短絡するのを防ぐことが容易である点から、ＢＰＳＧ膜を用いることが好ましい。
続いて、図１８〜図２１に示すように、メタルゲート電極保護絶縁膜１６のみエッチバックする。

次に、セル領域１０１全体を覆うように、図２２〜図２５に示す酸化シリコン膜からなるビット線層間絶縁膜２０を形成する。このとき、ビット線層間絶縁膜２０は、直前の工程において、メタルゲート電極保護絶縁膜１６のエッチバックにより形成された切欠部分にも埋め込まれる。ビット線層間絶縁膜２０には、後に説明するビット線開口の形成時のＢＨＦ処理のエッチング条件において、メタルゲート電極層間絶縁膜１７に対する選択比を低くし、メタルゲート電極層間絶縁膜１７とビット線層間絶縁膜２０のエッチングレートを同程度にするために、メタルゲート電極層間絶縁膜１７と同じ材料である酸化シリコンを用いる。この理由から、ビット線層間絶縁膜２０にはＢＰＳＧ膜を用いることがより好ましく、本実施形態ではビット線層間絶縁膜２０としてＢＰＳＧ膜を用いることとする。

次に、ビット線層間絶縁膜２０上にポリシリコンからなるビット線層間絶縁膜用ハードマスク２１を形成する。ビット線層間絶縁膜用ハードマスク２１には、後に説明するビット線の形成時のエッチング条件において、ビット線半導体膜に対する選択比を低くし、ビット線半導体膜とビット線層間絶縁膜用ハードマスク２１とのエッチングレートを同程度にするために、ビット線半導体膜と同じ材料であるポリシリコンを用いることとする。

次に、図２６〜図２９に示すように、ビット線層間絶縁膜用ハードマスク２１上にフォトリソグラフィ・ドライエッチング技術を用いて、レジスト膜２３を形成し、ビットコンタクトを形成する活性領域部分を含むＸ方向の延在領域のレジスト膜２３を除去した後、残存したレジスト膜２３をマスクとして、露出されたビット線層間絶縁膜用ハードマスク２１とその下部のビット線層間絶縁膜２０と、メタルゲート電極層間絶縁膜１７、メタルゲート電極保護絶縁膜１６、ゲート絶縁膜１０、基板１の一部を除去する。この工程により、図２７に示すように、活性領域２内のビットコンタクトを露出させるためのビットコンタクト開口２４が形成される。

次に、ビットコンタクト開口２４に露出した活性領域表面の自然酸化膜を除去するためにＢＨＦ処理を行う。このＢＨＦ処理の際に、図３０〜図３３に示すように、ＢＰＳＧ膜からなるメタルゲート電極層間絶縁膜１７及びビット線層間絶縁膜２０が同程度のエッチングレートでエッチングされる。その結果、ビット線層間絶縁膜用ハードマスク２１の端部がビットコンタクト開口２４の側に突出し、ビット線層間絶縁膜用ハードマスク２１の庇２２ｘとメタルゲート電極層間絶縁膜１７及びビット線層間絶縁膜２０側方の庇下部２５ａが形成される。また、隣接する埋め込みメタルゲート電極１５間の露出している活性領域２の部分がビットコンタクト２９となり、その直上にビットコンタクト開口２５が形成される。前述のように、ビット線層間絶縁膜２０の材料として、ＢＨＦ処理のエッチング条件において、メタルゲート電極層間絶縁膜１７に対して、選択比が低くなる材料を用いることとしたため、ビット線層間絶縁膜２０の庇は形成されない。

次に、図３４〜図３７に示すように、ビットコンタクト開口２５及びビット線層間絶縁膜用ハードマスク２１を覆うように、ビット線半導体膜を形成するための不純物ドープシリコン膜を形成し、ビット線半導体膜２６とする。ビット線半導体膜２６の上面は平坦面になるように形成する。また、ビット線半導体膜２６上に、タングステン、窒化タングステン、あるいはそれらの積層膜等のタングステンを主とする導電体からなるビット線金属膜２８を形成する。さらに、ビット線金属膜２８上に、窒化シリコン膜からなる保護絶縁膜３０を形成する。この工程により、セル領域１０１全面にビット線半導体膜２６とビット線金属膜２８と保護絶縁膜３０から構成される積層膜が形成される。
この工程により、図３６に示すようにビット線層間絶縁膜用ハードマスク２１の庇下部２５ａにも不純物ドープシリコン膜が埋め込まれ、ビット線半導体膜下部２６ｘが形成される。

次に、ビット線半導体膜２６とビット線金属膜２８と保護絶縁膜３０からなる積層膜上に、フォトリソグラフィ・ドライエッチング技術を用いて、レジスト膜３１を形成し、図３８〜図４１に示すように、ビット線を形成する領域以外のレジスト膜３１を除去する。その後、残存したレジスト膜３１をマスクとしてビット線半導体膜２６とビット線金属膜２８と保護絶縁膜３０のエッチングを行う。この工程により、図３８に示すように、Ｘ方向に延在し、一定の間隔で複数並設されたビット線３２が形成される。ビット線３２は、周辺回路からの電圧を導電するビット線半導体膜２６とビット線金属膜２８の積層膜として形成され、ビット線金属膜２８上には絶縁膜として保護絶縁膜３０が形成されている。
このとき、ビット線層間絶縁膜用ハードマスク２１は、ビット線３２形成時のエッチング条件において、ビット線半導体膜２６に対する選択比が低い材料で構成されているため、ビット線半導体膜２６のエッチングに対しての庇２２ｘの選択比も低くなり、ビット線層間絶縁膜用ハードマスク２１とビット線半導体膜２６とのエッチングレートの差が殆どなくなる。これにより、庇２２ｘがエッチングのストッパとなることはなく、図４０に示すように、庇２２ｘもエッチングされ、ビット線半導体膜下部２６ｘも残存しない。即ち、ビット線３２をラインアンドスペース状の形状に加工する際に、庇２２ｘの下部のビット線半導体膜下部２６ｘを含めて所定の加工を行うことができる。

上記説明した工程により、ＤＲＡＭ１００のセル領域１０１におけるトランジスタ形成層が完成する。
この後、保護絶縁膜３０の上のレジスト膜３１を除去し、既存の方法を用いてビット線３２より上方に設けられるキャパシタコンタクトプラグ３６やキャパシタ４０を形成する。その形成方法について簡単に説明する。

図３８〜図４１に示すように露出しているビット線半導体膜２６とビット線金属膜２８と保護絶縁膜３０の側面に、窒化シリコン膜等からなるライナー膜３３を形成する。ここで、ライナー膜３３及び露出しているビット線層間絶縁膜２０に、周辺回路領域の加工と一括して酸化シリコン等からなる周辺回路ゲート絶縁膜３４を形成してもよい。その後、保護絶縁膜３０と周辺回路ゲート絶縁膜３４またはビット線層間絶縁膜２０を覆うように酸化シリコン膜等からなるセル層間絶縁膜３５を形成し、ＣＭＰ法を用いて上面を研磨し、平滑化する。

次に、図示しないフォトレジスト膜をマスクとして用いた異方性ドライエッチング等により、セル領域１０１のセル層間絶縁膜３５と周辺回路ゲート絶縁膜３４とビット線層間絶縁膜２０と基板絶縁膜５とを貫通し、基板１の上面を露出させるように、キャパシタコンタクトホール（セルコンタクトホール）を形成する。このとき、キャパシタコンタクトホールの底部で、活性領域２のソースドレイン領域として機能する部分（即ち、埋め込みメタルゲート電極１５とＳＴＩ８との間の活性領域２）が露出するように、キャパシタコンタクトホールの形成位置を調整する。

次に、キャパシタコンタクトホールを充填するように、タングステンからなる金属膜を形成する。この金属膜を形成する前に、キャパシタコンタクトホールの内壁に窒化チタン等の保護膜を形成してもよい。その後、ＣＭＰ処理を行い、セル層間絶縁膜３５が露出するまで金属膜の表面を平坦化する。
続いて、セル領域１０１に、窒化タングステンとタングステンとを順次堆積し、図示しない積層膜からなる導電層を形成した後、図２に示すキャパシタコンタクトパッド３７の形成位置に導電層が残るように、導電膜のパターニングを行う。この工程により、キャパシタコンタクトプラグ３６の上面の一部に接するキャパシタコンタクトパッド３７が形成される。

次いで、図３に示すように、セル領域１０１のキャパシタコンタクトパッド３７上と、セル層間絶縁膜３５上を覆うように、窒化シリコン膜からなるキャパシタ層間絶縁膜３８を形成する。
続いて、キャパシタコンタクトパッド３７の上面に接するように、窒化チタン等からなるキャパシタ下部電極４１を形成する。その後、キャパシタ下部電極４１の内壁面を覆うようにキャパシタ絶縁膜４２を形成する。このとき、キャパシタ絶縁膜４２としては、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）やそれらの積層膜を用いることができる。続いて、キャパシタ絶縁膜４２の内壁面を覆うように、窒化チタン等からなるキャパシタ上部電極４３を形成する。このような工程により、キャパシタ下部電極４１とキャパシタ絶縁膜４２とキャパシタ上部電極４３からなるキャパシタ４０が形成される。更に、キャパシタ４０を埋め込むように、導体膜からなるキャパシタ層間導電膜４５を形成する。
また、キャパシタ４０及びキャパシタ層間導電膜４５の上部は、ＤＲＡＭチップ１００におけるセル領域のプレート電極４４として機能する。必要に応じて、プレート電極４４上にＤＲＡＭチップ１００の動作に必要な配線等が設けられる。

以上の工程により、図２及び図３示す構造のメモリセル領域を備えたＤＲＡＭチップ１００が完成する。

第１実施形態のＤＲＡＭチップ１００の製造方法によれば、メタルゲート電極層間絶縁膜１７とビット線層間絶縁膜２０を、ビットコンタクト開口２５の形成時におけるＢＨＦ処理のエッチング条件に対して選択比の低い材料により構成することができる。これにより、ビットコンタクト開口２４の形成後にメタルゲート電極層間絶縁膜１７とビット線層間絶縁膜２０がエッチングされてもメタルゲート電極層間絶縁膜１７のみが目減りすることがなく、ビット線層間絶縁膜２０の庇の発生を防止することができる。
また、上記の製造方法によれば、ビット線層間絶縁膜２０上にビット線層間絶縁膜用ハードマスク２１を、エッチングにおけるメタルゲート電極層間絶縁膜１７及びビット線層間絶縁膜２０との選択比の高い材料により構成することができる。これにより、ビット線層間絶縁膜２０にエッチングが施された場合でも、ビット線層間絶縁膜用ハードマスク２１によりビット線層間絶縁膜２０が保護されるため、ビット線層間絶縁膜２０の膜厚減少を防止することができる。

また、第１実施形態のＤＲＡＭチップ１００の製造方法によれば、ビット線層間絶縁膜用ハードマスク２１は、ビット線３２形成時のエッチング条件において、ビット線３２の最下層になり、かつ、ビット線層間絶縁膜用ハードマスク２１に接するビット線半導体膜２６に対する選択比の低い材料で構成されている。この構成により、ビットコンタクト開口２４の形成後、メタルゲート電極層間絶縁膜１７及びビット線層間絶縁膜２０のＢＨＦ処理時にエッチングが行われ、前述の選択比の関係から、ビット線層間絶縁膜用ハードマスク２１の庇２２ｘが形成されても、ビット線層間絶縁膜用ハードマスク２１がビット線のエッチング加工時にストッパとなることを防止することができる。従って、庇２２ｘの下部のビット線半導体膜下部２６ｘが目標とするパターンでエッチングされる。
その結果、第１実施形態のＤＲＡＭチップ１００の製造方法によれば、ビット線３２の加工時にビット線３２の材料である導電膜の残渣を除去することで隣接するビット線３２の短絡を防止すると共に、種々のエッチング工程でのビット線層間絶縁膜２０の膜厚減少を防止することができる。

（第２実施形態）
次いで、第２実施形態に係るＤＲＡＭチップ１０５の概略構成について説明する。なお、ＤＲＡＭチップ１０５の構成要素において、第１実施形態に係るＤＲＡＭチップ１００の構成要素と同一の要素に関しては、第１実施形態に係るＤＲＡＭチップ１００の構成要素と同一の符号を付し、その説明を省略する。

図４２に示すセル領域１０６は、図４３〜図４５に示す構成を有するセルトランジスタ及びキャパシタを含む複数のメモリセルが規則的に配置されている領域である。
また、図４２に示す周辺回路領域１０７は、図４６に示す構成を有する周辺回路トランジスタが配置されている領域である。即ち、ＤＲＡＭチップ１０５は、セル領域１０６に加え、周辺回路領域１０７にも縦型トランジスタが形成されている半導体装置である。

セル領域１０６の構成に関し、本実施形態のＤＲＡＭチップ１０５は、図４３〜図４５に示すように、ＤＲＡＭチップ１００と同様の６Ｆ^２セル配置とされている。
また、本実施形態のＤＲＡＭチップ１０５のメモリセルは、図４４及び図４５に示すように、第１実施形態のＤＲＡＭチップ１００のトランジスタ形成層とキャパシタ形成層との間のライナー膜３３の側面及びビット線層間絶縁膜２０の上面に、周辺回路領域の縦型トランジスタの加工と一括して酸化シリコン等からなる絶縁膜８４が形成されているものである。

次に、図４６を用いて、本実施形態のＤＲＡＭチップ１０５を構成する周辺回路領域１０７の縦型トランジスタ（周辺回路トランジスタ）の構成について説明する。本実施形態のＤＲＡＭチップ１０５の周辺回路トランジスタは、図４６の断面図に示すように、トランジスタ形成層とコンタクトプラグ形成層から概略構成されている。

周辺回路領域１０７の表面（上部）には、セル領域１０６と同様に、活性領域２´と素子分離絶縁膜が形成されている。また、素子分離絶縁膜は、素子分離溝の内面を覆うように形成された窒化シリコン膜からなる基板絶縁膜５と、基板絶縁膜５の内側を埋めるように形成された酸化シリコン膜からなるＳＴＩ８から構成されている。

周辺回路ゲート電極７５は、活性領域２´上に周辺回路ゲート絶縁膜５０を介して形成されており、周辺回路ゲート導電膜７６（後述する周辺回路下層ゲート導電膜５２と周辺回路上層ゲート導電膜５６とが一体化した膜）、周辺回路メタルゲート電極７８との積層体から構成されている。周辺回路メタルゲート電極７８の上には、窒化シリコン等からなる周辺回路保護絶縁膜８０が形成されている。
また、周辺回路ゲート電極７５及び周辺回路保護絶縁膜８０の側面に、窒化シリコン膜からなるオフセットスペーサ８２が設けられている。また、オフセットスペーサ８２の側面にサイドウォールスペーサ６９が形成され、サイドウォールスペーサ６９の側面にサイドウォール絶縁膜８３が形成されている。

ｐ型シリコンからなる基板１に対してリン等のｎ型不純物が拡散された低濃度不純物拡散層５９は、周辺回路ゲート電極７５の側面下方かつ周辺回路ゲート絶縁膜５０下の基板１の上部に形成されている。また、低濃度不純物拡散層５９とＳＴＩ８との間には、高濃度不純物拡散層５１が形成されている。高濃度不純物拡散層５１と低濃度不純物拡散層５９は、周辺回路トランジスタのソースドレイン領域として機能する。高濃度不純物拡散層５１には、後に説明する周辺回路コンタクトプラグが接続されている。周辺回路コンタクトプラグ５３は、その上部に形成されている周辺回路コンタクトパッド８７と周辺回路ビアプラグ７１とを介して上部配線４４´と電気的に接続されており、上部配線４４´からのソースドレイン領域への給電等を行う。

周辺回路コンタクトプラグ５３は、ポリシリコン、あるいはタングステン等の導電体（第５の導電体）からなり、図４６に示すように、周辺回路ゲート絶縁膜５０を貫通し、低濃度不純物拡散層５９と接続するように形成されている。
また、周辺回路ゲート電極７５上に形成された周辺回路保護絶縁膜８０と周辺回路コンタクトプラグ５３の上面は、略同一の高さに形成されている。周辺回路ゲート電極７５と周辺回路コンタクトプラグ５３が形成されていない領域では、周辺回路層間絶縁膜５４が、周辺回路保護絶縁膜８０と周辺回路コンタクトプラグ５３の上面と同一の高さになるように形成されている。

周辺回路コンタクトパッド８７が、周辺回路コンタクトプラグ５３に平面視で重なるように形成されている。周辺回路コンタクトパッド８７は、ストッパ膜８８により覆われている。また、周辺回路ビアプラグ層間絶縁膜８９が、周辺回路ビアプラグ７１の側方を埋めるようにストッパ膜８８上に形成されている。
また、周辺回路ビアプラグ７１が、周辺回路コンタクトパッド８７上に接続して形成されている。周辺回路ビアプラグ７１はポリシリコン、あるいはタングステン等の導電体から構成され、周辺回路コンタクトパッド８７と周辺回路コンタクトプラグ５３を介して、周辺回路トランジスタのソースドレイン領域として機能する高濃度不純物拡散層５１及び低濃度不純物半導体層５２に給電を行うためのプラグである。

図４６に示すように、周辺回路ビアプラグ７１と周辺回路ビアプラグ層間絶縁膜８９の上方部分はプレート電極として機能し、ＤＲＡＭの周辺回路用の上部配線４４´となる。
また、図４４〜図４６に示すように、キャパシタ４０とキャパシタ層間導電膜４５を含むセル領域１０６の上部配線形成領域の上面と、周辺回路ビアプラグ７１と周辺回路ビアプラグ層間絶縁膜８９を含む周辺回路領域１０７の上部配線形成領域の上面は、略同一の高さになるように形成されている。

次に、図４７〜図７４を用いて、第２実施形態に係るＤＲＡＭチップ１０５の製造方法について説明する。なお、図４７，図５１，図５５，図５９，図６３，図６７及び図７１は、セル領域１０６の一部の拡大平面図を示している。また、第２実施形態のＤＲＡＭチップ１０５のセル領域１０６のセルトランジスタの製造方法については、図６〜図２１を用いて説明した第１実施形態のＤＲＡＭチップ１００の製造方法と同一であるため、説明を省略する。

本実施形態におけるＤＲＡＭチップ１０５の製造方法では、図１８〜図２１に示す工程と同様にして埋め込みメタルゲート電極１５の上にメタルゲート電極保護絶縁膜１６とメタルゲート電極層間絶縁膜１７が形成され、メタルゲート電極保護絶縁膜１６の上面がエッチバックされた状態から、以下に説明する工程を進める。
図４７〜図５０に示すように、セル領域１０６全体を覆うビット線層間絶縁膜２０を形成する。前述のように、ビット線層間絶縁膜２０にはＢＰＳＧ膜を用いることがより好ましく、本実施形態においてもビット線層間絶縁膜２０としてＢＰＳＧ膜を用いることとする。また、ビット線層間絶縁膜２０は、メタルゲート電極保護絶縁膜１６のエッチバックにより形成された切欠部分にも埋め込まれる（図４９参照）。

次に、ビット線層間絶縁膜２０の上にポリシリコンからなるビット線層間絶縁膜用ハードマスク２１を形成する。ビット線層間絶縁膜用ハードマスク２１には、前述のようにビット線の形成時のエッチング条件において、ビット線半導体膜に対する選択比が低いポリシリコンを用いることとして説明する。
続いて、ビット線層間絶縁膜用ハードマスク２１を覆うレジスト膜２３を形成し、セル領域１０６の上のみにレジスト膜２３が残存するようにしてレジスト膜２３のパターニングを行う。その後、残存したレジスト膜２３をマスクとして、ビット線層間絶縁膜２０及びビット線層間絶縁膜用ハードマスク２１のパターニングを行う。この工程により、図５０に示すように周辺回路領域１０７上のビット線層間絶縁膜２０及びビット線層間絶縁膜用ハードマスク２１が除去され、周辺回路領域１０７の基板１とＳＴＩ８が露出する。

次に、周辺回路領域１０７の基板１及びＳＴＩ８と、セル領域１０６のビット線層間絶縁膜用ハードマスク２１とを覆うように周辺回路ゲート絶縁膜５０を形成する。周辺回路ゲート絶縁膜５０には、ＩＳＳＧ膜、あるいは熱酸化法による酸化シリコン膜を用いることができる。この工程により、周辺回路領域１０７上に周辺回路トランジスタのゲート絶縁膜が形成される。
続いて、図５１〜図５４に示すように、周辺回路ゲート絶縁膜５０の全面を覆うようにポリシリコン（第２の導電体）からなる周辺回路下層ゲート導電膜５２を形成する。

次に、周辺回路下層ゲート導電膜５２の上にレジスト膜７３を形成し、周辺回路領域１０７のゲートスタック形成領域の上にレジスト膜７３が残存するようにパターニングを行う。その後、レジスト膜７３をマスクとして、図５５〜図５８に示すように、周辺回路領域１０７の周辺回路下層ゲート導電膜５２及び周辺回路ゲート絶縁膜５０のパターニングと、セル領域１０６上の周辺回路下層ゲート導電膜５２及び周辺回路ゲート絶縁膜５０の除去を一括して行う。この工程により、周辺回路領域１０７上に周辺回路下層ゲート導電膜５２と周辺回路ゲート絶縁膜５０から構成される周辺回路ゲートスタックが形成される。

本実施形態の製造方法においては、セル領域１０６に埋め込みメタルゲート電極１５を形成した後に、周辺回路領域１０７にゲートスタックを形成する。このように、周辺回路領域１０７に縦型トランジスタを導入する場合は、セル領域１０６と周辺回路領域１０７にそれぞれ膜厚の異なるゲート絶縁膜を形成する必要があるため、周辺回路領域１０７のゲートスタックの形成時に成膜とエッチングの工程を繰り返し行う。この際、周辺回路領域１０７のゲートスタックの形成時において、セル領域１０６のビット線層間絶縁膜２０の膜厚減少が懸念される。
この問題に対し、本発明の半導体装置の製造方法では、セル領域１０６の酸化シリコン（ＢＰＳＧ）膜からなるビット線層間絶縁膜２０のハードマスクとして、ビット線層間絶縁膜２０上にポリシリコンからなるビット線層間絶縁膜用ハードマスク２１を形成する。従って、周辺回路領域１０７のゲートスタックの形成時に、ビット線層間絶縁膜用ハードマスク２１によりビット線層間絶縁膜２０を保護し、ビット線層間絶縁膜２０の膜厚減少を防止することができる。

次に、セル領域１０６及び周辺回路領域１０７上にレジスト膜５５を形成し、セル領域１０６のビットコンタクトを形成する活性領域部分を含むＸ方向に延在する領域のレジスト膜２３をパターニングにより除去する。その後、残存したレジスト膜２３をマスクとして、図５９〜図６２に示すように、露出したビット線層間絶縁膜用ハードマスク２１とその下部のビット線層間絶縁膜２０と、メタルゲート電極層間絶縁膜１７、メタルゲート電極保護絶縁膜１６、ゲート絶縁膜１０、基板１の一部を除去し、ビットコンタクト開口２４を形成する。
その後、残存したレジスト膜５５を除去する。

次に、第１実施形態に係るＤＲＡＭチップ１００のセル領域１０１の製造工程と同様に、ビットコンタクト開口２４内に露出した活性領域表面の自然酸化膜を除去するＢＨＦ処理を行う。図６４及び図６５に示すように、ＢＰＳＧ膜からなるメタルゲート電極層間絶縁膜１７及びビット線層間絶縁膜２０が同程度のエッチングレートでエッチングされ、ビット線層間絶縁膜用ハードマスク２１の庇２２ｘとメタルゲート電極層間絶縁膜１７及びビット線層間絶縁膜２０側方の庇下部２５ａが形成される。同時に、図６３〜図６５に示すように、隣接する埋め込みメタルゲート電極２５の間に露出している活性領域２がビットコンタクト２９となる。前述のように、ビット線層間絶縁膜２０として、ＢＨＦ処理のエッチング条件においてメタルゲート電極層間絶縁膜１７に対し、選択比が低くなる材料を用いているため、ビット線層間絶縁膜２０の庇は形成されない。
このとき、周辺回路領域１０７上には、図６６に示すように、パターニングされた周辺回路下層ゲート導電膜５２と、基板１及びＳＴＩ８の一部分が露出している。

次に、セル領域１０６及び周辺回路領域１０７の上面に、ポリシリコン膜を形成する。このポリシリコン膜はセル領域１０６上でビット線半導体膜２６として機能し、周辺回路領域１０７上で周辺回路上層ゲート導電膜５６として機能する。この工程により、周辺回路領域１０７において、図７０に示すように、周辺回路ゲートスタック６０上部の周辺回路下層ゲート導電膜５２を覆うように、周辺回路下層ゲート導電膜５２と同材料のポリシリコンからなる周辺回路上層ゲート導電膜５６が形成される。周辺回路下層ゲート導電膜５２と周辺回路上層ゲート導電膜５６は、周辺回路ゲート導電膜７６として機能する。
続いて、セル領域１０６及び周辺回路領域１０７を覆うポリシリコン膜上に金属膜を形成する。この金属膜は、セル領域１０６上でビット線金属膜２８として機能し、周辺回路領域１０７上で周辺回路メタルゲート電極７８として機能する。
更に、セル領域１０６及び周辺回路領域１０７を覆う金属膜上に絶縁膜を形成する。この絶縁膜は、セル領域１０６上において、後に形成されるビット線の保護絶縁膜３０として機能し、周辺回路領域１０７上において、後に形成される周辺回路ゲート電極の周辺回路保護絶縁膜８０として機能する。このとき、後に説明するキャパシタコンタクトプラグと周辺回路コンタクトプラグの一括形成工程のために、絶縁膜の上面は平坦化し、保護絶縁膜３０と周辺回路保護絶縁膜８０との上面の高さは同一になるように形成する。

上記の工程により、セル領域１０６のメタルゲート電極層間絶縁膜１７及びビット線層間絶縁膜２０の上面に、ビット線層間絶縁膜用ハードマスク２１と、ビット線半導体膜２６と、ビット線金属膜２８と、保護絶縁膜３０からなる積層膜が形成され、周辺回路領域１０７の基板１及び周辺回路ゲート絶縁膜５０の上面に、周辺回路ゲート導電膜７６と、周辺回路メタルゲート電極７８と、周辺回路保護絶縁膜８０からなる積層膜が形成される。

次に、図７１〜図７４に示すように、保護絶縁膜３０及び周辺回路保護絶縁膜８０の上面にレジスト膜５７を形成する。そして、図７１に示すようにセル領域１０６においてＸ方向に延在し、かつ、一定間隔に並設されるビット線３２の形成領域と、周辺回路領域１０７における周辺回路トランジスタのゲート電極の形成領域に残存するように、レジスト膜５７の一括パターニングを行う。続いて、残存したレジスト膜５７をマスクとして、ドライエッチングにより、セル領域１０６のビット線層間絶縁膜用ハードマスク２１と、ビット線半導体膜２６と、ビット線金属膜２８と、保護絶縁膜３０からなる積層膜と、周辺回路領域１０７の周辺回路ゲート導電膜７６と、周辺回路メタルゲート電極７８と、周辺回路保護絶縁膜８０からなる積層膜の一括パターニングを行う。この後、残存しているレジスト膜５７を除去する。
この工程により、セル領域１０６及び周辺回路領域１０７に、ビット線半導体膜２６とビット線金属膜２８から構成されるビット線３２と保護絶縁膜３０が形成されると同時に、周辺回路ゲート導電膜７６と周辺回路メタルゲート電極７８から構成される周辺回路ゲート電極７５と周辺回路保護絶縁膜８０が形成される（図７１〜図７４）。

次に、セル領域１０６のビット線３２と保護絶縁膜３０の側面に窒化シリコン膜からなるライナー膜３３を形成する。また、同時に周辺回路領域１０７の周辺回路ゲート電極７５と周辺回路保護絶縁膜８０の側面に同じく窒化シリコン膜からなるオフセットスペーサ８２を形成する。オフセットスペーサ８２の側面には、酸化シリコン膜等からなるサイドウォールスペーサ６９を形成する。
続いて、セル領域１０６のライナー膜３３及びビット線層間絶縁膜２０と、周辺回路領域１０７のサイドウォールスペーサ６９とＳＴＩ８の露出面に、酸化シリコン膜からなる絶縁膜８４を形成する。

次に、セル領域１０６及び周辺回路領域１０７の全面を覆うように、層間絶縁膜形成用の酸化シリコン膜を形成する。ＣＭＰ法を用いて、保護絶縁膜３０の上面及び周辺回路保護絶縁膜８０の上面が露出されるまで、層間絶縁膜形成用の酸化シリコン膜の上面を研磨する。この工程により、図４４〜図４６に示すように、セル領域１０６にセル層間絶縁膜３５が形成され、周辺回路領域１０７に周辺回路層間絶縁膜５４が形成される。

次に、セルトランジスタのソースドレイン領域として機能する活性領域２上のセル層間絶縁膜３５と、高濃度不純物拡散層５１上の周辺回路層間絶縁膜５４をパターニングにより一括除去し、セル領域１０６に図示略のキャパシタコンタクトホールを形成し、周辺回路領域１０７に図示略の周辺回路コンタクトホールを形成する。続いて、キャパシタコンタクトホール及び周辺回路コンタクトホールにそれぞれ、タングステン等の金属または不純物ドープシリコン等の導電膜（第４の導電体、第５の導電体）を埋め込み、図４４及び図４６に示すように、キャパシタコンタクトプラグ３６と周辺回路コンタクトプラグ５３を形成する。なお、キャパシタコンタクトプラグ３６と周辺回路コンタクトプラグ５３としては、同材料のコンタクトプラグ用導電体を用いることが好ましい。これにより、キャパシタコンタクトホール及び周辺回路コンタクトホールに、このコンタクトプラグ用導電体を埋め込み、セル層間絶縁膜３５及び周辺回路層間絶縁膜５４の上面が露出するまで、コンタクトプラグ用導電体の上面をＣＭＰ法により研磨除去することにより、キャパシタコンタクトプラグ３６と周辺回路コンタクトプラグ５３を一括形成できる。

この後、図４４に示すようにセル領域１０６にキャパシタコンタクトパッド３７と、キャパシタ層間絶縁膜３８と、キャパシタ４０を形成する。なお、本実施形態のＤＲＡＭチップ１０５におけるキャパシタコンタクトパッド３７と、キャパシタ層間絶縁膜３８と、キャパシタ４０及び上部配線４４´の製造方法は、第１実施形態のＤＲＡＭチップ１００における製造方法と同様であるため、その説明を省略する。

また、第１実施形態のＤＲＡＭチップ１００の製造方法の説明において、前述した工程と同一の工程により、周辺回路領域１０７の周辺回路コンタクトパッド８７及び周辺回路ストッパ膜８８をそれぞれ一括して形成することが好ましい。この方法により、本実施形態のＤＲＡＭチップ１０５の工程数をより少なく抑えることができる。セル領域１０６と周辺回路領域１０７のコンタクトパッド３７，８７、キャパシタ層間絶縁膜３８及びストッパ膜８８を個々に形成する場合は、セル領域１０６のキャパシタ層間絶縁膜３８上にレジスト膜を形成し、周辺回路領域１０７上のレジスト膜のみパターニングで除去する。その後、第１実施形態のＤＲＡＭチップ１００の製造方法で説明したように、周辺回路コンタクトプラグ５３の上面と接するように平面視で円形状の周辺回路コンタクトパッド８７を形成する（図４６参照）。続いて、周辺回路コンタクトパッド８７を覆うように周辺回路ストッパ膜８８を形成する。

次に、周辺回路領域１０７の周辺回路ストッパ膜８８上に酸化シリコン等の絶縁膜からなる周辺回路ビアプラグ層間絶縁膜８９を形成する。その後、周辺回路コンタクトパッド８７に接続するように、周辺回路ビアプラグ層間絶縁膜８９内に周辺回路ビアプラグコンタクトホールを形成し、周辺回路ビアプラグコンタクトホールにタングステンまたはポリシリコン等の導電膜を埋め込み、図４６に示すような周辺回路コンタクトパッド８７の上面の一部に接する周辺回路ビアプラグ７１を形成する。周辺回路ビアプラグ７１は、周辺回路コンタクトパッド８７と、周辺回路コンタクトプラグ５３とを介して、低濃度不純物拡散層５９に接続されており、周辺回路領域１０７の後述する上部配線４４´から、高濃度不純物拡散層５１と低濃度不純物拡散層５９で構成される周辺回路トランジスタのソースドレイン領域への給電を行う。
なお、上記の周辺回路ビアプラグ７１及び周辺回路ビアプラグ層間絶縁膜８９の形成工程は、セル領域１０６におけるキャパシタ４０及びキャパシタ層間導電膜４５の形成工程前、形成工程後のいずれで行ってもよい。

周辺回路ビアプラグ７１及び周辺回路ビアプラグ層間絶縁膜８９の上部は、ＤＲＡＭチップ１０５における周辺回路領域のプレート電極（上部配線）として機能する。必要に応じて、プレート電極の上にＤＲＡＭチップ１００の動作に必要な配線等が設けられる。なお、図４４〜図４６に示すキャパシタ４０及びキャパシタ層間導電膜４５の上面と、周辺回路ビアプラグ７１及び周辺回路ビアプラグ層間絶縁膜８９の上面とが基板１から同一の高さの面になり、セル領域１０６の上部配線４４´及び周辺回路領域１０７の上部配線４４´の厚みが同一であることが好ましい。

以上の工程により、図４４〜図４６に示す構造のセル領域１０６及び周辺回路領域１０７を備えたＤＲＡＭチップ１０５が完成する。

本実施形態のＤＲＡＭチップ１０５の製造方法によれば、周辺回路領域１０７に周辺回路ゲート電極７５を有する周辺回路トランジスタを備えている半導体装置においても、ビット線の加工時にビット線の材料である導電膜の残渣を除去することにより隣接するビット線の短絡を防止すると共に、種々のエッチング工程でのビット線層間絶縁膜２０の膜厚減少を防止することができる。

（第３実施形態）
次いで、第３実施形態に係るＤＲＡＭチップ１１０の概略構成について説明する。なお、ＤＲＡＭチップ１１０の構成要素において、第２実施形態に係るＤＲＡＭチップ１０５の構成要素と同一の要素に関しては、第２実施形態に係るＤＲＡＭチップ１０５の構成要素と同一の符号を付し、その説明を省略する。

ＤＲＡＭチップ１１０は、ＤＲＡＭチップ１０５の周辺回路トランジスタの周辺回路ゲート絶縁膜５０と周辺回路ゲート導電膜７６との間に高誘電率ゲート絶縁膜と周辺回路メタルゲート電極が形成されたものであり、その他の構成はＤＲＡＭチップ１０５と同一である。即ち、ＤＲＡＭチップ１１０のセル領域には、図４２に示すセル領域１０６と同様に、図７５及び図７６に示す構成を有するセルトランジスタ及びキャパシタを含む複数のメモリセルが規則的に配置されている。ＤＲＡＭチップ１１０の周辺回路領域には、図７７に示す構成を有する周辺回路トランジスタが配置されている。

図７７に示すように、ＤＲＡＭチップ１１０の周辺回路トランジスタの周辺回路ゲート絶縁膜５０の上には高誘電率ゲート絶縁膜６１、周辺回路メタルゲート第２電極６２（周辺回路メタルゲート電極）、周辺回路ゲート導電膜７６、周辺回路メタルゲート電極７８、周辺回路保護絶縁膜８０が積層形成されている。周辺回路ゲート電極７５は、周辺回路メタルゲート第２電極６２、周辺回路ゲート導電膜７６、周辺回路メタルゲート電極７８の３層構造の積層膜で構成されており、その他の構成要素についてはＤＲＡＭチップ１０５の周辺回路トランジスタの周辺回路ゲート電極７５以外の構成要素と同一である。

ＤＲＡＭチップ１１０を製造する際には、ＤＲＡＭチップ１０５の製造方法と同様に、図１８〜図２１に示す工程までのＤＲＡＭチップ１００の製造方法と同様に各工程を行い、セル領域の埋め込みメタルゲート電極１５の上にメタルゲート電極保護絶縁膜１６とメタルゲート電極層間絶縁膜１７を形成し、メタルゲート電極保護絶縁膜１６の上面をエッチバックする。この後、セル領域１０６全体にビット線層間絶縁膜２０を形成する（図４７〜図５０参照）。

次に、周辺回路領域に周辺回路ゲート絶縁膜５０、高誘電率ゲート絶縁膜６１、周辺回路メタルゲート第２電極６２を順次積層して形成する。この際、高誘電率ゲート絶縁膜６１としては、例えばハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等のｈｉｇｈ−ｋ膜を用いることができる。高誘電率ゲート絶縁膜６１に伴って形成される周辺回路メタルゲート第２電極６２としては、例えばＮｉやＮｉの合金を用いることができる。このような高誘電率ゲート絶縁膜６１と周辺回路メタルゲート第２電極６２との組み合わせにより、周辺回路トランジスタにおけるフォノン振動を抑えることができる。

次に、セル領域のビット線層間絶縁膜２０と周辺回路領域の周辺回路メタルゲート第２電極６２の上にポリシリコンからなるビット線層間絶縁膜用ハードマスク２１を形成する。ビット線層間絶縁膜用ハードマスク２１には、前述のようにビット線の形成時のエッチング条件において、ビット線半導体膜に対する選択比が低いポリシリコンを用いる。この後、
フォトリソグラフィ・エッチング技術を用いて、図７８〜図８１に示すように、セル領域のビット線層間絶縁膜２０及びビット線層間絶縁膜用ハードマスク２１のパターニングと、周辺回路領域のビット線層間絶縁膜用ハードマスク２１、周辺回路メタルゲート第２電極６２、高誘電率ゲート絶縁膜６１、周辺回路ゲート絶縁膜５０のパターニングを一括して行う。

引き続き、図６７〜図７０に示す工程以降は、ＤＲＡＭチップ１０５の製造方法と同様に各工程を行うことにより、ＤＲＡＭチップ１１０が完成する。なお、図８１に示す周辺回路領域のビット線層間絶縁膜用ハードマスク２１は、同じポリシリコンからなる周辺回路上層ゲート導電膜５６と共にＤＲＡＭチップ１１０の周辺回路トランジスタの周辺回路ゲート導電膜７６を構成する。

本実施形態のＤＲＡＭチップ１１０の製造方法によれば、ＤＲＡＭチップ１０５の製造方法と同様の効果が得られると共に、高誘電率ゲート絶縁膜６１及び周辺回路メタルゲート第２電極６２を導入して周辺回路トランジスタのリーク電流を大幅に低減することができる。

１，２０１…基板、２，２０２…活性領域、１５…埋め込みメタルゲート電極、１６…メタルゲート電極保護絶縁膜、１７…メタルゲート電極層間絶縁膜、２０…ビット線半導体膜、２１…ビット線層間絶縁膜用ハードマスク、３６…キャパシタコンタクトプラグ、３７…キャパシタコンタクトパッド、２０５…基板絶縁膜、８，２０８…ＳＴＩ（素子分離絶縁膜）、１００、１０５、１１０…ＤＲＡＭチップ（半導体装置）、２１０…ゲート絶縁膜（セルゲート絶縁膜）、２１５…メタルゲート電極（セルゲート電極）、２１６…メタルゲート電極保護絶縁膜、２１７…メタルゲート電極層間絶縁膜、２２２…ビット線層間絶縁膜、２２５ｘ…庇、２２８…ビット線導電膜、２２９…ビットコンタクト、２３０…保護絶縁膜、２３２…ビット線

Claims (18)

1. 基板に設けられたゲート電極開口の下部にセルゲート絶縁膜を介してセルゲート電極を形成する工程と、
   前記セルゲート電極上の前記ゲート電極開口の内部に第２の絶縁膜を形成して前記基板と前記第２の絶縁膜を覆うように第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜上に第１の導電体からなる第１層間絶縁膜用ハードマスクを形成する工程と、
   前記第１層間絶縁膜用ハードマスク膜と前記第１の層間絶縁膜と前記第２の絶縁膜の一部をエッチングにより除去して前記第２の絶縁膜と前記セルゲート電極に隣接する前記基板とを露出させるビット線開口を形成する工程と、
   前記ビット線開口の内壁にバッファフッ酸処理を施す工程と、
   前記ビット線開口と前記第１層間絶縁膜用ハードマスクの上に前記第２の導電体からなる第１のビット膜と第３の導電体からなる第２のビット膜を順次積層して形成する工程と、
   前記ビット線開口及びその上方の前記第１層間絶縁膜用ハードマスクと前記第１のビット膜と前記第２のビット膜が残存するように前記第１層間絶縁膜用ハードマスクと前記第１のビット膜と前記第２のビット膜をエッチングにより除去し、前記第２および第３の導電体からなるセルビット線を形成する工程と、を有し、
   前記バッファフッ酸処理を施す工程のエッチングにおける前記第１の層間絶縁膜の前記第２の絶縁膜に対する選択比を低くすると共に、
   前記セルビット線を形成する工程のエッチングにおける前記第１層間絶縁膜用ハードマスクの前記第１のビット膜に対する選択比を低くすることを特徴とする半導体装置の製造方法。
2. 前記第１の層間絶縁膜を形成する工程は、
   前記セルゲート電極上の前記ゲート電極開口空間内に第１の絶縁膜を埋め込む工程と、
   前記第１の絶縁膜に凹部を形成して前記凹部に前記第２の絶縁膜を埋め込んでから前記第１の絶縁膜をエッチバックする工程と、
   前記基板と前記第１の絶縁膜と前記第２の絶縁膜を覆うように第１の層間絶縁膜を形成する工程と、を有し、
   前記ビット線開口を形成する工程においては、
   前記第１層間絶縁膜用ハードマスク膜と前記第１の層間絶縁膜と前記第２の絶縁膜の一部をエッチングにより除去して前記第１の絶縁膜と前記第２の絶縁膜と前記基板を露出させる前記ビット線開口を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. セルトランジスタが形成されたセル領域と周辺回路トランジスタが形成された周辺回路領域を有する半導体装置の製造方法であって、
   前記セルゲート電極を形成する工程前に、
   前記基板上をセル領域と周辺回路領域に区分した後、各領域の基板内に活性領域を区分する工程を有し、
   前記セルゲート電極を形成する工程において、
   前記ゲート電極開口を前記セル領域内の活性領域を平面視で複数に分断するように形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記ビット線を形成する工程後に、
   前記第１のビット膜と前記第２のビット膜の側方間を埋めるように第２の層間絶縁膜を形成する工程と、
   前記第２の層間絶縁膜を貫通して前記セル領域の前記活性領域上面に接続するようにセルコンタクトホールを形成する工程と、
   前記セルコンタクトホールに第４の導電膜を埋め込んでセルコンタクトプラグを形成する工程と、
   前記セルコンタクトプラグ上にセルコンタクトパッドを形成する工程と、
   前記セルコンタクトパッド上にキャパシタを形成する工程と、
   を有することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第１層間絶縁膜用ハードマスクを形成する工程は、
   前記周辺回路領域の前記基板上に周辺回路ゲート絶縁膜と、前記第２の導電体からなる第１の周辺回路ゲート電極を形成する工程と、
   前記第１の周辺回路ゲート電極上に前記第２の導電体からなる第２の周辺回路ゲート電極を前記第１のビット膜の上面と同じ高さで形成することにより、前記第１の周辺回路ゲート電極と前記第２の周辺回路ゲート電極からなる周辺回路ゲート下層電極を形成する工程と、
   前記周辺回路ゲート下層電極上に前記第３の導電体からなる周辺回路ゲート上層電極を形成する工程と、を有しており、
   前記セルビット線を形成する工程において、
   前記第１層間絶縁膜用ハードマスクと前記第１のビット膜と前記第２のビット膜と共に前記周辺回路ゲート上層電極と前記周辺ゲート下層電極の一部をエッチングにより除去することにより第２および第３の導電体からなる周辺回路ゲート電極を形成することを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
6. 前記周辺回路ゲート絶縁膜及び前記第１の周辺回路ゲート電極を形成する工程において、
   前記周辺回路ゲート絶縁膜と前記第１の周辺回路ゲート電極との間に高誘電率ゲート絶縁膜と周辺回路メタルゲート電極を順次形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記周辺回路ゲート電極の側方間を埋めるように第３の層間絶縁膜を形成する工程と、
   前記第３の層間絶縁膜を貫通して前記周辺回路領域の前記活性領域上面に接するように周辺回路コンタクトホールを形成する工程と、
   前記周辺回路コンタクトホールに第５の導電膜を埋め込んで周辺回路コンタクトプラグを形成する工程と、
   前記周辺回路コンタクトプラグ上に周辺回路コンタクトパッドを形成する工程と、
   前記周辺回路コンタクトパッド上に周辺回路ビアプラグを形成する工程と、
   を有することを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
8. 前記第２の絶縁膜と前記ビット線層間絶縁膜を同一の材質で構成すると共に、前記第１の導電体と前記第２の導電体を同一の材質とすることを特徴とする請求項１〜請求項７のうちのいずれかの請求項に記載の半導体装置の製造方法。
9. 前記基板としてシリコン基板を用いて、前記第１の導電体および前記第２の導電体を多結晶シリコンとすると共に、
   前記第２の絶縁膜としてボロンおよびリンをドーピングしたシリコン酸化膜を用い、かつ、前記第１の層間絶縁膜としてシリコン酸化膜を用いることを特徴とする請求項１〜請求項８のうちのいずれかの請求項に記載の半導体装置の製造方法。
10. 基板に設けられたゲート電極開口の下部にセルゲート絶縁膜を介して設けられたセルゲート電極と、
    前記セルゲート電極上の前記ゲート電極開口の内部に設けられた第２の絶縁膜と、
    前記基板と前記第２の絶縁膜の端部上に設けられた第１の層間絶縁膜と、
    前記第１の層間絶縁膜に覆われていない前記第２の絶縁膜と前記セルゲート電極に隣接する前記基板とを露出させるように形成されたビット線開口に、第１の導電体からなる第１層間絶縁膜用ハードマスクを含んで設けられた前記第２の導電体からなる第１のビット膜と第３の導電体からなる第２のビット膜が積層されてなるセルビット線と、を有し、
    前記第１の層間絶縁膜は前記ビット線開口形成時のバッファフッ酸処理のエッチングにおける前記第２の絶縁膜に対する選択比が低い材質から構成され、
    前記第１の導電体は前記セルビット線を形成する工程のエッチングにおける前記第２の導電体に対する選択比が低いことを特徴とする半導体装置。
11. 前記セルゲート電極上の前記ゲート電極開口内で前記第２の絶縁膜と前記セルゲート電極及び前記セルゲート絶縁膜との間に介在して設けられた第１の絶縁膜を有することを特徴とする請求項１０に記載の半導体装置。
12. 前記基板は、セル領域と周辺回路領域に区分されており、
    前記セル領域にはセルトランジスタが形成されると共に前記周辺回路領域には周辺回路トランジスタが形成され、
    前記ゲート電極開口は前記セル領域に設けられた活性領域を平面視で複数に分断するように形成されていることを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
13. 前記第１のビット膜と前記第２のビット膜の側方間を埋めるように形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜を貫通して前記セル領域の前記活性領域上面に接するように設けられたセルコンタクトホールに第４の導電膜を埋め込むことにより形成されたセルコンタクトプラグと、
    前記セルコンタクトプラグ上に形成されたセルコンタクトパッドと、
    前記セルコンタクトパッド上に形成されたキャパシタと、
    を有することを特徴とする請求項１２に記載の半導体装置。
14. 前記周辺回路領域の前記基板と前記素子分離絶縁膜を覆うように形成された周辺回路ゲート絶縁膜と、
    前記第１のビット膜の上面と同じ高さになるように前記周辺回路ゲート絶縁膜上に形成された前記第２の導電体からなる周辺回路ゲート下層電極および、前記周辺回路ゲート下層電極上に形成された前記第３の導電体からなる周辺回路ゲート上層電極から構成される周辺回路ゲート電極を有することを特徴とする請求項１２または請求項１３に記載の半導体装置。
15. 前記周辺回路ゲート絶縁膜と前記第１の周辺回路ゲート電極との間に設けられた高誘電率ゲート絶縁膜と周辺回路メタルゲート電極を有することを特徴とする請求項１４に記載の半導体装置。
16. 前記周辺回路ゲート電極の側方間を埋めるように形成された第３の層間絶縁膜と、
    前記第３の層間絶縁膜を貫通して前記周辺回路領域の前記活性領域上面に接するように設けられた周辺回路コンタクトホールに第５の導電膜を埋め込むことにより形成された周辺回路コンタクトプラグと、
    前記周辺回路コンタクトプラグ上に形成された周辺回路コンタクトパッドと、
    前記周辺回路コンタクトパッド上に形成された周辺回路ビアプラグと、
    を有することを特徴とする請求項１４または請求項１５に記載の半導体装置の製造方法。
17. 前記第２の絶縁膜と前記ビット線層間絶縁膜に同一の材料が用いられ、かつ、前記第１の導電体と前記第２の導電体に同一の材料が用いられていることを特徴とする請求項１０〜請求項１６のうちのいずれかの請求項に記載の半導体装置。
18. 前記基板としてシリコン基板が用いられ、
    前記第１の半導体が多結晶シリコンであって、
    前記第２の絶縁膜としてボロンおよびリンをドーピングしたシリコン酸化膜が用いられると共に、前記第１の層間絶縁膜としてシリコン酸化膜が用いられていることを特徴とする請求項１０〜請求項１７のうちのいずれかの請求項に記載の半導体装置。

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