WO2014178328A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

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WO2014178328A1
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gate electrode
groove
semiconductor device
film
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福島　洋一
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • DRAM Dynamic Random Access Memory
  • a trench gate type transistor in which a gate electrode is embedded in a groove formed on the surface side of a semiconductor substrate is known.
  • the gate length of the transistor used in the DRAM can be secured physically and sufficiently long.
  • a DRAM having a fine memory cell with a minimum processing dimension of 60 nm or less can be realized.
  • the buried insulating film formed in advance in the trench is formed when a contact plug is formed to connect the gate electrode of the trench gate type transistor to the capacitor, the upper electrode, and the like.
  • a new problem that the contact plug and the gate electrode are easily short-circuited due to excessive etching of a part has become apparent.
  • Patent Document 1 discloses a step of forming a buried insulating film made of boron phosphosilicate glass on a gate electrode (embedded word line) in a gate electrode forming groove (hereinafter simply referred to as a groove). And a step of forming an interlayer insulating film on the buried insulating film and the semiconductor substrate, and a step of etching the buried insulating film and the contact opening reaching the surface of the semiconductor substrate adjacent thereto in the interlayer insulating film.
  • a manufacturing method and a semiconductor device are disclosed.
  • a buried insulating film 72 made of boron phosphosilicate glass (BPSG) is formed on the liner film 71 formed in the trench groove 65. Is deposited by CVD. Thereafter, a part of the mask silicon nitride film, the buried insulating film 72 and the liner film 71 is removed by a planarization and etching process by CMP treatment, and the surface thereof is as high as the silicon surface of the semiconductor substrate 50. A buried insulating film 72 is formed.
  • BPSG boron phosphosilicate glass
  • the boron (B) concentration of BPSG is set in the range of 10.5 to 11.0 mol%, and the ratio of the boron (B) concentration to the phosphorus (P) concentration is set. It is disclosed that it is preferably 2.34 to 2.76.
  • the photolithography technique and the dry etching technique are used so as to contact the buried insulating film and the semiconductor substrate. Capacitor contact openings are formed. At this time, the capacitor contact opening and its surroundings are cleaned by a wet etching method using a chemical solution such as hydrofluoric acid.
  • the BPSG disclosed in Patent Document 1 has a certain degree of resistance to wet etching, but it may be scraped to some extent during the aforementioned cleaning process.
  • the gate electrode is short-circuited with a capacitor contact plug to be formed later.
  • the gate electrode thickness can be reduced with respect to the groove thickness in order to ensure an insulation margin of the gate electrode, there is a problem in that the electrical resistance of the gate electrode increases.
  • an insulating film by a high density plasma (HDP) method having excellent properties such as high resistance to hydrofluoric acid etching as a buried insulating film, a short circuit between the gate electrode and the capacitor contact plug is ensured. Can be avoided.
  • HDP high density plasma
  • the edge portion at the upper end of the gate electrode forming groove having a high aspect ratio hereinafter simply referred to as a groove
  • a groove is scraped by the sputtering effect.
  • a sufficient insulation margin of the gate electrode cannot be secured due to the low embedding property of the insulating film in the trench.
  • the semiconductor device of the present invention includes a groove formed on one surface of a semiconductor substrate, a gate electrode formed below the groove through a gate insulating film, and a nitride formed on the inner wall of the groove on the gate electrode
  • a semiconductor device manufacturing method comprising: a groove forming step of forming a groove on one surface of a semiconductor substrate; a gate insulating film forming step of forming a gate insulating film below an inner wall of the groove; A gate electrode forming step of forming a gate electrode under the groove; and a side wall forming a sidewall insulating film made of a nitride film having a width wider toward the bottom of the groove on the inner wall of the groove on the buried word line A wall insulating film forming step; and a buried insulating film forming step of forming a buried insulating film in the trench surrounded by the sidewall insulating film on the gate electrode.
  • the inner angle formed by one surface of the semiconductor substrate at the upper end of the groove and the inner wall of the sidewall insulating film becomes an obtuse angle, and a bowl-like space is formed inside the groove on the gate electrode.
  • an insulating film that is excellent in etching characteristics but has a low embedding property in the groove can be applied as a buried insulating film, and can be embedded in the groove internal space on the gate electrode. Therefore, the etching resistance of the buried insulating film is improved, and the buried insulating film is not etched even when wet etching or chemical cleaning is performed when forming a contact plug or wiring contacting the buried insulating film and the semiconductor substrate.
  • the insulation of the gate electrode can be ensured and a short circuit with the contact plug or the wiring can be surely avoided.
  • FIG. 2 is a cross-sectional view showing a configuration of a main part of the semiconductor device according to the first embodiment of the present invention, and is a cross-sectional view along the line AA ′ shown in FIG.
  • FIGS. 1 to 16 the same components are denoted by the same reference numerals, and description thereof is omitted.
  • the drawings used in the following description are schematic, and the length, width, thickness ratio, and the like are not necessarily the same as the actual ones.
  • a DRAM (semiconductor device) 101 shown in FIGS. 1 and 2 will be described as an example of the semiconductor device according to the first embodiment to which the present invention is applied.
  • the DRAM 101 is provided with a plurality of memory cell arrays.
  • the Y direction indicates the extending direction of the gate electrode 109
  • the X direction indicates the extending direction of the bit line 115.
  • the semiconductor substrate 105 is divided into a plurality of active regions K by element isolation regions 113 and 158.
  • the active region K has a parallelogram shape in plan view extending in a direction inclined by a certain angle with respect to the X direction.
  • the active region K is not limited to a parallelogram, and may be an oblong shape or other planar shape.
  • each active region K is provided with two trench gate type transistors, and a capacitor 147 and an upper metal wiring 152 on each trench gate type transistor. It is configured.
  • the trench gate type transistor in each active region K has a double gate structure in which the gate electrode 109 is individually provided and the same bit line 115 is shared.
  • the present invention is not limited to this form.
  • Two adjacent trench gate type transistors have a gate insulating film 107, an inner surface layer 108, a gate electrode 109, a sidewall insulating film 110, and a buried insulating film 111, and a central portion of the active region K.
  • the semiconductor substrate 105 is shared.
  • the gate insulating film 107 is formed so as to cover the lower part of the inner wall of the two trenches 106 provided in each active region K.
  • the inner surface layer 108 is formed inside the gate insulating film 107.
  • a silicon oxide film and a titanium nitride film are used as the gate insulating film 107 and the inner surface layer 108, respectively.
  • the gate electrode 109 functions as a word line of the trench gate type transistor, and includes an upper portion 109B and a lower portion 109A.
  • the lower portion 109A is formed so as to fill the inside of the trench 106 surrounded by the gate insulating film 107 and the inner surface layer 108.
  • the upper portion 109B is formed so as to fill the inside of the trench 106 surrounded by the lower portion of a sidewall insulating film 110 described later.
  • tungsten is used as the material of the upper portion 109B and the lower portion 109A.
  • the height of the gate electrode 109 is set according to the refresh characteristics of the DRAM 101, the height of the groove 106, and the like.
  • the sidewall insulating film 110 is formed so as to cover the gate electrode 109 and the upper part of the inner wall of the trench 106.
  • a nitride film formed by an atomic layer deposition (ALD) method is used as a material of the sidewall insulating film 110 of the DRAM 101.
  • the sidewall insulating film 110 becomes wider as it approaches the bottom of the trench 106 and has a quasi-tapered shape.
  • the quasi-tapered shape of the sidewall insulating film 110 is set in consideration of the refresh characteristics of the DRAM 101, the width of the trench 106, and the like.
  • the lower portion of the sidewall insulating film 110 is interposed between the upper portion 109B of the gate electrode 109 and the semiconductor substrate 105. With such a configuration, a sufficient depth of the gate electrode 109 is ensured, insulation is ensured, and an increase in electric resistance of the gate electrode 109 is suppressed. If the lower portion 109A has a sufficient depth, the electrical resistance of the gate electrode 109 can be lowered. In this case, the gate electrode 109 may be composed of only the lower portion 109A.
  • the buried insulating film 111 is formed in a bowl-shaped internal space of the groove 106 surrounded by the gate electrode 109 and the upper side of the sidewall insulating film 110.
  • a silicon oxide film formed using the HDP method is used as the buried insulating film 111.
  • the silicon oxide film formed by the HDP method is resistant to wet etching in processes such as removal of a mask silicon nitride film previously formed on the semiconductor substrate 105 when the DRAM 101 is manufactured, formation of contact plugs or wirings, and surface cleaning. Very good. Therefore, the embedded insulating film 111 of the DRAM 101 has higher resistance to wet etching than before.
  • the semiconductor substrate 105 opposite to the side to which the bit line 115 is connected with respect to the gate electrode 109 becomes a source / drain region of a trench gate type transistor, and a capacitor contact plug 119 is connected to the capacitor substrate 119. 147 is connected.
  • an impurity diffusion region is provided in the semiconductor substrate 105 which becomes the source / drain region of the trench gate type transistor.
  • the impurity diffusion region is formed by ion implantation of an n-type impurity dopant such as arsenic or phosphorus.
  • the bit line 115 is in contact with one surface 105a of the semiconductor substrate 105 and the upper surface of the buried insulating film 111, and is formed to extend in the X direction.
  • the bit line 115 has, for example, a two-layer structure including a bottom conductive film 130 made of polysilicon and a metal film 131 made of a refractory metal such as tungsten, but is not limited to this configuration.
  • An upper insulating film 32 such as a silicon nitride film is formed on the bit line 115.
  • insulating films 133 made of a silicon nitride film or the like are formed.
  • a bit line contact plug may be provided between the bit line 115 and the semiconductor substrate 105.
  • the capacitor contact plug 119 is in contact with one surface 105a of the semiconductor substrate 105 not in contact with the bit line 115 and the upper surface of the embedded insulating film 111, and is formed in a rectangular shape in plan view.
  • the capacitor contact plug 119 has, for example, a three-layer structure including a bottom conductive film 140 made of polysilicon or the like, a silicide layer 141 made of CoSi or the like, and a metal film 142 such as tungsten, but is not limited to this configuration. .
  • An insulating film 137 made of a silicon nitride film or the like is formed on both sides of the capacitor contact plug 119 in the width direction.
  • an interlayer insulating film 143 made of a silicon oxide film or the like is formed between the bit line 115 and the capacitor contact plug 119.
  • the upper surfaces of the bit line 115, the capacitor contact plug 119, and the interlayer insulating film 143 are formed to have the same height.
  • the upper portions of the bit lines 115 and the capacitor contact plugs 119 are capacitor formation regions of the DRAM 101, and are formed alternately so that circular capacitor contact pads 118 partially overlap the capacitor contact plugs 119 in plan view.
  • Stopper films 121 are formed on both sides of each capacitor contact pad 118 in the width direction.
  • An interlayer insulating film 146 made of a silicon oxide film or the like is formed on the stopper film 121.
  • a capacitor 147 is formed inside the interlayer insulating film 146 and on the capacitor contact pad 118.
  • the capacitor 147 includes a lower electrode 148, a capacitive insulating film 149, and an upper electrode 150.
  • the lower electrode 148 is a cylindrical electrode portion formed on the capacitor contact pad 118.
  • the capacitor insulating film 149 is formed so as to extend from the inner surface of the lower electrode 148 onto the interlayer insulating film 146.
  • the upper electrode 150 is formed so as to fill the inside of the lower electrode 148 and extend to the upper surface of the capacitive insulating film 149. Note that the structure of the capacitor 147 described above is an example, and is not particularly limited, and other capacitor structures generally applied to a semiconductor device such as a crown type may be applied.
  • an interlayer insulating film 151 made of a silicon oxide film or the like is provided on the upper electrode 150.
  • an upper metal wiring 152 made of aluminum or copper and an interlayer insulating film 154 made of a silicon oxide film or the like are provided on the interlayer insulating film 151.
  • a peripheral circuit area (not shown) may be disposed around the memory cell array described above.
  • the material in the following description is not specifically limited, It can change in the range which does not deviate from the main point of this invention.
  • the numerical values such as the film thickness in the following description are not particularly limited and indicate a relative relationship, and are preferably set appropriately in consideration of the material and shape of each component.
  • a semiconductor substrate 105 made of a p-type silicon substrate is prepared, and a silicon oxide film 103 and a mask silicon nitride film 104 are sequentially stacked on one surface 105 a of the semiconductor substrate 105.
  • the semiconductor substrate 105 may be a semiconductor substrate in which a P-type well is previously provided by ion implantation in a region where a trench gate type transistor is to be formed.
  • element isolation grooves (not shown) for partitioning the active region K are formed. It is formed on one surface 105 a of the semiconductor substrate 105.
  • the pattern of the element isolation trench in a plan view is a linear pattern extending in a direction inclined by a certain angle with respect to the Y direction so as to sandwich both sides of the band-shaped active region K.
  • an element isolation region 158 having an STI structure is formed by filling the element isolation trench with a silicon oxide film. If necessary, a silicon nitride film may be formed on the inner wall of the element isolation trench, and the upper surface of the element isolation region 158 may be slightly lower than the one surface 105 a of the semiconductor substrate 105.
  • an element isolation region 113 for separating the band-shaped active region K in a direction parallel to the gate electrode 109, that is, the Y direction is formed. Note that the element isolation regions 113 and 158 may be formed collectively.
  • an n-type impurity dopant such as low-concentration arsenic or phosphorus is ion-implanted into one surface 105a of the semiconductor substrate 105 in the active region K, and a low-concentration impurity diffusion layer (not shown) that functions as a source / drain region of the trench gate type transistor. ) Is preferably formed. Note that the step of forming the low-concentration impurity diffusion layer can be omitted. [Groove formation process] Next, as shown in FIG. 3, the photolithographic technique and the dry etching technique are used to etch the silicon oxide film 103, the silicon nitride film 104, and the semiconductor substrate 105 to form the trench 106 for forming the buried gate electrode.
  • the groove 106 is formed as a line-shaped pattern extending in the Y direction intersecting with the active region K.
  • a trench gate type transistor in which the adjacent gate electrodes 109 share the same bit line can be easily formed.
  • a gate insulating film 107 made of a silicon oxide film or the like is formed on the inner wall of the trench 106 by using a thermal oxidation method.
  • an inner surface layer 108 made of titanium nitride is formed inside the gate insulating film 107, and a tungsten layer (not shown) is embedded.
  • the film thicknesses of the gate insulating film 107 and the inner surface layer 108 can both be 5 nm, for example.
  • [Gate electrode formation first step] Next, etch back of the tungsten layer (not shown), the inner surface layer 108 and the gate insulating film 107 is performed, and left behind in the trench 106. As a result, as shown in FIG. 4, a lower portion 109A of the gate electrode 109 made of tungsten is formed.
  • a liner film 161 made of a silicon nitride film or the like and covering the lower portion 109 ⁇ / b> A and the upper inner wall of the exposed trench 106 is formed.
  • the material constituting the liner film 161 is preferably a silicon nitride film (hereinafter referred to as an ALD nitride film) formed by the ALD method and having a relatively slow etching rate in the wet etching method.
  • an ALD nitride film By using an ALD nitride film, processing into a quasi-tapered shape is facilitated.
  • the liner film 161 is etched back so that the width becomes wider toward the bottom of the groove 106, thereby forming the sidewall insulating film 110.
  • the silicon nitride film 104 is exposed on the one surface 105a of the semiconductor substrate 105 where the trench 106 is not formed.
  • a tungsten layer 170 is formed by CVD to cover the exposed silicon nitride film 104, sidewall insulating film 110, and lower portion 109 ⁇ / b> A of the gate electrode 109.
  • the film thickness of the tungsten layer 170 can be set to, for example, 15 nm.
  • an antireflection film (BARC: Bottom Anti-Reflective Coating) 172 is applied so as to cover the tungsten layer 170 and fill the trench 106.
  • etch back of the antireflection film 172 and the upper portion of the tungsten layer 170 is performed until the bottom upper surface 170a of the tungsten layer 170 in the trench 106 is exposed.
  • the lower portion 109 ⁇ / b> A whose surface other than the upper surface is surrounded by the laminated film of the gate insulating film 107 and the inner surface layer 108 and the upper portion 109 ⁇ / b> B whose side surface is surrounded by the bottom portion of the sidewall insulating film 110 are bonded.
  • the thickness of the upper portion 109B is preferably set according to the thickness of the lower portion 109A and taking into account the overall thickness of the gate electrode 109.
  • a silicon oxide film (not shown) is filled into the mortar-shaped internal space of the trench 106 surrounded by the portion above the bottom of the sidewall insulating film 110. Thereafter, the upper surface of the silicon oxide film is planarized to form a buried insulating film 111 as shown in FIG. Note that the height of the upper surface of the buried insulating film 111 is made to coincide with the height of the one surface 105a of the semiconductor substrate 105 by using etch back or the like.
  • the silicon nitride film 104 is removed and the upper surface of the silicon oxide film 103 is exposed. Since the sidewall insulating film 110 has a slower etching rate in the wet etching method than the gate electrode 109, etching removal of the sidewall insulating film 110 is avoided. In addition, since the buried insulating film 111 made of a silicon oxide film is formed on the trench 106 by the HDP method, the insulating property of the gate electrode 109 is reliably maintained.
  • CMP is performed to remove the upper portion of the sidewall insulating film 110 and the silicon oxide film 103 and expose the upper surface of the buried insulating film 111 as shown in FIG.
  • the gate electrode 109 functioning as the word line of the DRAM 101, the sidewall insulating film 110 on the gate electrode 109, and the buried insulating film 111 are formed.
  • an interlayer insulating film 143 is formed using a silicon oxide film or the like so as to cover the semiconductor substrate 105. Note that the interlayer insulating film 143 may be a composite film in which a plurality of materials are stacked. Thereafter, by using a photolithography technique and a dry etching technique, as shown in FIG.
  • bit line opening 176 is formed as a line-shaped opening pattern extending in the same direction as the gate electrode 109, that is, the Y direction in FIG.
  • an insulating film 133 is formed with a silicon nitride film on the inner wall of the bit line opening 176.
  • an n-type impurity dopant is ion-implanted into one surface 105 a of the semiconductor substrate 105 exposed at the bottom surface of the bit line opening 176 to form a high concentration impurity diffusion layer (not shown) in the vicinity of the one surface 105 a of the semiconductor substrate 105. Good.
  • bit line 115 is formed as a pattern extending in the direction intersecting with the gate electrode 109, that is, the X direction shown in FIG.
  • the bottom conductive film 130 under the bit line 115 is connected to the semiconductor substrate 105 serving as the source / drain region. 1 illustrates a linear bit line 115 orthogonal to the gate electrode 109, the bit line 115 may be arranged in a polygonal line shape or a corrugated shape in which a part thereof is curved.
  • a silicon nitride film 180 is formed on the bit line 115 as a protective insulating film.
  • a part of the interlayer insulating film 143 is removed by using a photolithography technique and a dry etching technique, and a capacitor contact opening 187 is formed.
  • the position where the capacitor contact opening 187 is formed is set so as to be in contact with one surface 105 a of the semiconductor substrate 105 on the side adjacent to each groove 106 and not in contact with the bit line 115. That is, in the case of the structure described above based on FIG. 1, the position corresponds to the capacitor contact plug formation region 117.
  • an insulating film 137 made of a silicon nitride film is formed on the inner wall of the capacitor contact opening 187.
  • ions may be implanted into one surface 105a of the semiconductor substrate 105 exposed at the bottom surface of the capacitor contact opening 187 to form an n-type impurity high concentration diffusion layer (not shown) in the vicinity of the one surface 105a of the semiconductor substrate 105.
  • a silicide layer 141 such as cobalt silicide (CoSi) is formed on the surface of the bottom conductive film 140, and a metal film 142 such as tungsten is deposited so as to fill the capacitor contact opening 187.
  • the surface of the silicon nitride film 180 and the interlayer insulating film 143 is planarized by CMP until the surfaces of the silicon nitride film 180 and the interlayer insulating film 143 are exposed, and the metal film 142 is left only in the capacitor contact opening 187.
  • a capacitor contact plug 119 having a three-layer structure including the bottom conductive film 140, the silicide layer 141, and the metal film 142 is formed.
  • a capacitor contact pad 118 and a stopper film 121 are formed on the structure shown in FIG. 16 by using a method well known in a general manufacturing method of DRAM. As shown in FIG. 1, the formation position of the capacitor contact pad 118 is a position at least partially in contact with the upper surface of the capacitor contact plug 119.
  • the capacitor 147, the interlayer insulating films 146, 151, 154, and the upper metal wiring 152 are formed on the capacitor contact pad 118 and the stopper film 121 by using a method well known in a general DRAM manufacturing method. Form. Note that the type and shape of the capacitor 147 are not particularly limited.
  • the DRAM 101 is completed through the above steps.
  • the sidewall insulating film 110 has a shape that becomes wider as it approaches the bottom of the groove, that is, a quasi-tapered shape, the one surface 105 a and the side of the semiconductor substrate 105 in the vicinity of the upper end of the groove 106.
  • the inner angle ⁇ 1 formed with the inner wall of the wall insulating film 110 becomes an obtuse angle, and a mortar-like space is formed inside the groove 106 on the gate electrode 109. Thereby, the embedding property of the buried insulating film formed on the gate electrode in the space is improved.
  • an insulating film that is extremely excellent in etching resistance such as a silicon nitride film using the HDP method, but is inferior in embedding property due to a sputtering effect or the like can be applied as an embedded insulating film.
  • the insulating property of the gate electrode 109 is reliably ensured, and a short circuit between the gate electrode 109 and the capacitor contact plug 119 or the bit line 115 is avoided.
  • the sidewall insulating film 110 produces an electrolytic relaxation effect in the DRAM 101, and the refresh characteristics are improved.
  • the scalloped space surrounded by the sidewall insulating film 110 is formed in the trench 106 on the gate electrode 109 as described above. Accordingly, the buried insulating film 111 having extremely excellent etching resistance can be embedded in the groove 106 on the gate electrode 109 without using the HDP method to cut the upper end of the groove 106 due to the sputtering effect. Therefore, when the bit line 115 and the capacitor contact plug 119 are formed after the formation of the buried insulating film 111, the bit line opening 176 and the capacitor contact are formed by wet etching, chemical treatment, or the like without removing the buried insulating film 111. An opening 187 can be formed. In this way, it is possible to manufacture the DRAM 101 that reliably ensures the insulation of the gate electrode and exhibits the above-described effects.
  • the etching removal resistance of the buried insulating film 111 is increased, so that the upper portion 109B of the gate electrode 109 is in the groove 106 surrounded by the bottom portion of the sidewall insulating film 110. Can be extended. That is, the thickness of the gate electrode 109 can be increased while ensuring the insulation of the gate electrode 109. Thereby, the electrical resistance can be lowered without increasing the word line capacity of the DRAM 101.
  • a DRAM (semiconductor device) 201 will be described as an example of the semiconductor device according to the second embodiment to which the present invention is applied.
  • the structure of the DRAM 201 in the second embodiment is the same as that of the DRAM 101 in the first embodiment. Therefore, a description related to the structure of the DRAM 201 is omitted.
  • the difference between the present embodiment and the DRAM of the first embodiment is in the process of forming the upper portion 109B of the gate electrode 109. This will be described in detail in a method for manufacturing the DRAM 201 described later.
  • the upper portion of the tungsten layer 175 is etched back so as to remain at a predetermined thickness at the bottom of the bowl-shaped space surrounded by the lower portion 109A and the upper portion 109B of the gate electrode 109.
  • the lower portion 109A surrounded by the laminated film of the gate insulating film 107 and the inner surface layer 108 except for the upper surface is joined to the upper portion 109B surrounded by the bottom portion of the sidewall insulating film 110.
  • the thickness of the upper portion 109B is preferably set according to the thickness of the lower portion 109A and taking into account the overall thickness of the gate electrode 109.
  • the buried insulating film 111 made of a silicon oxide film is filled into the mortar-shaped internal space of the trench 106 surrounded by the exposed portion of the upper portion 109B of the gate electrode 109 and the sidewall insulating film 110 by using the HDP method. To do.
  • the internal angle ⁇ 2 formed by the one surface 105a of the semiconductor substrate 105 in the vicinity of the upper end of the trench 106 and the inner wall of the sidewall insulating film 110 is an obtuse angle, the upper end of the sidewall insulating film 110 is caused by the sputtering effect by the HDP method. There is no risk of scraping.
  • the embedding property of the buried insulating film 111 in the mortar-shaped inner space of the trench 106 surrounded by the exposed portion of the upper portion 109B of the gate electrode 109 and the sidewall insulating film 110 can be improved.
  • the height of the upper surface of the buried insulating film 111 is made to coincide with the height of the one surface 105a of the semiconductor substrate 105 by using etch back or the like, as in the DRAM 101.
  • the same effects as the DRAM 101 and its manufacturing method can be obtained. Therefore, the insulation of the gate electrode 109 of the DRAM 201 can be reliably ensured, and a short circuit between the gate electrode 109 and the capacitor contact plug 119 or the bit line 115 can be avoided. Further, the sidewall insulating film 110 can cause an electrolytic relaxation effect in the DRAM 101, and can improve refresh characteristics.
  • the gate electrode 109 is configured by a lower portion 109A and an upper portion 109B, and the electrical resistance can be lowered without increasing the word line capacitance of the DRAM 201.

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Abstract

　半導体装置におけるゲート電極上の埋込絶縁膜として、エッチング特性に極めて優れているものの溝への埋設性が低い絶縁膜を適用することができ、ゲート電極の絶縁性を確保するとともにコンタクトプラグあるいは配線とのショートを確実に回避する。半導体装置は、半導体基板（１０５）の一面に形成された溝と、溝の下部にゲート絶縁膜（１０７）を介して形成されたゲート電極（１０９）と、ゲート電極（１０９）の上の溝の内壁に形成された窒化膜からなるサイドウォール絶縁膜（１１０）と、ゲート電極（１０９）の上のサイドウォール絶縁膜（１１０）によって囲まれた溝内に形成された埋込絶縁膜（１１１）と、を有し、サイドウォール絶縁膜（１１０）は溝の底部に近づく程幅が広くなる形状を有してなる。

Description

半導体装置及び半導体装置の製造方法
　本発明は半導体装置及び半導体装置の製造方法に関する。
　近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｍｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の半導体装置の微細化が進められている。ＤＲＡＭに用いるトランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、閾値電圧が低下するという問題が発生する。また、トランジスタの閾値電圧の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。そのため、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
　このような問題を回避するための構造として、半導体基板の表面側に形成した溝にゲート電極を埋め込むトレンチゲート型トランジスタが知られている。トレンチゲート型トランジスタを用いることにより、ＤＲＡＭに用いるトランジスタのゲート長を物理的かつ十分に長く確保することが可能となる。また、最小加工寸法が６０ｎｍ以下の微細なメモリセルを有したＤＲＡＭが実現可能となる。
　ところが、半導体装置のさらなる微細化に伴い、トレンチゲート型トランジスタのゲート電極とキャパシタや上部電極等とを導通させるためのコンタクトプラグを形成する際に、溝に予め形成されている埋込絶縁膜の一部が過剰にエッチングされることでコンタクトプラグとゲート電極とがショートし易いという新たな問題が顕在化している。
　このような新たな問題を解決するための半導体装置及びその製造方法が、種々検討されている。例えば、特許文献１には、ゲート電極形成用の溝（以下、単に溝と記載する）内のゲート電極（埋込ワード線）上に硼素リンケイ酸ガラスからなる埋込絶縁膜を形成する工程と、埋込絶縁膜及び半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜に埋込絶縁膜及びそれに隣接する半導体基板表面に達するコンタクト開口をエッチングにより形成する工程と、を有する半導体装置の製造方法及び半導体装置が開示されている。
　具体的には、特許文献１の図９～図１１に示されているように、トレンチ溝６５に形成したライナー膜７１上に硼素リンケイ酸ガラス（ＢＰＳＧ：Ｂｏｒｏｐｈｏｓｐｈｏｐｈｏｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）からなる埋込絶縁膜７２をＣＶＤ法により堆積する。その後、ＣＭＰ処理による平坦化及びエッチング工程によって、マスク用のシリコン窒化膜と、埋込絶縁膜７２とライナー膜７１の一部を除去し、その表面が半導体基板５０のシリコン表面と同程度の高さとなる埋込絶縁膜７２を形成する。特許文献１には、エッチング耐性を高める点から、ＢＰＳＧのボロン（Ｂ）濃度を１０．５～１１．０モル％の範囲として、ボロン（Ｂ）濃度とリン（Ｐ）の濃度との比を２．３４～２．７６とすることが好ましい旨が開示されている。
特開２０１１－１２９７６０号公報
　トレンチゲート型トランジスタを有するＤＲＡＭ等の半導体装置の製造においては、ゲート電極上の埋込絶縁膜の形成後、フォトリソグラフィ技術およびドライエッチング技術を用いて、埋込絶縁膜及び半導体基板に接するように容量コンタクト開口を形成する。この際、フッ酸等の薬液を用いたウェットエッチング法により、容量コンタクト開口とその周囲を洗浄する。特許文献１に開示されているＢＰＳＧは、ウェットエッチングに対する耐性をある程度有しているが、前述の洗浄工程時に少なからず削られることがある。ゲート電極上の埋込絶縁膜が削られると、ゲート電極が後に形成する容量コンタクトプラグとショートしてしまう。そこで、ゲート電極の絶縁マージンを確保するために溝の厚みに対してゲート電極の厚みを減らすことができるが、そうするとゲート電極の電気抵抗が高くなってしまうという問題があった。
　そこで、埋込絶縁膜としてフッ酸エッチングに対する高い耐性等の優れた性質を有する高密度プラズマ（ＨＤＰ：Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）法による絶縁膜を用いることで、ゲート電極と容量コンタクトプラグとのショートを確実に回避できると考えられる。しかしながら、ＨＤＰ法による絶縁膜を適用すると、アスペクト比の高いゲート電極形成用の溝（以降、単に溝という）の上端のエッジ部分がスパッタ効果で削られる。このように絶縁膜の溝内部への埋設性が低いことに起因して、ゲート電極の絶縁マージンを充分に確保できないという問題があった。
　本発明の半導体装置は、半導体基板の一面に形成された溝と、前記溝の下部にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極上の前記溝の内壁に形成された窒化膜からなるサイドウォール絶縁膜と、前記ゲート電極上の前記サイドウォール絶縁膜によって囲まれた前記溝内に形成された埋込絶縁膜と、を有し、前記サイドウォール絶縁膜は前記溝の底部に近づく程幅が広くなる形状を有してなることを特徴とする。
　本発明の半導体装置の製造方法は、半導体基板の一面に溝を形成する溝形成工程と、前記溝の内壁下部にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を介して前記溝の下部にゲート電極を形成するゲート電極形成工程と、前記埋込ワード線上の前記溝の内壁に、前記溝の底部に近づく程幅が広い窒化膜からなるサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程と、前記ゲート電極上の前記サイドウォール絶縁膜によって囲まれた前記溝内に埋込絶縁膜を形成する埋込絶縁膜形成工程と、を有することを特徴とする。
　本発明によれば、溝の上端における半導体基板の一面とサイドウォール絶縁膜の内壁とのなす内角が鈍角になり、ゲート電極上の溝内部に擂鉢状の空間が形成される。これにより、エッチング特性に極めて優れているものの溝への埋設性が低い絶縁膜であっても、埋込絶縁膜として適用することができ、ゲート電極上の溝内部空間に埋設できる。従って、埋込絶縁膜のエッチング耐性が向上し、埋込絶縁膜と半導体基板に接するコンタクトプラグや配線を形成する際に、ウェットエッチングや薬液洗浄等を行っても埋込絶縁膜を削ることなく、ゲート電極の絶縁性を確保するとともにコンタクトプラグあるいは配線とのショートを確実に回避できる。
本発明の第１実施形態における半導体装置の構成を示す平面図である。 本発明の第１実施形態における半導体装置の要部の構成を示す断面図であって、図１に示すＡ－Ａ´線に沿った断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図である。 本発明の第２実施形態における半導体装置の一製造工程を示す断面図である。
　以下、本発明を適用した半導体装置の製造方法について、図１～図１６を参照し、詳細に説明する。また、図１～図１６においては、同一の構成要素には同一の符号を付し、説明を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、および厚みの比率等は実際のものと同一とは限らない。
（第１実施形態）
　本発明を適用した、第１実施形態の半導体装置の一例として、図１及び図２に示すＤＲＡＭ（半導体装置）１０１を挙げて説明する。
　ＤＲＡＭ１０１には、複数のメモリセルアレイが設けられている。図１において、Ｙ方向はゲート電極１０９の延在方向を示しており、Ｘ方向はビット線１１５の延在方向を示している。また、半導体基板１０５は素子分離領域１１３，１５８により複数の活性領域Ｋに区分されている。活性領域Ｋは、Ｘ方向に対して一定の角度だけ傾斜した方向に延在する平面視平行四辺形の形状となっている。しかし、活性領域Ｋは、平行四辺形に限定されず、長楕円形状、その他の平面視形状であってもよい。
　尚、説明の便宜上、図１ではメモリセルアレイの構成要素のうち、素子分離領域１１３，１５８、活性領域Ｋ、ゲート電極１０９、ビット線１１５、容量コンタクトパッド１１８、容量コンタクトプラグ（コンタクトプラグ）１１９のみを図示し、これら以外のメモリセルアレイの構成要素の図示を省略する。
　各活性領域Ｋには、図２に示すように、２つのトレンチゲート型トランジスタと、各トレンチゲート型トランジスタの上にキャパシタ１４７及び上部金属配線１５２が設けられており、これらの構造によりメモリセルアレイが構成されている。各活性領域Ｋのトレンチゲート型トランジスタは、個々にゲート電極１０９を有し、且つ、同一のビット線１１５を共有してなるダブルゲート構造になっているが、この形態に限定されるものではない。隣接する２つのトレンチゲート型トランジスタは、ゲート絶縁膜１０７と、内面層１０８と、ゲート電極１０９と、サイドウォール絶縁膜１１０と、埋込絶縁膜１１１と、を有し、活性領域Ｋの中央部の半導体基板１０５を共有してなる。
　ゲート絶縁膜１０７は、各活性領域Ｋに設けられた２つの溝１０６の内壁下部を覆うように形成されている。内面層１０８は、ゲート絶縁膜１０７の内側に形成されている。ゲート絶縁膜１０７と内面層１０８としてはそれぞれ、例えばシリコン酸化膜と窒化チタン膜が用いられる。
　ゲート電極１０９は、トレンチゲート型トランジスタのワード線として機能するものであり、上部１０９Ｂと下部１０９Ａから構成されている。下部１０９Ａは、ゲート絶縁膜１０７及び内面層１０８で囲まれた溝１０６の内部を埋めるようにして形成されている。上部１０９Ｂは、後述するサイドウォール絶縁膜１１０の下部に囲まれた溝１０６の内部を埋めるようにして形成されている。上部１０９Ｂ及び下部１０９Ａの材質としては、例えばタングステンが用いられる。ゲート電極１０９の高さは、ＤＲＡＭ１０１のリフレッシュ特性及び溝１０６の高さ等に応じて、設定されている。
　サイドウォール絶縁膜１１０は、ゲート電極１０９上、及び、溝１０６の内壁上部を覆うようにして形成されている。ＤＲＡＭ１０１のサイドウォール絶縁膜１１０の材質には、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法による窒化膜が用いられる。また、サイドウォール絶縁膜１１０は、溝１０６の底部に近づく程幅が広くなっており、準テーパー形状をなしている。サイドウォール絶縁膜１１０の準テーパー形状は、ＤＲＡＭ１０１のリフレッシュ特性及び溝１０６の幅等を勘案して、設定されている。
　サイドウォール絶縁膜１１０の下部は、ゲート電極１０９の上部１０９Ｂと半導体基板１０５との間に介在している。このような構成により、ゲート電極１０９の深さが充分に確保され、絶縁性が確保されるとともに、ゲート電極１０９の電気抵抗の増大が抑えられる。尚、下部１０９Ａが充分な深さを有していれば、ゲート電極１０９の電気抵抗を下げることができる。この場合、ゲート電極１０９は下部１０９Ａのみから構成されていてもよい。
　埋込絶縁膜１１１は、ゲート電極１０９上、及び、サイドウォール絶縁膜１１０上部で囲まれた溝１０６の擂鉢状の内部空間に形成されている。埋込絶縁膜１１１としては、ＨＤＰ法を用いて形成されるシリコン酸化膜が用いられる。ＨＤＰ法によるシリコン酸化膜は、ＤＲＡＭ１０１を製造する際に半導体基板１０５に予め形成されているマスク用のシリコン窒化膜除去や、コンタクトプラグあるいは配線の形成及び表面の洗浄等の工程におけるウェットエッチングに対する耐性に非常に優れている。そのため、ＤＲＡＭ１０１の埋込絶縁膜１１１は、ウェットエッチングに対する耐性が従来よりも高められている。
　２つのゲート電極１０９に挟まれている半導体基板１０５、即ち活性領域Ｋの中央部は、トレンチゲート型トランジスタのソースドレイン領域となり、ビット線１１５が接続されている。一方、ゲート電極１０９に対して、ビット線１１５が接続されている側とは反対側の半導体基板１０５は、トレンチゲート型トランジスタのソースドレイン領域となり、容量コンタクトプラグ１１９が接続され、その上にキャパシタ１４７が接続されている。トレンチゲート型トランジスタのソースドレイン領域となる半導体基板１０５には、不純物拡散領域が設けられていることが好ましい。半導体基板１０５としてｐ型シリコン基板が用いられる場合は、例えばヒ素あるいはリン等のｎ型不純物ドーパントのイオン注入によって前記不純物拡散領域が形成されている。
　ビット線１１５は、半導体基板１０５の一面１０５ａ、及び、埋込絶縁膜１１１の上面に接しており、Ｘ方向に延在するようにして形成されている。ビット線１１５は、例えば、ポリシリコンからなる底部導電膜１３０と、タングステン等の高融点金属からなる金属膜１３１からなる２層構造とされているが、この構成に限定されない。ビット線１１５の上には、シリコン窒化膜などの上部絶縁膜３２が形成されている。ビット線１１５の幅方向両側には、シリコン窒化膜等からなる絶縁膜１３３が形成されている。尚、ビット線１１５と半導体基板１０５との間にビット線コンタクトプラグが配設されていてもよい。
　容量コンタクトプラグ１１９は、ビット線１１５と接していない半導体基板１０５の一面１０５ａ、及び、埋込絶縁膜１１１の上面に接しており、平面視で矩形状に形成されている。容量コンタクトプラグ１１９は、例えば、ポリシリコン等からなる底部導電膜１４０と、ＣｏＳｉ等からなるシリサイド層１４１と、タングステン等の金属膜１４２からなる３層構造とされているが、この構成に限定されない。容量コンタクトプラグ１１９の幅方向両側には、シリコン窒化膜等からなる絶縁膜１３７が形成されている。
　ビット線１１５と容量コンタクトプラグ１１９の間には、シリコン酸化膜等からなる層間絶縁膜１４３が形成されている。ビット線１１５と容量コンタクトプラグ１１９と層間絶縁膜１４３の上面は、同じ高さになるように形成されている。ビット線１１５と容量コンタクトプラグ１１９の上部は、ＤＲＡＭ１０１のキャパシタ形成領域であり、平面視で円形状の容量コンタクトパッド１１８が容量コンタクトプラグ１１９の上に一部重なるように互い違いに形成されている。各容量コンタクトパッド１１８の幅方向両側には、ストッパ膜１２１が形成されている。ストッパ膜１２１の上に、シリコン酸化膜等からなる層間絶縁膜１４６が形成されている。層間絶縁膜１４６の内部であって、容量コンタクトパッド１１８上に位置するように、キャパシタ１４７が形成されている。
　キャパシタ１４７は、下部電極１４８と、容量絶縁膜１４９と、上部電極１５０から構成されている。下部電極１４８は、容量コンタクトパッド１１８の上に形成されたシリンダ状の電極部である。容量絶縁膜１４９は、下部電極１４８の内面から層間絶縁膜１４６の上に延在するようにして形成されている。上部電極１５０は、下部電極１４８の内部を充填するとともに容量絶縁膜１４９の上面まで延在するように形成されている。尚、説明したキャパシタ１４７の構造は、一例であって、特に限定されるものではなく、クラウン型等の半導体装置に一般的に適用されている他のキャパシタ構造を適用してもよい。
　上部電極１５０の上には、シリコン酸化膜等からなる層間絶縁膜１５１が設けられている。また、層間絶縁膜１５１の上には、アルミニウムや銅からなる上部金属配線１５２、及び、シリコン酸化膜等からなる層間絶縁膜１５４が設けられている。
　尚、ＤＲＡＭ１０１において、上記説明したメモリセルアレイの周囲に図示しない周辺回路領域が配設されていてもよい。
　次いで、ＤＲＡＭ１０１の製造方法について、図３～図１６を参照しながら説明する。尚、以下の説明における材質は、特に限定されるものではなく、本発明の主旨を脱しない範囲で変更できる。また、以下の説明における膜厚等の数値は、特に限定されるものではなく、相対的な関係を示すものであり、各構成の材質や形状を勘案して適宜設定することが好ましい。
　先ず、ｐ型のシリコン基板からなる半導体基板１０５を用意し、半導体基板１０５の一面１０５ａにシリコン酸化膜１０３とマスク用のシリコン窒化膜１０４を順次積層する。尚、半導体基板１０５は、トレンチゲート型トランジスタを形成する領域に予めイオン注入によってＰ型ウェルが設けられた半導体基板を用いてもよい。
　次に、フォトリソグラフィ技術及びドライエッチング技術を用いて、シリコン酸化膜１０３、シリコン窒化膜１０４、及び半導体基板１０５のパターニングを行い、活性領域Ｋを区画するための素子分離溝（図示略）を、半導体基板１０５の一面１０５ａに形成する。素子分離溝の平面視におけるパターンは、図１に示すように、帯状の活性領域Ｋの両側を挟むように、Ｙ方向に対して一定の角度だけ傾斜した方向に延在するライン状のパターンとする。この後、素子分離溝にシリコン酸化膜を充填することにより、ＳＴＩ構造の素子分離領域１５８を形成する。尚、必要に応じて、素子分離溝の内壁にシリコン窒化膜を形成してもよく、素子分離領域１５８の上面を半導体基板１０５の一面１０５ａより若干低くしてもよい。
　同様の工程により、図１に示すように、帯状の活性領域Ｋをゲート電極１０９と平行な方向、即ちＹ方向に分離する素子分離領域１１３を形成する。尚、素子分離領域１１３，１５８の形成は、一括して行ってもよい。
　この後、低濃度のヒ素あるいはリン等のｎ型不純物ドーパントを活性領域Ｋの半導体基板１０５の一面１０５ａにイオン注入し、トレンチゲート型トランジスタのソースドレイン領域として機能する低濃度不純物拡散層（図示略）を形成することが好ましい。尚、低濃度不純物拡散層の形成工程は省略できる。
［溝形成工程］
　次に、フォトリソグラフィ技術及びドライエッチング技術を用いて、図３に示すように、シリコン酸化膜１０３、シリコン窒化膜１０４、及び半導体基板１０５をエッチングして埋込ゲート電極形成用の溝１０６を形成する。溝１０６は、図１に示すように、活性領域Ｋと交差するＹ方向に延在するライン状のパターンとして形成する。尚、このようなライン状のパターンで溝１０６を形成することにより、隣接するゲート電極１０９が同一のビット線を共有するトレンチゲート型トランジスタを容易に形成できるが、溝１０６の平面視におけるパターンは特に限定されない。
［ゲート絶縁膜形成工程］
　次に、熱酸化法を用いて、溝１０６の内壁にシリコン酸化膜等からなるゲート絶縁膜１０７を形成する。この後、ゲート絶縁膜１０７の内側に窒化チタンからなる内面層１０８を形成し、タングステン層（図示略）を埋設する。ゲート絶縁膜１０７と内面層１０８の膜厚は、両方とも例えば５ｎｍとすることができる。
［ゲート電極形成第１工程］
　次に、図示略のタングステン層、内面層１０８及びゲート絶縁膜１０７のエッチバックを行い、溝１０６の下部に残存させる。これにより、図４に示すように、タングステンからなるゲート電極１０９の下部１０９Ａが形成される。
［サイドウォール絶縁膜形成工程］
　次に、図５に示すように、シリコン窒化膜等からなり、下部１０９Ａ上、及び、露出している溝１０６の内壁上部を覆うライナー膜１６１を形成する。ライナー膜１６１を構成する材質は、ＡＬＤ法で形成され、ウェットエッチング法におけるエッチングレートが比較的遅いシリコン窒化膜（以降、ＡＬＤ窒化膜と記載する）が好ましい。ＡＬＤ窒化膜を用いることにより、準テーパー形状への加工が容易になる。
　次に、ウェットエッチング法を用いて、図６に示すように、溝１０６の底部に向かう程幅が広くなるようにライナー膜１６１のエッチバックを行い、サイドウォール絶縁膜１１０を形成する。エッチバック完了時には、溝１０６が形成されていない半導体基板１０５の一面１０５ａ上にシリコン窒化膜１０４が露出する。
［ゲート電極形成第２工程］
　次に、ＣＶＤ法を用いて、図７に示すように、露出しているシリコン窒化膜１０４、サイドウォール絶縁膜１１０及びゲート電極１０９の下部１０９Ａを覆うようにタングステン層１７０を形成する。タングステン層１７０の膜厚は、例えば１５ｎｍとすることができる。続いて、図８に示すように、タングステン層１７０を覆い、溝１０６内を充填するように、反射防止膜（ＢＡＲＣ：Ｂｏｔｔｏｍ　Ａｎｔｉ－Ｒｅｆｌｅｃｔｉｖｅ　Ｃｏａｔｉｎｇ）１７２を塗布する。
　次に、溝１０６におけるタングステン層１７０の底部上面１７０ａが露出するまで反射防止膜１７２及びタングステン層１７０の上部のエッチバックを行う。これにより、図９に示すように、上面以外がゲート絶縁膜１０７及び内面層１０８の積層膜によって囲まれた下部１０９Ａと、側面がサイドウォール絶縁膜１１０の底部によって囲まれた上部１０９Ｂとが接合してなるゲート電極１０９が形成される。上部１０９Ｂの厚みは、下部１０９Ａの厚みに応じて、且つ、ゲート電極１０９の全体の厚みを勘案して設定することが好ましい。
［埋込絶縁膜形成工程］
　次に、ＨＤＰ法を用いて、サイドウォール絶縁膜１１０の底部より上の部分で囲まれた溝１０６の擂鉢状の内部空間にシリコン酸化膜（図示略）を充填する。この後、シリコン酸化膜の上面を平坦化して、図１０に示すように埋込絶縁膜１１１を形成する。尚、埋込絶縁膜１１１の上面の高さは、エッチバック等を用いて半導体基板１０５の一面１０５ａの高さと一致させる。
　次に、ウェットエッチング法を用いて、図１１に示すように、シリコン窒化膜１０４を除去し、シリコン酸化膜１０３の上面を露出させる。ゲート電極１０９よりサイドウォール絶縁膜１１０の方が、ウェットエッチング法におけるエッチングレートが遅いため、サイドウォール絶縁膜１１０のエッチング除去は回避される。また、溝１０６の上部にＨＤＰ法によりシリコン酸化膜からなる埋込絶縁膜１１１が形成されているため、ゲート電極１０９の絶縁性が確実に保持される。
　次に、ＣＭＰ処理を行い、図１２に示すように、サイドウォール絶縁膜１１０の上部及びシリコン酸化膜１０３を除去し、埋込絶縁膜１１１の上面を露出させる。以上の工程により、ＤＲＡＭ１０１のワード線として機能するゲート電極１０９と、ゲート電極１０９上のサイドウォール絶縁膜１１０と埋込絶縁膜１１１が形成される。
［ビット線形成工程］
　次に、半導体基板１０５上を覆うように、シリコン酸化膜等で層間絶縁膜１４３を形成する。尚、層間絶縁膜１４３は複数の材質が積層されてなる複合膜としてもよい。この後、フォトリソグラフィ技術及びドライエッチング技術を用いて、図１３に示すように、層間絶縁膜１４３の一部を除去し、ビット線開口１７６を形成する。ビット線開口１７６は、ゲート電極１０９と同じ方向、即ち図１のＹ方向に延在するライン状の開口パターンとして形成する。
　続いて、ビット線開口１７６の内壁にシリコン窒化膜で絶縁膜１３３を形成する。この後、ビット線開口１７６の底面に露出した半導体基板１０５の一面１０５ａにｎ型不純物ドーパントをイオン注入し、半導体基板１０５の一面１０５ａ近傍に高濃度不純物拡散層（図示略）を形成してもよい。
　次に、ポリシリコン等からなる底部導電膜１３０とタングステンなどの高融点金属からなる金属膜１３１の積層膜をビット線開口１７６内に埋設してビット線１１５を形成する。ビット線１１５は、ゲート電極１０９と交差する方向、即ち図１に示すＸ方向に延在するパターンとして形成する。これにより、ビット線１１５の下層の底部導電膜１３０とソースドレイン領域となる半導体基板１０５とが接続される。尚、図１にはゲート電極１０９と直交する直線形状のビット線１１５を例示しているが、ビット線１１５はその一部を湾曲させた折れ線形状や波型形状として配置してもよい。この後、図１４に示すように、ビット線１１５の上に保護絶縁膜としてシリコン窒化膜１８０を形成する。
［コンタクトプラグ形成工程及びキャパシタ形成工程］
　次に、フォトリソグラフィ技術及びドライエッチング技術を用いて、層間絶縁膜１４３の一部を除去し、容量コンタクト開口１８７を形成する。容量コンタクト開口１８７を形成する位置は、各溝１０６に隣接し、ビット線１１５に接していない側の半導体基板１０５の一面１０５ａに接するように設定する。即ち、図１を基に先に説明した構造の場合、容量コンタクトプラグ形成領域１１７に対応する位置とする。
　続いて、容量コンタクト開口１８７の内壁に、シリコン窒化膜からなる絶縁膜１３７を形成する。この後、容量コンタクト開口１８７の底面に露出した半導体基板１０５の一面１０５ａにイオン注入し、半導体基板１０５の一面１０５ａ近傍にｎ型不純物高濃度拡散層（図示略）を形成してもよい。
　次に、容量コンタクト開口１８７にリンを含有したポリシリコン膜を堆積した後にエッチバックを行い、容量コンタクト開口１８７の底部にポリシリコン膜を残存させて底部導電膜１４０を形成する。この後に、底部導電膜１４０の表面にコバルトシリサイド（ＣｏＳｉ）等のシリサイド層１４１を形成し、容量コンタクト開口１８７内を充填するようにタングステン等の金属膜１４２を堆積する。ＣＭＰによってシリコン窒化膜１８０及び層間絶縁膜１４３の表面が露出するまで表面の平坦化を行い、容量コンタクト開口１８７内にのみ金属膜１４２を残存させる。このようにして、図１６に示すように、底部導電膜１４０、シリサイド層１４１、金属膜１４２による３層構造の容量コンタクトプラグ１１９を形成する。
　この後、ＤＲＡＭの一般的な製造方法でよく知られている手法等を用いて、図１６に示す構造上に容量コンタクトパッド１１８、ストッパ膜１２１を形成する。容量コンタクトパッド１１８の形成位置は、図１に示すように、容量コンタクトプラグ１１９の上面と少なくとも部分的に当接する位置とする。
　続いて、ＤＲＡＭの一般的な製造方法でよく知られている手法等を用いて、容量コンタクトパッド１１８、ストッパ膜１２１の上に、キャパシタ１４７、層間絶縁膜１４６，１５１，１５４、上部金属配線１５２を形成する。尚、キャパシタ１４７の種類や形状は特に制限されない。
　以上の工程により、ＤＲＡＭ１０１が完成する。
　本実施形態のＤＲＡＭ１０１によれば、サイドウォール絶縁膜１１０が溝の底部に近づく程幅が広くなる形状、即ち準テーパー形状であることから、溝１０６の上端近傍における半導体基板１０５の一面１０５ａとサイドウォール絶縁膜１１０の内壁とのなす内角θ１が鈍角になり、ゲート電極１０９上の溝１０６内部に擂鉢状の空間が形成される。これにより、ゲート電極上に形成される埋込絶縁膜の前記空間への埋設性が高くなる。従って、ＨＤＰ法を用いたシリコン窒化膜のようにエッチング耐性に極めて優れているもののスパッタ効果等により埋設性に劣る絶縁膜であっても、埋込絶縁膜として適用できる。また、ゲート電極１０９の絶縁性が確実に確保されるともに、ゲート電極１０９と容量コンタクトプラグ１１９あるいはビット線１１５とのショートが回避される。更に、サイドウォール絶縁膜１１０によりＤＲＡＭ１０１における電解緩和効果が生まれ、リフレッシュ特性が向上する。
　また、本実施形態のＤＲＡＭ１０１の製造方法によれば、上述のようにゲート電極１０９上の溝１０６内部に、サイドウォール絶縁膜１１０で囲まれた擂鉢状の空間を形成する。これにより、ＨＤＰ法を用いて、そのスパッタ効果により溝１０６の上端を削ることなく、ゲート電極１０９上の溝１０６内部に極めてエッチング耐性に優れた埋込絶縁膜１１１を埋設できる。従って、埋込絶縁膜１１１形成後に、ビット線１１５及び容量コンタクトプラグ１１９を形成する際に、埋込絶縁膜１１１を削ることなく、ウェットエッチング、薬液等の処理により、ビット線開口１７６及び容量コンタクト開口１８７を形成できる。このようにゲート電極の絶縁性を確実に確保し、上述した効果を奏するＤＲＡＭ１０１を製造できる。
　更に、本実施形態のＤＲＡＭ１０１及びその製造方法によれば、埋込絶縁膜１１１のエッチング除去耐性を高めることによって、ゲート電極１０９の上部１０９Ｂをサイドウォール絶縁膜１１０の底部に囲まれた溝１０６内に延在させることができる。即ち、ゲート電極１０９の絶縁性を確保しつつ、ゲート電極１０９の厚みを増加できる。これにより、ＤＲＡＭ１０１のワード線容量を増やすことなく、電気抵抗を下げることができる。
（第２実施形態）
　次いで、本発明を適用した、第２実施形態の半導体装置の一例として、ＤＲＡＭ（半導体装置）２０１を挙げて説明する。
　第２実施形態におけるＤＲＡＭ２０１の構造は、第１実施形態のＤＲＡＭ１０１と同一である。したがって、ＤＲＡＭ２０１の構造に係わる説明は割愛する。
　本実施形態と第１実施形態のＤＲＡＭで異なる点は、ゲート電極１０９の上部１０９Ｂの形成過程にある。この点については、後述するＤＲＡＭ２０１の製造方法で詳しく説明する。
　以下、ＤＲＡＭ２０１の製造方法について、図１７～図１９を用いて説明する。なお、第１実施形態のＤＲＡＭ１０１の製造方法と重複する工程については、第１実施形態の説明を参照することとし、以下での説明を割愛する。
　先ず、半導体基板１０５を用意してから、サイドウォール絶縁膜形成工程までは、ＤＲＡＭ１０１の製造方法と同様の工程を行う。
［ゲート電極形成第２工程］
　次に、ＣＶＤ法を用いて、図１７に示すように、ゲート電極１０９の下部１０９Ａ上のサイドウォール絶縁膜１１０で囲まれた擂鉢状の空間を埋め込み、且つ、シリコン窒化膜１０４の上まで延在するようにタングステン層１７５を形成する。タングステン層１７５の膜厚は、シリコン窒化膜１０４の上の最も薄い部分で、例えば１５ｎｍとすることができる。
　次に、ゲート電極１０９の下部１０９Ａと上部１０９Ｂで囲まれた擂鉢状の空間底部に所定の厚みで残存させるように、タングステン層１７５の上部のエッチバックを行う。これにより、図１８に示すように、上面以外がゲート絶縁膜１０７及び内面層１０８の積層膜によって囲まれた下部１０９Ａと、側面がサイドウォール絶縁膜１１０の底部によって囲まれた上部１０９Ｂとが接合してなるゲート電極１０９が形成される。上部１０９Ｂの厚みは、下部１０９Ａの厚みに応じて、且つ、ゲート電極１０９の全体の厚みを勘案して設定することが好ましい。
［埋込絶縁膜形成工程］
　次に、ＨＤＰ法を用いて、ゲート電極１０９の上部１０９Ｂの露出部分及びサイドウォール絶縁膜１１０で囲まれた溝１０６の擂鉢状の内部空間に、シリコン酸化膜からなる埋込絶縁膜１１１を充填する。この際、溝１０６の上端近傍における半導体基板１０５の一面１０５ａとサイドウォール絶縁膜１１０の内壁とのなす内角θ２が鈍角であることにより、ＨＤＰ法によるスパッタ効果でサイドウォール絶縁膜１１０の上端が削られてしまう虞がない。また、ゲート電極１０９の上部１０９Ｂの露出部分及びサイドウォール絶縁膜１１０で囲まれた溝１０６の擂鉢状の内部空間への埋込絶縁膜１１１の埋設性を高めることができる。尚、埋込絶縁膜１１１の上面の高さは、ＤＲＡＭ１０１と同様に、エッチバック等を用いて半導体基板１０５の一面１０５ａの高さと一致させる。
　この後、ビット線形成工程以降は、ＤＲＡＭ１０１の製造方法と同様の工程を行う。これにより、ＤＲＡＭ２０１が完成する。
　本実施形態のＤＲＡＭ２０１及びその製造方法によれば、ＤＲＡＭ１０１及びその製造方法と同様の効果が得られる。従って、ＤＲＡＭ２０１のゲート電極１０９の絶縁性を確実に確保し、ゲート電極１０９と容量コンタクトプラグ１１９あるいはビット線１１５とのショートを回避できる。また、サイドウォール絶縁膜１１０によりＤＲＡＭ１０１における電解緩和効果を生じさせ、リフレッシュ特性を高めることができる。更に、ゲート電極１０９の下部１０９Ａと上部１０９Ｂで構成し、ＤＲＡＭ２０１のワード線容量を増やすことなく、電気抵抗を下げることができる。
　以上、本発明の好ましい実施形態について説明したが、本発明は係る特定の実施形態に限定されるものではなく、請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　６５…トレンチ溝、１０１，２０１…ＤＲＡＭ（半導体装置）、１０３…シリコン酸化膜、１０４，１８０…シリコン窒化膜、５０，１０５…半導体基板、１０５ａ…一面、１０６…溝、１０７…ゲート絶縁膜、１０８…内面層、１０９…ゲート電極、１０９Ａ…下部、１０９Ｂ…上部、１１０…サイドウォール絶縁膜、７２，１１１…埋込絶縁膜、１１３，１５８…素子分離領域、１１５…ビット線、１１８…容量コンタクトパッド、１２１…ストッパ膜、１３０，１４０…底部導電膜、１３１，１４２…金属膜、１３３，１３７…絶縁膜、１４１…シリサイド層、１４３，１４６，１５１，１５４…層間絶縁膜、１４７…キャパシタ、１４８…下部電極、１４９…容量絶縁膜、１５０…上部電極、１５２…上部金属配線、７１，１６１…ライナー膜、１７０，１７５…タングステン層、１７２…反射防止膜、１７６…ビット線開口、１８７…容量コンタクト開口、Ｋ…活性領域、θ１，θ２…内角

Claims (10)

  1. 　半導体基板の一面に形成された溝と、
    　前記溝の下部にゲート絶縁膜を介して形成されたゲート電極と、
    　前記ゲート電極上の前記溝の内壁に形成された窒化膜からなるサイドウォール絶縁膜と、
    　前記ゲート電極上の前記サイドウォール絶縁膜によって囲まれた前記溝内に形成された埋込絶縁膜と、
    　を有し、
    　前記サイドウォール絶縁膜は前記溝の底部に近づく程幅が広くなる形状を有してなる半導体装置。
  2. 　前記埋込絶縁膜は、高密度プラズマ法による酸化膜からなる請求項１に記載の半導体装置。
  3. 　前記ゲート電極が前記サイドウォール絶縁膜の底部によって囲まれた前記溝内に延在している請求項１または請求項２に記載の半導体装置。
  4. 　前記溝に隣接する前記半導体基板のうち一方の前記半導体基板と接続するように形成されたコンタクトプラグと、
    　他方の前記半導体基板と接続するように形成されたビット線と、
    　を有する請求項１～３のうち何れか一項に記載の半導体装置。
  5. 　前記コンタクトプラグに接続するように形成されたキャパシタを有する請求項４に記載の半導体装置。
  6. 　半導体基板の一面に溝を形成する溝形成工程と、
    　前記溝の内壁下部にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　前記ゲート絶縁膜を介して前記溝の下部にゲート電極を形成するゲート電極形成工程と、
    　前記埋込ワード線上の前記溝の内壁に、前記溝の底部に近づく程幅が広い窒化膜からなるサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程と、
    　前記ゲート電極上の前記サイドウォール絶縁膜によって囲まれた前記溝内に埋込絶縁膜を形成する埋込絶縁膜形成工程と、
    　を有する半導体装置の製造方法。
  7. 　前記埋込絶縁膜形成工程は、
    　高密度プラズマ法を用いて前記ゲート電極上の前記サイドウォール絶縁膜によって囲まれた前記溝内に酸化膜を形成する工程である請求項６に記載の半導体装置の製造方法。
  8. 　前記ゲート電極形成工程は、
    　前記溝の下部に前記ゲート絶縁膜を介して前記ゲート電極の下部を形成するゲート電極形成第１工程と、
    　前記サイドウォール絶縁膜の底部によって囲まれた前記溝内に前記下部と接合してなる前記ゲート電極の上部を形成するゲート電極形成第２工程と、
    　を有する請求項６または請求項７に記載の半導体装置の製造方法。
  9. 　前記埋込絶縁膜形成工程の後に、
    　前記溝に隣接する一方の前記半導体基板の一面と前記埋込絶縁膜の上面とに接するコンタクトプラグを形成するコンタクトプラグ形成工程と、
    　前記溝に隣接する他方の前記半導体基板の一面と前記埋込絶縁膜の上面とに接するビット線を形成するビット線形成工程と、
    　を有する請求項６～８のうち何れか一項に記載の半導体装置の製造方法。
  10. 　前記コンタクトプラグに接続するキャパシタを形成するキャパシタ形成工程を有する請求項９に記載の半導体装置の製造方法。
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