TW201511232A - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

Info

Publication number
TW201511232A
TW201511232A TW103115361A TW103115361A TW201511232A TW 201511232 A TW201511232 A TW 201511232A TW 103115361 A TW103115361 A TW 103115361A TW 103115361 A TW103115361 A TW 103115361A TW 201511232 A TW201511232 A TW 201511232A
Authority
TW
Taiwan
Prior art keywords
insulating film
gate electrode
trench
semiconductor device
film
Prior art date
Application number
TW103115361A
Other languages
English (en)
Inventor
Yoichi Fukushima
Original Assignee
Ps4 Luxco Sarl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ps4 Luxco Sarl filed Critical Ps4 Luxco Sarl
Publication of TW201511232A publication Critical patent/TW201511232A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Abstract

本發明係一種半導體裝置及半導體裝置之製造方法，其中，作為在半導體裝置之閘極電極上之埋入絕緣膜，可適用對於蝕刻特性極為優越之構成，對於溝的埋設性低之絕緣膜，確保閘極電極之絕緣性之同時，確實地迴避與接觸塞或配線之短路。半導體裝置係具有：形成於半導體基板(105)之一面的溝，和於溝的下部，藉由閘極絕緣膜(107)而加以形成之閘極電極(109)，和加以形成於閘極電極(109)之上的溝的內壁之氮化膜所成之側壁絕緣膜(110)，和加以形成於經由閘極電極(109)上之側壁絕緣膜(110)所圍繞之溝內的埋入絕緣膜(111)，而側壁絕緣膜(110)係具有越接近溝的底部而寬度變寬之形狀而成。

Description

半導體裝置及半導體裝置之製造方法
本發明係有關半導體裝置及半導體裝置之製造方法。
近年來，進展著DRAM(Dynamic Ramdom Access Memory)等之半導體裝置之細微化。縮短使用於DRAM之電晶體的閘極長度之情況，電晶體的短穿隧效果則成為顯著，而產生有臨界值電壓下降之問題。另外，為了抑制電晶體之臨界值電壓的下降，而使半導體基板之不純物濃度增加之情況，接合洩漏電流則增大。因此，細微化DRAM之記憶體單元之情況，再生特性之惡化則成為深刻的問題。
作為為了迴避如此之問題的構造，知道有於形成在半導體基板表面側的溝，埋入閘極電極之溝閘極型電晶體。經由使用溝閘極型電晶體之時，成為可物理性且充分長地確保使用於DRAM之電晶體的閘極長度。另外，成為可實現具有最小加工尺寸為60nm以下之細微的記憶體單元之DRAM。
但，伴隨著半導體裝置之更加細微化，在形成使溝閘極型電晶體之閘極電極和電容器或上部電極等導通之接觸塞時，預先加以形成於溝之埋入絕緣膜之一部份則由過剩地加以蝕刻者，接觸塞與閘極電極則容易產生短路之新的問題則顯在化。
為了解決如此新的問題之半導體裝置及其製造方法則作種種檢討。例如，對於專利文獻1，係揭示有具有：於閘極電極形成用的溝(以下，單純記載為溝)內之閘極電極(埋入字元線)上，形成硼磷矽酸玻璃所成之埋入絕緣膜之工程，和於埋入絕緣膜及半導體基板上，形成層間絕緣膜之工程，和於層間絕緣膜，經由蝕刻而形成埋入絕緣膜及到達至鄰接於此之半導體基板表面之接觸開口的工程之半導體裝置之製造方法及半導體裝置。
具體而言，如專利文獻1之圖9~圖11所示，於形成於槽溝65之襯墊膜71上，經由CVD法而堆積硼磷矽酸玻璃(BPSG：Borophosphophosilicate Glass)所成之埋入絕緣膜72。之後，經由根據CMP處理之平坦化及蝕刻工程，除去光罩用之矽氮化膜，和埋入絕緣膜72與襯墊膜71之一部份，形成其表面則成為與半導體基板50之矽表面同程度高度之埋入絕緣膜72。對於專利文獻1，係揭示有從提高蝕刻耐性的點，將BPSG的硼(B)濃度作為10.5~11.0莫耳%之範圍，將硼(B)濃度與磷(P)的濃度的比，作為2.34~2.76者為佳的內容。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-129760號公報
在具有溝閘極型電晶體之DRAM等之半導體裝置的製造中，係閘極電極上之埋入絕緣膜之形成後，使用光微影技術及乾蝕刻技術，呈接觸於埋入絕緣膜及半導體基板地，形成電容接觸開口。此時，經由使用氟酸等藥液之濕蝕刻法，而洗淨電容接觸開口與其周圍。揭示於專利文獻1之BPSG係具有某種程度對於濕蝕刻而言之耐性，但有著在前述洗淨工程時被削去不少情況。當削去閘極電極上之埋入絕緣膜時，閘極電極則與之後形成之電容接觸塞產生短路。因此，為了確保閘極電極之絕緣邊際而可對於溝的厚度而言，減少閘極電極之厚度，但如此作為時，則有閘極電極之電性阻抗變高之問題。
因此，作為埋入絕緣膜，由使用經由具有對於氟酸蝕刻而言之高耐性等優越性質之高密度電漿(HDP：High Density Plasma)法的絕緣膜者，認為可確實地迴避閘極電極與電容接觸塞之短路。但當適用經由HDP法之絕緣膜時，縱橫比高之閘極電極形成用的溝(之後，單稱作溝)之上端的邊緣部分則由濺鍍效果而被削除。如此，因對於絕緣膜之溝內部的埋設性為低之情況引 起，有著無法充分地確保閘極電極之絕緣邊際之問題。
本發明之半導體裝置係其特徵為具有：加以形成於半導體基板之一面的溝，和於前述溝的下部，藉由閘極絕緣膜而加以形成之閘極電極，和加以形成於前述閘極電極上的前述溝之內壁之氮化膜所成之側壁絕緣膜，和加以形成於經由前述閘極電極上之前述側壁絕緣膜所圍繞之前述溝內之埋入絕緣膜，而前述側壁絕緣膜係具有越接近於前述溝的底部而寬度變寬的形狀而成者。
本發明之半導體裝置之製造方法係其特徵為具有：於半導體基板之一面，形成溝之溝形成工程，和於前述溝的內壁下部，形成閘極絕緣膜之閘極絕緣膜形成工程，和藉由前述閘極絕緣膜而於前述溝的下部，形成閘極電極之閘極電極形成工程，和於前述埋入字元線上之前述溝的內壁，形成越接近前述溝的底部而寬度寬之氮化膜所成之側壁絕緣膜之側壁絕緣膜形成工程，和於經由前述閘極電極上之前述側壁絕緣膜所圍繞之前述溝內，形成埋入絕緣膜之埋入絕緣膜形成工程者。
如根據本發明，在溝的上端之半導體基板之一面與側壁絕緣膜之內壁的所成內角則成為鈍角，於閘極電極上之溝內部，加以形成有研缽狀之空間。經由此，即 使為對於蝕刻特性極為優越之構成的溝之埋設性為低之絕緣膜，亦可作為埋入絕緣膜而適用，可埋設於閘極電極上之溝內部空間。隨之，埋入絕緣膜之蝕刻耐性則提升，在形成接觸於埋入絕緣膜與半導體基板之接觸塞或配線時，即使進行濕蝕刻或藥液洗淨等，亦未削去埋入絕緣膜，而確保閘極電極之絕緣性之同時，可確實地迴避接觸塞或配線之短路。
65‧‧‧槽溝
101、201‧‧‧DRAM(半導體裝置)
103‧‧‧矽氧化膜
104、180‧‧‧矽氮化膜
50、105‧‧‧半導體基板
105a‧‧‧一面
106‧‧‧溝
107‧‧‧閘極絕緣膜
108‧‧‧內面層
109‧‧‧閘極電極
109A‧‧‧下部
109B‧‧‧上部
110‧‧‧側壁絕緣膜
72、111‧‧‧埋入絕緣膜
113、158‧‧‧元件分離範圍
115‧‧‧位元線
118‧‧‧電容接觸墊片
121‧‧‧停止膜
130、140‧‧‧底部導電膜
131、142‧‧‧金屬膜
133、137‧‧‧絕緣膜
141‧‧‧矽化物層
143、146、151、154‧‧‧層間絕緣膜
147‧‧‧電容器
148‧‧‧下部電極
149‧‧‧電容絕緣膜
150‧‧‧上部電極
152‧‧‧上部金屬配線
71、161‧‧‧襯墊膜
170、175‧‧‧鎢層
172‧‧‧反射防止膜
176‧‧‧位元線開口
187‧‧‧電容接觸開口
K‧‧‧活性範圍
θ1、θ2‧‧‧內角
圖1係顯示本發明之第1實施形態之半導體裝置之構成的平面圖。
圖2係顯示本發明之第1實施形態之半導體裝置之要部的構成之剖面圖，沿著圖1所示之A-A’線之剖面圖。
圖3係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖4係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖5係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖6係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖7係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖8係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖9係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖10係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖11係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖12係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖13係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖14係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖15係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖16係顯示本發明之第1實施形態之半導體裝置之一製造工程的剖面圖。
圖17係顯示本發明之第2實施形態之半導體裝置之一製造工程的剖面圖。
圖18係顯示本發明之第2實施形態之半導體裝置之一製造工程的剖面圖。
圖19係顯示本發明之第2實施形態之半導體裝置之一製造工程的剖面圖。
以下，對於適用本發明之半導體裝置之製造方法，參照圖1~圖16加以詳細說明。另外，在圖1~圖16中，對於同一之構成要素係附上同一符號，省略說明。然而，在以下說明所使用之圖面係為模式性的構成，長度，寬度，及厚度的比率等係不限於與實際的構成為相同。
(第1實施形態)
作為適用本發明之第1實施形態之半導體裝置之一例，舉例說明圖1及圖2所示之DRAM(半導體裝置)101。
對於DRAM101，係加以設置有複數之記憶體單元陣列。在圖1中，Y方向係顯示閘極電極109之延伸存在方向，X方向係顯示位元線115之延伸存在方向。另外，半導體基板105係經由元件分離範圍113，158而加以區分為複數之活性範圍K。活性範圍K係成為延伸存在於對於X方向而言成為僅一定角度傾斜之方向的平面視平行四邊形之形狀。但活性範圍K係不限於平行四邊形，而亦可為長橢圓形狀，其他之平面視形狀。
然而，說明之方便上，在圖1中係顯示記憶體單元陣列之構成要素之中，僅圖示元件分離範圍113，158，活性範圍K，閘極電極109，位元線115，電容接觸 墊片118，電容接觸塞(接觸塞)119，省略此等以外之記憶體單元陣列之構成要素的圖示。
對於各活性範圍K，係如圖2所示，加以設置有2個之溝閘極型電晶體，和於各溝閘極型電晶體上，設置有電容器147及上部金屬配線152，經由此等構造而加以構成有記憶體單元陣列。各活性範圍K之溝閘極型電晶體係各具有閘極電極109，且成為共有同一之位元線115所成之雙閘極構造，但並不限定於此形態之構成。鄰接之2個溝閘極型電晶體係共有閘極絕緣膜107，和內面層108，和閘極電極109，和側壁絕緣膜110，和埋入絕緣膜111，和活性範圍K之中央部之半導體基板105所成。
閘極絕緣膜107係呈被覆加以設置於各活性範圍K之2個溝106之內壁下部地加以形成。內面層108係加以形成於閘極絕緣膜107之內側。閘極絕緣膜107與內面層108係各使用例如，矽氧化膜與氮化鈦膜。
閘極電極109係作為溝閘極型電晶體之字元線而發揮機能之構成，由上部109B與下部109A而加以構成。下部109A係作為呈埋入以閘極絕緣膜107及內面層108所圍繞的溝106之內部地加以形成。上部109B係作為呈埋入圍繞於後述之側壁絕緣膜110下部的溝106之內部而加以形成。作為上部109B及下部109A之材質係，例如使用鎢。閘極電極109之高度係因應DRAM101之再生特性及溝106之高度等，而加以設定。
側壁絕緣膜110係作為呈被覆閘極電極109上，及溝106之內壁上部地加以形成。對於DRAM101之側壁絕緣膜110的材質，係使用經由原子層堆積(ALD：Atomic Layer Deposition)法之氮化膜。另外，側壁絕緣膜110係越接近於溝106之底部而寬度為寬，構成準推拔狀。側壁絕緣膜110之準推拔形狀係思考DRAM101之再生特性及溝106的寬度等，而加以設定。
側壁絕緣膜110之下部係介在於閘極電極109之上部109B與半導體基板105之間。經由如此之構成，充分地加以確保有閘極電極109之深度，而加以確保絕緣性之同時，加以抑制閘極電極109之電性阻抗的增大。然而，下部109A如具有充分之深度，可降低閘極電極109之電性阻抗者。此情況，閘極電極109係亦可僅自下部109A加以構成。
埋入絕緣膜111係加以形成於閘極電極109上，及由側壁絕緣膜110之上部所圍繞之溝106的研缽狀之內部空間。作為埋入絕緣膜111，係加以使用採用HDP法所形成之矽氧化膜。經由HDP法之矽氧化膜係在製造DRAM101時，對於預先加以形成於半導體基板105之光罩用之矽氮化膜除去，或接觸塞或配線之形成及表面之洗淨等工程之濕蝕刻而言之耐性，非常優越。因此，DRAM101之埋入絕緣膜111係對於濕蝕刻而言之耐性則較以往加以提高。
夾持於2個閘極電極109之半導體基板105， 即活性範圍K之中央部係成為溝閘極型電晶體之源極汲極範圍，加以連接有位元線115。另一方面，對於閘極電極109而言，與連接有位元線115的側相反側之半導體基板105係成為溝閘極型電晶體的源極汲極範圍，加以連接有電容接觸塞119，於其上方，加以連接有電容器147。對於成為溝閘極型電晶體的源極汲極範圍之半導體基板105，係加以設置有不純物擴散範圍者為佳。作為半導體基板105而使用p型矽基板之情況係例如，經由砷或磷等之n型不純物摻雜的離子注入，加以形成有前述不純物擴散範圍。
位元線115係接觸於半導體基板105之一面105a，及埋入絕緣膜111之上面，作為呈延伸存在於X方向地加以形成。位元線115係例如，作為由多結晶矽所成之底部導電膜130，和鎢等高熔點金屬所成之金屬膜131而成之2層構造，但並不限定於此構成。對於位元線115上係加以形成有矽氮化膜等之上部絕緣膜32。對於位元線115之寬度方向兩側係加以形成有矽氮化膜等所成之絕緣膜133。然而，對於位元線115與半導體基板105之間，加以配設有位元線接觸塞亦可。
電容接觸塞119係接觸於未與位元線115接觸之半導體基板105之一面105a，及埋入絕緣膜111之上面，以平面視，加以形成為矩形狀。電容接觸塞119係例如，作為由多結晶矽等所成之底部導電膜140，和CoSi等所成之矽化物層141，和鎢等金屬膜142而成之3層構 造，但並不限定於此構成。對於電容接觸塞119之寬度方向兩側係加以形成有矽氮化膜等所成之絕緣膜137。
對於位元線115與電容接觸塞119之間，係加以形成有矽氧化膜等所成之層間絕緣膜143。位元線115與電容接觸塞119與層間絕緣膜143之上面係呈成為相同高度地加以形成。位元線115與電容接觸塞119之上部係DRAM101之電容形成範圍，以平面視，圓形狀之電容接觸墊片118則呈一部分重疊於電容接觸塞119上地相互不同而加以形成。對於各電容接觸墊片118之寬度方向兩側，係加以形成有停止膜121。於停止膜121上，加以形成有矽氧化膜等所成之層間絕緣膜146。在層間絕緣膜146之內部，呈位置於電容接觸墊片118上地，加以形成有電容器147。
電容器147係由下部電極148，電容絕緣膜149，上部電極150所構成。下部電極148係加以形成於電容接觸墊片118上之缸狀之電極部。電容絕緣膜149，係作為呈從下部電極148之內面延伸存在於層間絕緣膜146上地加以形成。上部電極150係充填下部電極148之內部之同時，呈延伸存在至電容絕緣膜149的上面地加以形成。然而，所說明之電容器147之構造係為一例，並未特別加以限定者，而亦可適用一般加以適用於王冠型等之半導體裝置之其他的電容器構造。
對於上部電極150上，係加以設置有矽氧化膜等所成之層間絕緣膜151。另外，對於層間絕緣膜151 上，係加以設置有鋁或銅所成之上部金屬配線152，及矽氧化膜等所成之層間絕緣膜154。
然而，在DRAM101中，加以配設有未圖示於上述說明之記憶體單元陣列周圍之周邊電路範圍亦可。
接著，對於DRAM101之製造方法，參照圖3~圖16的同時加以說明。然而，在以下說明之材質係並未特別加以限定者，在不脫離本發明之內容的範圍，可做變更。另外，在以下說明之膜厚等之數值係並未特別加以限定者，而顯示相對性之關係者，考量各構成之材質或形狀而做適宜設定者為佳。
首先，準備p型的矽基板所成之半導體基板105，於半導體基板105之一面105a，依序層積矽氧化膜103與光罩用之矽氮化膜104。然而，半導體基板105，係使用經由預先離子注入於形成溝閘極型電晶體之範圍而加以設置P型阱的半導體基板亦可。
接著，使用光微影技術及乾蝕刻技術，進行矽氧化膜103，矽氮化膜104，及半導體基板105之圖案化，將為了區劃活性範圍K之元件分離溝(略圖示)，形成於半導體基板105之一面105a。在元件分離溝之平面視中的圖案係如圖1所示，呈夾持帶狀之活性範圍K的兩側地，作為對於Y方向而言延伸存在於僅一定角度傾斜之方向的線狀之圖案。之後，經由充填矽氧化膜於元件分離溝之時，形成STI構造之元件分離範圍158。然而，因應必要，形成矽氮化膜於元件分離溝之內壁亦可，而亦可將 元件分離範圍158之上面作為較半導體基板105之一面105a若干為低者。
經由同樣的工程，如圖1所示，將帶狀之活性範圍K，與閘極電極109平行之方向，即形成分離於Y方向之元件分離範圍113。然而，元件分離範圍113，158的形成係一次進行亦可。
之後，將低濃度的砷或磷等之n型不純物摻雜劑，離子注入至活性範圍K的半導體基板105之一面105a，形成作為溝閘極型電晶體之源極汲極範圍而發揮機能之低濃度不純物擴散層(略圖示)者為佳。然而，低濃度不純物擴散層之形成工程係可省略。
[溝形成工程]
接著，使用光微影技術及乾蝕刻技術，如圖3所示，蝕刻矽氧化膜103，矽氮化膜104，及半導體基板105而形成埋入閘極電極形成用的溝106。溝106係如圖1所示，作為延伸存在於與活性範圍K交叉之Y方向的線狀之圖案而形成。然而，經由以如此之線狀的圖案形成溝106之時，可容易地形成鄰接之閘極電極109共有同一位元線之溝閘極型電晶體，但在溝106之平面視的圖案係並未加以特別限定。
[閘極絕緣膜形成工程]
接著，使用熱氧化法，於溝106之內壁，形成矽氧化 膜等所成之閘極絕緣膜107。之後，於閘極絕緣膜107之內側，形成氮化鈦所成之內面層108，埋設鎢層(略圖示)。閘極絕緣膜107與內面層108之膜厚係可雙方同時，例如做為5nm者。
[閘極電極形成第1工程]
接著，進行略圖示之鎢層，內面層108及閘極絕緣膜107之回蝕，使其殘存於溝106的下部。經由此，如圖4所示，加以形成鎢所成之閘極電極109的下部109A。
[側壁絕緣膜形成工程]
接著，如圖5所示，由矽氮化膜等所成，形成被覆下部109A上，及露出的溝106之內壁上部之襯墊膜161。構成襯墊膜161之材質係由ALD法加以形成，在濕蝕刻法中之蝕刻速率為比較慢之矽氮化膜(之後，記載為ALD氮化膜)為佳。經由使用ALD氮化膜之時，對於準推拔形狀之加工則變為容易。
接著，使用濕蝕刻法，如圖6所示，呈越朝向於溝106之底部而寬度變寬地進行襯墊膜161之回蝕，形成側壁絕緣膜110。對於回蝕結束時，於未加以形成有溝106之半導體基板105之一面105a上，露出有矽氮化膜104。
[閘極電極形成第2工程]
接著，使用CVD法，如圖7所示，呈被覆露出之矽氮化膜104，側壁絕緣膜110及閘極電極109之下部109A地，形成鎢層170。鎢層170的膜厚係例如，可作為15nm者。接著，如圖8所示，呈被覆鎢層170，充填溝106內地，塗佈反射防止膜(BARC：Bottom Anti-Reflective Coating)172。
接著，至在溝106之鎢層170的底部上面170a露出為止，進行反射防止膜172及鎢層170之上部的回蝕。經由此，如圖9所示，加以形成上面以外則經由閘極絕緣膜107及內面層108之層積膜所圍繞之下部109A，和側面則經由側壁絕緣膜110之底部所圍繞之上部109B則接合而成之閘極電極109。上部109B的厚度係因應下部109A之厚度，且考慮閘極電極109全體之厚度而設定者為佳。
[埋入絕緣膜形成工程]
接著，使用HDP法，於由側壁絕緣膜110之底部為上的部分所圍繞的溝106之研缽狀內部空間，充填矽氧化膜(略圖示)。之後，平坦化矽氧化膜之上面，如圖10所示，形成埋入絕緣膜111。然而，埋入絕緣膜111之上面高度係使用回蝕等，作為與半導體基板105之一面105a的高度一致。
接著，使用濕蝕刻法，如圖11所示，除去矽氮化膜104，使矽氧化膜103之上面露出。較閘極電極 109，側壁絕緣膜110則在濕蝕刻法之蝕刻速率為慢之故，迴避了側壁絕緣膜110之蝕刻去除。另外，溝106之上部係經由HDP法而加以形成由矽氧化膜所成之埋入絕緣膜111之故，確實地確保閘極電極109的絕緣性。
接著，進行CMP處理，如圖12所示，除去側壁絕緣膜110之上部及矽氧化膜103，使埋入絕緣膜111之上面露出。經由以上的工程，加以形成作為DRAM101之字元線而發揮機能之閘極電極109，和閘極電極109上之側壁絕緣膜110與埋入絕緣膜111。
[位元線形成工程]
接著，呈被覆半導體基板105上地，以矽氧化膜等形成層間絕緣膜143。然而，層間絕緣膜143係作為層積有複數之材質所成之複合膜亦可。之後，使用光微影技術及乾蝕刻技術，如圖13所示，除去層間絕緣膜143之一部分，形成位元線開口176。位元線開口176，係作為延伸存在於與閘極電極109相同方向，即圖1之Y方向的線狀之開口圖案而形成。
接著，於位元線開口176之內壁，以矽氮化膜而形成絕緣膜133。之後，於露出於位元線開口176底面之半導體基板105之一面105a，離子注入n型不純物摻雜劑，於半導體基板105之一面105a附近，形成高濃度不純物擴散層(略圖示)亦可。
接著，將多結晶矽等所成之底部導電膜130 與鎢等之高熔點金屬所成之金屬膜131的層積膜，埋設於位元線開口176內而形成位元線115。位元線115，係作為延伸存在於與閘極電極109交叉的方向，即圖1所示之X方向之圖案而形成。經由此，加以連接位元線115之下層的底部導電膜130與成為源極汲極範圍之半導體基板105。然而，對於圖1係例示與閘極電極109正交之直線形狀的位元線115，但位元線115係作為使其一部分彎曲之折線形狀或波形形狀而配置亦可。之後，如圖14所示，於位元線115上，作為保護絕緣膜而形成矽氮化膜180。
[接觸塞形成工程及電容器形成工程]
接著，使用光微影技術及乾蝕刻技術，除去層間絕緣膜143之一部分，形成電容接觸開口187。形成電容接觸開口187之位置係呈鄰接於各溝106，接觸於未接觸於位元線115側之半導體基板105之一面105a地進行設定。即，將圖1為依據而在先前說明之構造的情況，作為對應於電容接觸塞形成範圍117之位置。
接著，於電容接觸開口187之內壁，形成矽氮化膜所成之絕緣膜137。之後，於露出於電容接觸開口187底面之半導體基板105之一面105a，進行離子注入，於半導體基板105之一面105a附近，形成n型不純物高濃度擴散層(略圖示)亦可。
接著，在堆積含有磷於電容接觸開口187之 多結晶矽膜之後，進行回蝕，於電容接觸開口187之底部，使多結晶矽膜殘存而形成底部導電膜140。之後，於底部導電膜140的表面，形成鈷矽化物(CoSi)等之矽化物層141，呈填充在電容接觸開口187內地，堆積鎢等之金屬膜142。經由CMP，至矽氮化膜180及層間絕緣膜143的表面露出為止，進行表面之平坦化，僅於電容接觸開口187內，使金屬膜142殘存。由如此作為，如圖16所示，形成底部導電膜140，矽化物層141，經由金屬膜142之3層構造之電容接觸塞119。
之後，使用在DRAM之一般的製造方法所常知道之手法等，於圖16所示之構造上，形成電容接觸墊片118，停止膜121。電容接觸墊片118之形成位置係如圖1所示，作為至少與電容接觸塞119之上面部分接觸之位置。
接著，使用在DRAM之一般的製造方法所常知道之手法等，於電容接觸墊片118，停止膜121上，形成電容器147，層間絕緣膜146，151，154，上部金屬配線152。然而，電容器147的種類或形狀係並無特別加以限制。
經由以上的工程，DRAM101則完成。
如根據本實施形態之DRAM101，側壁絕緣膜110則為從越接近於溝的底部而寬度變寬之形狀，即準推拔狀之情況，在溝106之上端附近之半導體基板105之一面105a與側壁絕緣膜110的內壁之所成角度θ1則成為鈍 角，於閘極電極109上的溝106內部，加以形成有研缽狀之空間。經由此，對於加以形成於閘極電極上之埋入絕緣膜之前述空間的埋設性則變高。隨之，如使用HDF法之矽氮化膜地，經由對於蝕刻耐性極為優越之構成之濺鍍效果等，即使對於埋設性差的絕緣膜，亦可作為埋入絕緣膜而適用。另外，確實地確保閘極電極109之絕緣性之同時，迴避了閘極電極109與電容接觸塞119或位元線115之短路。更且，經由側壁絕緣膜110而產生有在DRAM101之電解緩和效果，再生特性則提升。
另外，如根據本實施形態之DRAM101的製造方法，如上述，於閘極電極109上的溝106內部，形成以側壁絕緣膜110所圍繞之研缽狀的空間。經由此，使用HDF法，經由其濺鍍效果而未削除溝106之上端，而可於閘極電極109上的溝106內部，埋設對於蝕刻耐性極為優越之埋入絕緣膜111。隨之，在埋入絕緣膜111形成後，在形成位元線115及電容接觸塞119時，為削除埋入絕緣膜111，而經由濕蝕刻，藥液等之處理，可形成位元線開口176及電容接觸開口187。如此，確實地確保閘極電極之絕緣性，可製造得到上述效果之DRAM101。
更且，如根據本實施形態之DRAM101及其製造方法，經由提高埋入絕緣膜111之蝕刻除去耐性之時，可使閘極電極109之上部109B，延伸存在於圍繞於側壁絕緣膜110底部的溝106內者。即，確保閘極電極109之絕緣性同時，可增加閘極電極109之厚度。經由此，未增 加DRAM101之字元線電容，而可降低電性阻抗者。
(第2實施形態)
接著，作為適用本發明，第2實施形態之半導體裝置之一例，舉出DRAM(半導體裝置)201而加以說明。
在第2實施形態之DRAM201之構造係與第1實施形態之DRAM101相同。隨之，有關DRAM201之構造的說明係省略之。
本實施形態與第1實施形態之DRAM不同之處，係在閘極電極109之上部109B的形成過程。對於此點係在後述之DRAM201之製造方法加以詳細說明。
以下，對於DRAM201之製造方法，使用圖17~圖19加以說明。然而，對於與第1實施形態之DRAM101之製造方法重複之工程，係作為參照第1實施形態之說明，省略在以下的說明。
首先，準備半導體基板105之後，至側壁絕緣膜形成工程為止，進行與DRAM101之製造方法同樣的工程。
[閘極電極形成第2工程]
接著，使用CVD法，如圖17所示，埋入由閘極電極109之下部109A上之側壁絕緣膜110所圍繞之研缽狀的空間，且呈至矽氮化膜104上為止延伸存在地，形成鎢層175。鎢層175之膜厚係矽氮化膜104上之最薄的部分， 例如可做為15nm者。
接著，於閘極電極109之下部109A與由上部109B所圍繞之研缽狀的空間底部，呈以特定厚度加以殘存地，進行鎢層175之上部的回蝕。經由此，如圖18所示，加以形成上面以外則經由閘極絕緣膜107及內面層108之層積膜所圍繞之下部109A，和側面則經由側壁絕緣膜110之底部所圍繞之上部109B則接合而成之閘極電極109。上部109B的厚度係因應下部109A之厚度，且考慮閘極電極109全體之厚度而設定者為佳。
[埋入絕緣膜形成工程]
接著，使用HDF法，於閘極電極109之上部109B的露出部分及由側壁絕緣膜110所圍繞的溝106之研缽狀之內部空間，充填矽氧化膜所成之埋入絕緣膜111。此時，經由在溝106之上端附近的半導體基板105之一面105a與側壁絕緣膜110的內壁之所成角度θ2則成為鈍角之時，未有以經由HDP法之濺鍍效果而加以削除側壁絕緣膜110之上端之虞。另外，可提高對於於閘極電極109之上部109B的露出部分及由側壁絕緣膜110所圍繞的溝106之研缽狀之內部空間之埋入絕緣膜111的埋設性者。然而，埋入絕緣膜111之上面高度係與DRAM101同樣地，使用回蝕等，作為與半導體基板105之一面105a的高度一致。
之後，位元線形成工程之後係進行與 DRAM101之製造方法同樣的工程。經由此，DRAM201則完成。
如根據本實施形態之DRAM201及其製造方法，可得到與DRAM101及其製造方法同樣的效果。隨之，確實地確保DRAM201之閘極電極109之絕緣性，可迴避閘極電極109與電容接觸塞119或位元線115之短路。另外，經由側壁絕緣膜110而使在DRAM101之電解緩和效果產生，可提高再生特性者。更且，以閘極電極109之下部109A與上部109B而構成，未增加DRAM201之字元線電容，而可降低電性阻抗者。
以上，對於本發明之理想的實施形態已做過說明，但本發明係並不限定於有關之特定的實施形態，而在記載於申請專利範圍內之本發明的內容範圍內，可做種種的變形‧變更。
101‧‧‧DRAM(半導體裝置)
105‧‧‧半導體基板
107‧‧‧閘極絕緣膜
108‧‧‧內面層
109‧‧‧閘極電極
110‧‧‧側壁絕緣膜
111‧‧‧埋入絕緣膜
115‧‧‧位元線
118‧‧‧電容接觸墊片
119‧‧‧電容接觸塞
121‧‧‧停止膜
130、140‧‧‧底部導電膜
131、142‧‧‧金屬膜
133、137‧‧‧絕緣膜
141‧‧‧矽化物層
143、146、151、154‧‧‧層間絕緣膜
147‧‧‧電容器
148‧‧‧下部電極
149‧‧‧電容絕緣膜
150‧‧‧上部電極
152‧‧‧上部金屬配線
180‧‧‧矽氮化膜

Claims (10)

  1. 一種半導體裝置，其特徵為具有：加以形成於半導體基板之一面的溝，和於前述溝的下部，藉由閘極絕緣膜而加以形成之閘極電極，和加以形成於前述閘極電極上的前述溝之內壁之氮化膜所成之側壁絕緣膜，和加以形成於經由前述閘極電極上之前述側壁絕緣膜所圍繞之前述溝內之埋入絕緣膜。 前述側壁絕緣膜係具有越接近於前述溝的底部而寬度變寬的形狀而成者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述埋入絕緣膜係經由高密度電漿法之氧化膜所成。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，前述閘極電極則延伸存在於經由前述側壁絕緣膜的底部所圍繞之前述溝內者。
  4. 如申請專利範圍第1項至第3項之任一項記載之半導體裝置，其中，具有呈與鄰接於前述溝之前述半導體基板之中一方的前述半導體基板連接地，加以形成之接觸塞，和呈與另一方之前述半導體基板連接地，加以形成之位元線者。
  5. 如申請專利範圍第4項記載之半導體裝置，其中，具有呈連接於前述接觸塞地加以形成之電容器。
  6. 一種半導體裝置之製造方法，其特徵為具有：於半導體基板之一面，形成溝之溝形成工程，和於前述溝的內壁下部，形成閘極絕緣膜之閘極絕緣膜形成工程，和藉由前述閘極絕緣膜而於前述溝的下部，形成閘極電極之閘極電極形成工程，和於前述埋入字元線上之前述溝的內壁，形成越接近前述溝的底部而寬度寬之氮化膜所成之側壁絕緣膜之側壁絕緣膜形成工程，和於經由前述閘極電極上之前述側壁絕緣膜所圍繞之前述溝內，形成埋入絕緣膜之埋入絕緣膜形成工程者。
  7. 如申請專利範圍第6項記載之半導體裝置之製造方法，其中，前述埋入絕緣膜形成工程係，使用高密度電漿法而於經由前述閘極電極上之前述側壁絕緣膜所圍繞之前述溝內，形成氧化膜之工程者。
  8. 如申請專利範圍第6項或第7項記載之半導體裝置之製造方法，其中，前述閘極電極形成工程係具有：於前述溝的下部，藉由前述閘極絕緣膜而形成前述閘極電極之下部的閘極電極形成工程第1工程，和於經由前述側壁絕緣膜的底部所圍繞之前述溝內，形成與前述下部接合而成之前述閘極電極之上部的閘極電極形成第2工程者。
  9. 如申請專利範圍第6項至第8項之任一項記載之半導體裝置之製造方法，其中，在前述埋入絕緣膜形成工程 之後，具有：形成接觸於鄰接於前述溝之一方的前述半導體基板之一面與前述埋入絕緣膜之上面的接觸塞的接觸塞形成工程，和形成接觸於鄰接於前述溝之另一方的前述半導體基板之一面與前述埋入絕緣膜之上面的位元線之位元線形成工程者。
  10. 如申請專利範圍第9項記載之半導體裝置之製造方法，其中，具有形成連接於前述接觸塞之電容器之電容器形成工程者。
TW103115361A 2013-04-30 2014-04-29 半導體裝置及半導體裝置之製造方法 TW201511232A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013095862 2013-04-30

Publications (1)

Publication Number Publication Date
TW201511232A true TW201511232A (zh) 2015-03-16

Family

ID=51843460

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103115361A TW201511232A (zh) 2013-04-30 2014-04-29 半導體裝置及半導體裝置之製造方法

Country Status (3)

Country Link
US (1) US20160086956A1 (zh)
TW (1) TW201511232A (zh)
WO (1) WO2014178328A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI755249B (zh) * 2021-01-11 2022-02-11 華邦電子股份有限公司 半導體結構及其製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180047807A1 (en) * 2016-08-10 2018-02-15 Globalfoundries Inc. Deep trench capacitors with a diffusion pad
CN109979940B (zh) * 2017-12-27 2021-03-26 长鑫存储技术有限公司 半导体存储器件及其制作方法
US20210167068A1 (en) * 2019-12-03 2021-06-03 Nanya Technology Corporation Memory device
CN113097144B (zh) * 2021-03-30 2022-05-27 长鑫存储技术有限公司 半导体结构及其制备方法
TWI779629B (zh) * 2021-05-26 2022-10-01 南亞科技股份有限公司 半導體結構與其形成方法
US20230197771A1 (en) * 2021-12-16 2023-06-22 Nanya Technology Corporation Memory device having word lines with reduced leakage

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
US20070202677A1 (en) * 2006-02-27 2007-08-30 Micron Technology, Inc. Contact formation
KR101374323B1 (ko) * 2008-01-07 2014-03-17 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2012174866A (ja) * 2011-02-21 2012-09-10 Elpida Memory Inc 半導体装置およびその製造方法
JP2012248686A (ja) * 2011-05-27 2012-12-13 Elpida Memory Inc 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI755249B (zh) * 2021-01-11 2022-02-11 華邦電子股份有限公司 半導體結構及其製造方法

Also Published As

Publication number Publication date
WO2014178328A1 (ja) 2014-11-06
US20160086956A1 (en) 2016-03-24

Similar Documents

Publication Publication Date Title
TW201511232A (zh) 半導體裝置及半導體裝置之製造方法
TWI523203B (zh) 半導體裝置和製造其之方法
TWI451559B (zh) Semiconductor device
KR101927992B1 (ko) 반도체 소자 및 그 제조 방법
KR101609254B1 (ko) 반도체 소자 및 그 제조 방법
US9613967B1 (en) Memory device and method of fabricating the same
CN111900164B (zh) 半导体结构及制备方法
US20160322364A1 (en) Semiconductor device for reducing coupling capacitance
TW201320250A (zh) 垂直記憶體單元
US10770464B2 (en) Semiconductor device including bit line structure of dynamic random access memory (DRAM) and method for fabricating the same
TW201250935A (en) Semiconductor device and method of manufacturing the same
TWI777526B (zh) 半導體裝置及其製造方法
WO2014109310A1 (ja) 半導体装置及びその製造方法
US8581315B2 (en) Semiconductor device having cylindrical lower electrode of capacitor and manufacturing method thereof
US9240415B2 (en) Semiconductor device and method of forming the same
EP4095909A1 (en) Semiconductor memory device and method of fabricating the same
JP2012089772A (ja) 半導体装置の製造方法
JP2012054453A (ja) 半導体装置の製造方法
KR20140019705A (ko) 반도체 소자 및 그 제조 방법
TW201442209A (zh) 半導體裝置及其製造方法
TWI812547B (zh) 半導體記憶體裝置
TWI829436B (zh) 半導體記憶體裝置
TWI531025B (zh) 記憶體單元、記憶體單元陣列及其製造方法
JP2013182926A (ja) 半導体装置及びその製造方法
JP2013143484A (ja) 半導体記憶装置及びその製造方法