TWI755249B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TWI755249B
TWI755249B TW110100933A TW110100933A TWI755249B TW I755249 B TWI755249 B TW I755249B TW 110100933 A TW110100933 A TW 110100933A TW 110100933 A TW110100933 A TW 110100933A TW I755249 B TWI755249 B TW I755249B
Authority
TW
Taiwan
Prior art keywords
layer
contact
hard mask
substrate
semiconductor structure
Prior art date
Application number
TW110100933A
Other languages
English (en)
Other versions
TW202228274A (zh
Inventor
歐陽自明
王春傑
李書銘
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW110100933A priority Critical patent/TWI755249B/zh
Priority to US17/572,898 priority patent/US20220223598A1/en
Application granted granted Critical
Publication of TWI755249B publication Critical patent/TWI755249B/zh
Publication of TW202228274A publication Critical patent/TW202228274A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體結構包括：一基底以及設置於前述基底上的複數條位元線。根據一些實施例，位元線各包括一第一導電層、一第二導電層及一硬質遮罩層，其中前述第一導電層位於基底上，前述第二導電層位於第一導電層上，前述硬質遮罩層位於第二導電層上。在一些實施例中，半導體結構更包括複數個接觸窗。前述接觸窗位於前述基底上及前述兩相鄰的位元線之間，其中前述接觸窗的底面接觸基底。根據一些實施例，接觸窗的頂面不超過相鄰的前述硬質遮罩層的頂面。

Description

半導體結構及其製造方法
本發明係有關於一種半導體結構及其製造方法，且特別係有關於一種動態隨機存取記憶體的半導體結構及其製造方法。
隨著半導體技術的提升，為了符合消費者對於小型化電子裝置的需求，動態隨機存取記憶體(DRAM)中記憶單元的尺寸縮小，記憶體單元的集積度(integration degree)也隨之增加。例如在基底上設置位元線而基底內設置埋入式字元線(buried word lines)的動態隨機存取記憶體，正是為了滿足增加的動態隨機存取記憶體的積集度的需求，以加快元件的操作速度。再者，於埋入式字元線動態隨機存取記憶體中更發展出隔離結構(例如溝槽隔離結構)，以避免字元線之間的干擾。
傳統的動態隨機存取記憶體中，基底的主動區中係形成摻雜區域，且摻雜的主動區在鄰近於字元線的兩側係作為源極/汲極區域，並以接觸窗(contact)與源極/汲極區域的表面連接。而傳統的動態隨機存取記憶體中接觸窗係延伸至位元線的頂面，並與後續連接接觸窗的接觸插塞形成柱狀結構。由於記憶體裝置的積集度增加，相關部件(例如位元線、接觸窗、接觸插塞)之間的間距縮小，目前需使用更精細的製程(例如浸潤式微影製程)以完成裝置部件的製作，但也因此而大幅度的提高製造成本。
因此，雖然現存的半導體結構的製造方法(例如埋入式字元線動態隨機存取記憶體的製造方法)已足夠應付它們原先預定的用途，但它們仍未在各個方面皆徹底的符合要求，因此在技術上目前仍有需克服的問題。
本發明的一些實施例係揭示一種半導體結構，包括：一基底以及設置於前述基底上的複數條位元線(bit lines)。根據一些實施例，位元線各包括一第一導電層(first conductive layer)、一第二導電層(second conductive layer)及一硬質遮罩層(hardmask layer)，其中前述第一導電層位於基底上，前述第二導電層位於第一導電層上，前述硬質遮罩層位於第二導電層上。在一些實施例中，半導體結構更包括複數個接觸窗(contact)。前述接觸窗位於前述基底上及前述兩相鄰的位元線之間，其中前述接觸窗的底面接觸基底。根據一些實施例，接觸窗的頂面不超過相鄰的前述硬質遮罩層的頂面。
本發明的一些實施例係揭示一種半導體結構的製造方法，包括提供一基底，且複數條位元線形成於前述基底上。在一些實施例中，於各位元線的側壁和頂面上覆蓋一間隔材料層(spacer material layer)，其中前述位元線各包括一導電層和位於前述導電層上的一硬質遮罩層。在一些實施例中，半導體結構的製造方法亦包括形成一第一接觸材料層於前述基底上並覆蓋前述位元線的間隔材料層。在一些實施例中，半導體結構的製造方法還包括蝕刻前述第一接觸材料層，以去除前述第一接觸材料層的一部分、前述硬質遮罩層的一部分以及前述間隔材料層的一部分，而使前述第一接觸材料層下凹，並在留下的前述硬質遮罩層之間形成第一凹槽，前述第一接觸材料層的留下部分係形成底接觸部。在一些實施例中，半導體結構的製造方法還包括在前述底接觸部上方沉積一第一介電層，且前述第一介電層順應性的覆蓋前述第一凹槽的側壁和底面以及留下的前述硬質遮罩層的頂面。在一些實施例中，半導體結構的製造方法更包括對前述第一介電層進行圖案化，以去除前述第一介電層的一部分並暴露出前述底接觸部的頂面，而在突出於前述底接觸部的前述硬質遮罩層的相對兩側壁上形成厚度不同的間隔物，其中相鄰的前述間隔物之間形成第二凹槽，前述第二凹槽對應暴露出的前述底接觸部的頂面。在一些實施例中，半導體結構的製造方法還包括在前述底接觸部上方形成頂接觸部，其中前述頂接觸部的頂面不超過相鄰的前述硬質遮罩層的頂面。
參照本發明實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之元件標號表示相同或相似之元件，以下段落將不再一一贅述。
本揭露實施例提供一種半導體結構及其製造方法，以形成不超過位元線頂面的接觸窗。相較於傳統製程中延伸至位元線頂面的接觸窗(contact)及後續連接接觸窗的接觸插塞(contact plug)形成柱狀結構需要複雜且昂貴的製程完成製作，此實施例的半導體結構及其製造方法可以大幅降低製程困難度且節省成本。特別是當記憶體裝置的積集度不斷增加，相關部件(例如位元線、接觸窗、接觸插塞)之間的間距也不斷縮小，實施例提出的製造方法無需通過昂貴的製程(例如浸潤式微影製程)也可以完成半導體結構的製作。因此實施例不但可大幅降低製程成本，所製得的半導體結構亦具有廓形完整的相關構件而具有優異的電子特性。
實施例提出的半導體結構例如是應用於一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)裝置中的位元線(bit line)和接觸窗(contact)的製作。為簡化圖式與說明，實施例所配合之圖式係繪製一個記憶體裝置中的基底上的三條位元線及兩個接觸窗，以做為半導體結構之示例說明。但本揭露並不以此為限制。另外，基底中可具有隔離結構(例如淺溝槽隔離結構)以定義出主動區，以及其他部件例如埋入式字元線(閘極)。在此實施例中，為使圖式清楚和利於說明，係簡化基底中的部件。
第1-4、5A-5C、6A、6B、7A-7C、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A-15C、16A-16C圖是根據本揭露的一些實施例之製造半導體結構的不同中間階段的製造方法，其中第5C、7C、15C、16C圖為俯視基板的示意圖；第5A、7A、15A、16A圖係分別對應第5C、7C、15C、16C圖中的剖面線A-A’所繪製的剖面示意圖；第5B、7B、15B、16B圖係分別對應第5C、7C、15C、16C圖中的剖面線B-B’所繪製的剖面示意圖。
請參照第1圖，提供一基底100，且基底上方形成有複數條位元線116。再者，基底100內的部件，例如包含自基底100表面向下延伸以隔出主動區的隔離結構、與上方的位元線116分隔開來的埋入式字元線、以及位於基底100內且隔開位元線與字元線的絕緣層，則在此示例的圖式中省略。在一些實施例中，基底100的材料可包含半導體材料，例如包括矽、砷化鎵、氮化鎵、矽化鍺、其他合適之材料或前述之組合。一些實施例中，基底100係為絕緣層上覆矽(silicon on insulator，SOI)之基底。
如第1圖所示，各位元線116包括位於基底100的頂面100a上的第一導電層113、位於第一導電層113上的第二導電層114以及位於第二導電層114上的硬質遮罩層(hard mask (HM) layer)115。在一些實施例中，第一導電層113包含磊晶材料或多晶矽，第二導電層114包含金屬材料(例如鎢)，硬質遮罩層115包含氮化物材料(例如氮化矽)，但本揭露並不限於此。再者，此些位元線116在第一方向D1上相距排列，且沿著第二方向D2延伸。第一導電層113、第二導電層114及硬質遮罩層115則在第三方向D3上堆疊。而未示出的基底100內的埋入式字元線則沿著第一方向D1延伸。
再者，於位元線116的側壁上係覆蓋有間隔材料，以保護位元線116。如第1圖所示，在一些實施例中，係於各位元線116的側壁上形成一第一氮化材料層12-1、一氧化材料層12-2形成於第一氮化材料層12-1的外側側壁、以及一第二氮化材料層12-3覆蓋氧化材料層12-2的外圍和覆蓋第一氮化材料層12-1及硬質遮罩層115的頂面。其中第一氮化材料層12-1於硬質遮罩層115、第二導電層114及第一導電層113的側壁上延伸。再者，第一氮化材料層12-1和第二氮化材料層12-3例如(但不限於)是氮化矽，氧化材料層12-2例如(但不限於)是氧化矽。
再者，如第1圖所示，在一些實施例中，形成一第一接觸材料層1250於基底100上，並覆蓋此些位元線116的間隔材料層和填滿相鄰的位元線116之間的空隙。在一些實施例中，第一接觸材料層1250覆蓋所有位元線116周圍的間隔材料層的頂面與側壁，並且覆蓋暴露於位元線116之間的基底100的表面。亦即，如第1圖所示，第一接觸材料層1250的頂面高於位元線116的頂面。在一些實施例中，第一接觸材料層1250例如是摻雜或未摻雜的多晶矽，其可利用化學氣相沉積法而形成於基底100上。而此第一接觸材料層1250在經過後續製程的圖案化，將成為接觸窗(contact)的一部份(例如後續所稱之底接觸部)。
接著，參照第2圖，去除第一接觸材料層1250的一部分，使第一接觸材料層1250下凹，第一接觸材料層1250的留下部分係形成一底接觸部125。在一些實施例中，可進行回蝕刻(etch back)製程，以去除部分的第一接觸材料層1250。再者，於此回蝕刻製程中，係一併去除此些硬質遮罩層115的一部分以及間隔材料層(包含第二氮化材料層12-3、一氧化材料層12-2及第一氮化材料層12-1)的一部分。因此，在此回蝕刻製程後，留下的間隔材料層的頂面係大致上共平面，且底接觸部125的頂面125a低於留下的間隔材料層的頂面。
接著，參照第3圖，係將突出於底接觸部125的硬質遮罩層115之側壁上的部分的間隔材料層去除。根據一些實施例，可利用適當的濕式蝕刻製程，去除位於硬質遮罩層115之側壁上且突出於底接觸部125的第二氮化材料層12-3及氧化材料層12-2。再者，一些實施例中，進行此濕式蝕刻製程亦會使硬質遮罩層115以及底接觸部125有些微損失，因此，如第3圖所示之底接觸部125及硬質遮罩層115的高度皆略低於如第2圖所示之底接觸部125及硬質遮罩層115的高度。
根據一些實施例，如第3圖所示，在形成底接觸部125以及去除部分的間隔材料層後，留下的硬質遮罩層115係部分突出於底接觸部125的頂面125a，且形成的第一氮化層121係覆蓋硬質遮罩層115的側壁以及第二導電層114和第一導電層113的側壁。而形成的氧化層122和第二氮化層123的頂面則大致上與底接觸部125的頂面125a共平面。根據一些實施例，在形成底接觸部125以及去除部分的間隔材料層後，係在留下的硬質遮罩層115之間形成第一凹槽(first trench)131，其中第一凹槽131係暴露出底接觸部125的頂面125a、氧化層122的頂面122a及第二氮化層123的頂面123a。
再者，如第3圖所示，各位元線116的硬質遮罩層115在突出於底接觸部125之頂面125a的部分係具有相對的第一側壁115S1和第二側壁115S2。至此階段，硬質遮罩層115的第一側壁115S1和第二側壁115S2上係形成有厚度相同的第一氮化層121。而在後續製程中，係提出在突出於此些底接觸部的此些硬質遮罩層的相對兩側壁上形成厚度不同的間隔物的製造方法，使得後續在此些間隔物之間形成的頂接觸部(亦即接觸窗的頂部)的相對兩側係與 不同厚度的間隔物接觸。因此，根據本揭露之實施例，係通過間隔物厚度的變化和調整以錯開相鄰列的頂接觸部的位置，進而使頂接觸部上方所連接之接觸插塞(contact plug)的位置可以偏移設置。
接著，參照第4圖，在底接觸部125的上方順應性的沉積一第一介電層132，以覆蓋第一凹槽131的側壁和底面。亦即，第一介電層132順應性的覆蓋留下的硬質遮罩層115的頂面115a、第一側壁115S1和第二側壁115S2，且第一介電層132更覆蓋第一凹槽131中所暴露出的氧化層122的頂面122a、第二氮化層123的頂面123a及底接觸部125的頂面125a。根據一些實施例，第一介電層132的厚度需至少覆蓋第一凹槽131中所暴露出的氧化層122的頂面122a及第二氮化層123的頂面123a。一些示例中，第一介電層132的厚度例如是(但不限制是)在約5nm至約7nm的範圍之間。
再者，在一些實施例中，第一介電層132包括含氮材料層(nitride-containing layer)，例如氮化矽層，但本發明不以此材料為限，第一介電層132的材料可以是一種或是多種介電材料的組合。在一些實施例中，第一介電層132可以與第一氮化層121包含相同材料。第一介電層132可利用沈積方式，例如化學氣相沈積法，或是其他合適之方式而形成。
接著，對第一介電層132進行圖案化，以在突出於底接觸部的硬質遮罩層的相對兩側壁上形成不同厚度的介電部分。並且在對應相鄰的第一凹槽131(例如位於相鄰列的第一凹槽131)的硬質遮罩層的相對兩側壁上形成不同(例如，相反)的間隔物厚度的配置，以錯開後續形成的相鄰列之頂接觸部的位置。第5A至14B圖係提出根據本揭露的一些實施例之對第一介電層132進行圖案化的其中一種製造方法。
接著，請參照第5A、5B、5C圖。第5C圖為俯視基板的示意圖，第5A圖和第5B圖係分別對應第5C圖中的剖面線A-A’和B-B’所繪製的剖面示意圖。在形成如第4圖所示之第一介電層132後，係在第一介電層132的上方順應性的沉積一蝕刻障壁層(etching barrier layer)134，並且在蝕刻障壁層134的上方提供一圖案化遮罩層(patterned mask layer)(例如圖案化光阻層)以遮蔽一部分的第一凹槽131(第3圖)。在一些實施例中，蝕刻障壁層134為一未摻雜的多晶矽層，或是其他合適的障壁材料。
在一些實施例中，如第5C圖所示，前述之第一凹槽131例如是沿著第一方向D1排列成複數列(rows)，且此些列在第二方向D2上相距排列。為簡化圖式，在此示例中，係以排成四列的第一凹槽131做說明。如第5C圖所示，自上而下係配置為第i列R iT的第一凹槽131、第(i-1)列R (i-1)T的第一凹槽131、第(i-2)列R (i-2)T的第一凹槽131、第(i-3)列R (i-3)T的第一凹槽131，其中，i為正整數。
如第5A、5C圖所示，在一些實施例中，在對應第i列R iT及第(i-2)列R (i-2)T的第一凹槽131的上方形成第一光阻圖案141。而第一光阻圖案141係暴露出對應於第(i-1)列R (i-1)T及第(i-3)列R (i-3)T的第一凹槽131的蝕刻障壁層134，如第5A、5B圖所示。
在一些實施例中，第一光阻圖案141包括多個光阻條(PR strips)，例如包括第一光阻條1411覆蓋對應於第i列R iT的第一凹槽131上的蝕刻障壁層134的部分，以及另一個第一光阻條1412覆蓋對應於第(i-2)列R (i-2)T的第一凹槽131上的蝕刻障壁層134的部分。值得注意的是，根據本揭露之實施例，各個第一光阻條1411/1412在第二方向D2上的寬度W 141可以大於第一凹槽131在第二方向D2上的寬度W 131，例如第一光阻條1411/1412的寬度W 141可以包含同一列凹槽的寬度W 131以及到與下一列凹槽之間的距離的一部分，因此可以使用一般微影製程搭配此具有較大寬度的第一光阻條的光阻圖案進行後續微影製程。因此，不論是使用精密的微影製程(例如浸潤式微影製程)或是以一般的光阻搭配一般微影製程，都可以通過實施例之製法與第一光阻圖案141而完成後續製程。
接著，參照第6A圖和第6B圖，根據一些實施例，對於第一光阻圖案141所暴露出的蝕刻障壁層134的部分(例如對應於第(i-1)列R (i-1)T及第(i-3)列R (i-3)T的第一凹槽131)進行第一佈植步驟(first implant step)151。根據一些實施例，係傾斜一角度對蝕刻障壁層134暴露出的部分進行第一佈植步驟151，例如進行P型摻質(例如硼或其他合適的材料)的摻雜。如第6A圖所示，暴露出的蝕刻障壁層134被佈植的部分係對應硬質遮罩層115的第二側壁115S2和頂面115a。如第6B圖所示，被第一光阻圖案141覆蓋的蝕刻障壁層134的部分則不會被植入任何摻質。
根據一些實施例，第一佈植步驟151完成後，係去除第一光阻圖案141。一些實施例中，係以灰化(ash)製程去除第一光阻圖案141。
接著，請同時參照第7A、7B和7C圖，在一些實施例中，在對應第(i-1)列R (i-1)T及第(i-3)列R (i-3)T的第一凹槽131的上方形成第二光阻圖案142，如第7C圖所示。而第二光阻圖案142係暴露出對應於第i列R iT及第(i-2)列R (i-2)T的第一凹槽131的蝕刻障壁層134，如第7B圖所示。
在一些實施例中，第二光阻圖案142包括多個光阻條(PR strips)，例如包括第二光阻條1421覆蓋對應於第(i-1)列R (i-1)T的第一凹槽131上的蝕刻障壁層134的部分，以及另一第二光阻條1422覆蓋對應於第(i-3)列R (i-3)T的第一凹槽131上的蝕刻障壁層134的部分。如第7C圖所示，根據本揭露的一些實施例，各個第二光阻條1421/1422在第二方向D2上的寬度W 142可以大於第一凹槽131在第二方向D2上的寬度W 131。在一些示例中，如第7C圖所示，第二光阻條1421、1422的寬度W 142可以包含同一列凹槽的寬度W 131以及分別到兩個相鄰列的凹槽之間的距離的一部分，因此可以使用一般微影製程對此具有較大寬度的光阻條的光阻圖案進行後續微影製程。因此，不論是使用精密的微影製程(例如浸潤式微影製程)或是以一般的光阻搭配一般微影製程，都可以通過實施例之第二光阻圖案142而完成後續製程。
接著，參照第8A圖和第8B圖，對於第二光阻圖案142所暴露出的蝕刻障壁層134的部分(例如對應於第i列R iT及第(i-2)列R (i-2)T的第一凹槽131)進行第二佈植步驟(second implant step)152。且第二佈植步驟152中的佈植角度係不同於第一佈植步驟151中的佈植角度。根據一些實施例，係以不同於第一佈植步驟151之傾斜方向的另一傾斜角度對蝕刻障壁層134暴露出的部分進行第二佈植步驟152，例如進行P型摻質(例如硼或其他合適的材料)的摻雜。如第8A圖所示，被第二光阻圖案142覆蓋的蝕刻障壁層134的部分不會被植入任何摻質。如第8B圖所示，暴露出的蝕刻障壁層134被佈植的部分係對應於硬質遮罩層115的第一側壁115S1和頂面115a。
接著，參照第9A圖和第9B圖，根據一些實施例，第二佈植步驟152完成後，係去除第二光阻圖案142。一些實施例中，係以灰化(ash)製程去除第二光阻圖案142。
如第9A圖所示，在相應於第(i-1)列R (i-1)T及第(i-3)列R (i-3)T的第一凹槽131處，且對應於硬質遮罩層115的第二側壁115S2和硬質遮罩層115的頂面115a上的第一介電層132的上方，形成了蝕刻障壁層134的第一佈植部分(first implanted portions)134D1，而蝕刻障壁層134的其他部分則為第一未佈植部分(first non-implanted portions)134U1。
如第9B圖所示，在相應於第i列R iT及第(i-2)列R (i-2)T的第一凹槽131處，且對應於硬質遮罩層115的第一側壁115S1和頂面115a的第一介電層132的上方，係形成蝕刻障壁層134的第二佈植部分(second implanted portions)134D2，蝕刻障壁層134的其他部分則為第二未佈植部分(second non-implanted portions)134U2。
之後，參照第10A圖和第10B圖，根據一些實施例，去除蝕刻障壁層134被佈植的部分，而留下未被佈植的部分。在一些實施例中，例如透過濕式蝕刻去除蝕刻障壁層134(例如多晶矽層)的第一佈植部分134D1和第二佈植部分134D2，而留下第一未佈植部分134U1(第10A圖)及第二未佈植部分134U2(第10B圖)。
在一些實施例中，如第10A圖所示，相應於第(i-1)列和第(i-3)列的第一凹槽131的蝕刻障壁層的留下部分(亦即，第一未佈植部分134U1)，係暴露出位於硬質遮罩層115的第二側壁115S2和頂面115a上的第一介電層132的部分。如第10B圖所示，相應於第i列和第(i-2)列的第一凹槽131的蝕刻障壁層的留下部分(亦即，第二未佈植部分134U2)，係暴露出位於硬質遮罩層115的第一側壁115S1和頂面115a上的第一介電層132的部分。
接著，參照第11A圖和第11B圖，根據一些實施例，去除未被蝕刻障壁層134的留下部分(亦即，第一未佈植部分134U1和第二未佈植部分134U2)所覆蓋的第一介電層132的部分。在一些實施例中，例如以濕式蝕刻或/及其他合適之製程(例如SiCoNi蝕刻製程)而去除第一介電層132的部分。因此，如第11A圖所示，於第(i-1)列和第(i-3)列的第一凹槽131中，係去除位於硬質遮罩層115的第二側壁115S2和頂面115a上的第一介電層132的部分，留下第一介電層的側壁部分132S1。如第11B圖所示，於第i列和第(i-2)列的第一凹槽131中，係去除位於硬質遮罩層115的第一側壁115S1和頂面115a上的第一介電層132的部分，留下第一介電層的側壁部分132S2。
接著，參照第12A圖和第12B圖，根據一些實施例，將所有蝕刻障壁層134的留下部分皆去除。例如，去除第11A圖中的第一未佈植部分134U1以及去除第11B圖中的第二未佈植部分134U2)。在一些實施例中，蝕刻障壁層134為多晶矽層，係使用對於多晶矽具有高選擇比的蝕刻氣體(例如SF 6)，以去除蝕刻障壁層134。
在一些實施例中，如第12A圖所示，於第(i-1)列和第(i-3)列的第一凹槽131中，係留下位於硬質遮罩層115的第一側壁115S1上的第一介電層132的側壁部分132S1，以及位於底接觸部125的頂面125a上的第一介電層132的底面部分132B1。再者，如第12B圖所示，於第i列和第(i-2)列的第一凹槽131中，係留下位於硬質遮罩層115的第二側壁115S2上的第一介電層132的側壁部分132S2，以及位於底接觸部125的頂面125a上的第一介電層132的底面部分132B2。
接著，根據一些實施例，係將位於第一凹槽131的底部的第一介電層132的部分去除，以暴露出底接觸部125的頂面125a。第13A、13B、14A、14B圖係提出根據本揭露的一些實施例之去除位於第一凹槽底部的第一介電層的其中一種製造方法。
請參照第13A、13B圖，根據一些實施例，係在硬質遮罩層115上形成保護圖案160，以暴露出位於第一凹槽131的底部的第一介電層132的部分。在一些實施例中，例如以甲烷(CH 4)為沉積氣體而沉積一聚合物(polymer)材料層、或是其他合適的材料層於如第12A、12B圖所示的結構上，並通過適當的圖案化製程而形成如第13A、13B圖所示的保護圖案160。
在一些實施例中，如第13A圖所示，在對應於第(i-1)列和第(i-3)列的第一凹槽131處，所形成的保護圖案160係覆蓋硬質遮罩層115的頂面115a、硬質遮罩層115的第二側壁115S2上的第一氮化層121、以及硬質遮罩層115的第一側壁115S1上的第一氮化層121和第一介電層132的側壁部分132S1。
在一些實施例中，如第13B圖所示，在對應於第i列和第(i-2)列的第一凹槽131處，所形成的保護圖案160係覆蓋硬質遮罩層115的頂面115a、硬質遮罩層115的第一側壁115S1上的第一氮化層121、以及硬質遮罩層115的第二側壁115S2上的第一氮化層121和第一介電層132的側壁部分132S2。
接著，參照第14A、14B圖，將位於第一凹槽131的底部的第一介電層132的部分去除，以暴露出底接觸部125的頂面125a。在一些實施例中，例如以對於第一介電層132的材料較對於保護圖案160的材料具有更高選擇性的蝕刻製程，以去除第一介電層132的底面部分132B1和132B2。
在一些實施例中，如第14A圖所示，係去除位於第(i-1)列和第(i-3)列的第一凹槽131中的第一介電層132的底面部分132B1(第13A圖)，而暴露出底接觸部125的頂面125a。在一些實施例中，去除第一介電層132的底面部分132B1後，更暴露出鄰近硬質遮罩層115之第二側壁115S2的氧化層122的頂面122a及第二氮化層123的頂面123a。再者，如第14B圖所示，於相同步驟中，可一併去除位於第i列和第(i-2)列的第一凹槽131中的第一介電層132的底面部分132B2(第13B圖)，而暴露出底接觸部125的頂面125a。在一些實施例中，去除第一介電層132的底面部分132B2後，更暴露出鄰近硬質遮罩層115之第一側壁115S1的氧化層122的頂面122a及第二氮化層123的頂面123a。
之後，根據一些實施例，在暴露出底接觸部125的頂面125a之後，係去除保護圖案160。在一些實施例中，係以灰化(ash)製程或其他合適的製程，以去除保護圖案160。
根據本揭露的一些實施例，通過如上述第5A~14B之製程，可在突出於底接觸部125之頂面125a的硬質遮罩層115的相對兩側壁上形成厚度不同的間隔物(例如第14A、14B圖所示之第一間隔物SP1和第二間隔物SP2)，並在相鄰的此些間隔物之間形成第二凹槽161A及161B。因此，若俯視基底100上的此些底接觸部125，則第二凹槽161A和第二凹槽161B所暴露出的底接觸部125之頂面125a係在第二方向D2上偏移設置。當然，本揭露並不僅限於上述第5A~14B例示之製法。其他可在硬質遮罩層115的相對兩側壁上形成不同厚度的間隔物的方法亦為本揭露包含的實施態樣。
根據一些實施例，如第14A圖所示，在相鄰於第(i-1)列和第(i-3)列的第一凹槽131處，在硬質遮罩層115的第一側壁115S1上的第一氮化層121和第一介電層132的側壁部分132S1可構成第一間隔物SP1，而硬質遮罩層115的第二側壁115S2上的第一氮化層121則視為第二間隔物SP2。在如第14A圖所示的例子中，第一間隔物SP1的厚度係大於第二間隔物SP2的厚度。
根據一些實施例，如第14B圖所示，在相鄰於第i列和第(i-2)列的第一凹槽131處，在硬質遮罩層115的第一側壁115S1上的第一氮化層121可視為第一間隔物SP1，在硬質遮罩層115的第二側壁115S2上的第一氮化層121和第一介電層132的側壁部分132S1則可構成第二間隔物SP2。在如第14B圖所示的例子中，第一間隔物SP1的厚度係小於第二間隔物SP2的厚度。
接著，請參照第15A、15B、15C圖。第15C圖為俯視基板的示意圖，第15A圖和第15B圖係分別對應第15C圖中的剖面線A-A’和B-B’所繪製的剖面示意圖。根據一些實施例，在形成如第14A、14B圖所示之結構後，係在第二凹槽161A、161B中分別形成頂接觸部165A、165B，其中頂接觸部165A、165B分別位於相應的底接觸部125的上方，且分別與底接觸部125共同構成接觸窗(contacts)C A、C B。根據一些實施例，如第15C圖所示，若俯視基底100，此些頂接觸部165A、165B自上而下配置為第i列R iP的頂接觸部165B、第(i-1)列R (i-1)P的頂接觸部165A、第(i-2)列R (i-2)P的頂接觸部165B、第(i-3)列R (i-3)P的頂接觸部165A，i為正整數。再者，不同列的此些頂接觸部165A(/接觸窗C A)、頂接觸部165B(/接觸窗C B)係在第二方向D2上偏移設置。
根據一些實施例，形成頂接觸部165A、165B的方法例如包括：在此些底接觸部125上方形成一第二接觸材料層，且第二接觸材料層覆蓋硬質遮罩層115的頂面115a以及填滿第二凹槽161A、161B(第14A、14B圖)。第二接觸材料層可包含金屬材料，例如(但不限於)鎢。接著，去除位於第二凹槽161A、161B以外的第二接觸材料層的部分，留在第二凹槽161A、161B內的第二接觸材料層的部分則形成頂接觸部165A、165B。
值得一提的是，根據本揭露的一些實施例，所形成的頂接觸部165A、165B的頂面165A-a、165B-a不超過相鄰之硬質遮罩層115的頂面115a。亦即，根據本揭露的一些實施例所形成的接觸窗(contacts)C A、C B係位於位元線的硬質遮罩層115之間，且沒有延伸至硬質遮罩層115的頂面115a上。在一些實施例中，如第15A圖所示，頂接觸部165A的頂面165A-a係與硬質遮罩層115的頂面115a大致上共平面。如第15B圖所示，頂接觸部165B的頂面165B-a係與硬質遮罩層115的頂面115a大致上共平面。
接著，請參照第16A、16B、16C圖。第16C圖為俯視基板的示意圖，第16A圖和第16B圖係分別對應第16C圖中的剖面線A-A’和B-B’所繪製的剖面示意圖。根據一些實施例，在形成如第15A、15B圖所示之結構後，係形成一第二介電層167(例如一氮化矽層)以覆蓋硬質遮罩層115、第一、二間隔物SP1和SP1以及接觸窗C A、C B，且分別形成複數個接觸插塞(contact plug)171、172穿過第二介電層167而設置於接觸窗C A、C B上，接觸插塞171、172並與接觸窗C A、C B物理性接觸和電性連接。因此，頂接觸部165A/165B的頂面165A-a/165B-a即為接觸插塞171、172的接觸表面(landing surface)。如第16C圖所示，相鄰兩列的接觸插塞171、172係在第二方向D2上偏移設置，以增加彼此間的間距，避免電性干擾。
第17圖是根據本揭露的一些實施例之半導體結構的剖面示意圖。第17圖中相同於前述第15B圖之實施例中的構件則沿用相同的標號，且其材料與製法可參照上述，在此不贅述。
實施例之半導體結構例如是應用於具有埋入式字元線的一動態隨機存取記憶體(DRAM)裝置中，其中記憶體裝置的基底100中形成有多個主動區A A，相鄰兩個主動區A A之間係以溝槽隔離結構102分離。記憶體裝置包括多個埋入式字元線組(buried WL sets)104於基底100內，且每個埋入式字元線組104包含兩條字元線104A、104B。如第17圖所示，基底100內的一個主動區A A中係具有一埋入式字元線組104(包含兩條相互分離的字元線104A、104B)，其中所形成的位元線(包含第一導電層113、第二導電層114以及硬質遮罩層115)係對應於兩相鄰的埋入式字元線104A、104B的上方，且埋入式字元線104A、104B係以絕緣層105與上方的位元線116分隔開來。而根據實施例所製得的接觸窗(例如第17圖所示之接觸窗C B)則向下延伸並接觸基底100的表面。
根據本揭露的一些實施例所提出的半導體結構及其製造方法，所形成的接觸窗(contacts)C A、C B係位於位元線的硬質遮罩層115之間，且接觸窗C A、C B的頂接觸部165A/165B的頂面165A-a/165B-a並沒有超過硬質遮罩層115的頂面115a上。亦即，實施例的接觸窗並沒有延伸至硬質遮罩層115的頂面115a上。相較於現有半導體結構的製程，特別是小尺寸記憶體裝置的製程，需要複雜且昂貴的製程以完成延伸至位元線頂面的接觸窗以及後續連接接觸窗的接觸插塞的柱狀結構，實施例所提出的半導體結構及其製造方法可以搭配一般的微影製程(例如前述第5C、7C圖所示之光阻圖案條1411/1412/1421/1422的寬度大於凹槽的寬度)，即可完成接觸窗的製作，因此可以大幅降低製程困難度且節省成本。再者，製得的半導體結構亦具有廓形完整的相關構件(例如寬度足夠的接觸窗及其做為接觸插塞之接觸表面的頂面)，而具有優異的電子特性，因此應用實施例的半導體結構的記憶體裝置具有良好的可靠度及穩定的操作表現。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:基底 102:溝槽隔離結構 104:埋入式字元線組 104A,104B:字元線 105:絕緣層 113:第一導電層 114:第二導電層 115:硬質遮罩層 115S1:硬質遮罩層的第一側壁 115S2:硬質遮罩層的第二側壁 100a,115a,122a,123a,125a,165A-a,165B-a:頂面 116:位元線 12-1:第一氮化材料層 121:第一氮化層 12-2:氧化材料層 122:氧化層 12-3:第二氮化材料層 123:第二氮化層 1250:第一接觸材料層 125:底接觸部 131:第一凹槽 132:第一介電層 134:蝕刻障壁層 134D1:第一佈植部分 134U1:第一未佈植部分 134D2:第二佈植部分 134U2:第二未佈植部分 132S1,132S2:第一介電層的側壁部分 132B1,132B2:第一介電層的底面部分 R iT:第i列的第一凹槽 R (i-1)T:第(i-1)列的第一凹槽 R (i-2)T:第(i-2)列的第一凹槽 R (i-3)T:第(i-3)列的第一凹槽 141:第一光阻圖案 1411,1412:第一光阻條 151:第一佈植步驟 142:第二光阻圖案 1421,1422:第二光阻條 152:第二佈植步驟 160:保護圖案 161A,161B:第二凹槽 165A,165B:頂接觸部 R iP:第i列的頂接觸部 R (i-1)P:第(i-1)列的頂接觸部 R (i-2)P:第(i-2)列的頂接觸部 R (i-3)P:第(i-3)列的頂接觸部 167:第二介電層 171,172:接觸插塞 W 141:第一光阻條的寬度 W 142:第二光阻條的寬度 W 131:第一凹槽的寬度 SP1:第一間隔物 SP2:第二間隔物 C A,C B:接觸窗 D1:第一方向 D2:第二方向 D3:第三方向 A-A’,B-B’:剖面線
第1-4、5A-5C、6A、6B、7A-7C、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A-15C、16A-16C圖是根據本揭露的一些實施例之製造半導體結構的不同中間階段的製造方法， 其中，第5C、7C、15C、16C圖為俯視基板的示意圖； 第5A、7A、15A、16A圖係分別對應第5C、7C、15C、16C圖中的剖面線A-A’所繪製的剖面示意圖；以及 第5B、7B、15B、16B圖係分別對應第5C、7C、15C、16C圖中的剖面線B-B’所繪製的剖面示意圖。 第17圖是根據本揭露的一些實施例之半導體結構的剖面示意圖。
100:基底
113:第一導電層
114:第二導電層
115:硬質遮罩層
100a,115a,165A-a:頂面
121:第一氮化層
122:氧化層
123:第二氮化層
125:底接觸部
132:第一介電層
132S1:第一介電層的側壁部分
165A:頂接觸部
SP1:第一間隔物
SP2:第二間隔物
CA:接觸窗
D1:第一方向
D2:第二方向
D3:第三方向

Claims (10)

  1. 一種半導體結構，包括：一基底；複數條位元線，位於該基底上，該些位元線各包括：一第一導電層，位於該基底上；一第二導電層，位於該第一導電層上；及一硬質遮罩層，位於該第二導電層上；以及複數個接觸窗，位於該基底上及該兩相鄰的位元線之間，其中該些接觸窗的底面接觸該基底，該些接觸窗的頂面不超過相鄰之該些硬質遮罩層的頂面，其中該些接觸窗各包括位於該基底上的一底接觸部以及位於該底接觸部上方的一頂接觸部，該頂接觸部的頂面寬度係大於該底接觸部的頂面寬度。
  2. 如請求項1所述之半導體結構，其中該些頂接觸部位於相鄰的該些硬質遮罩層之間，其中該些頂接觸部的頂面係與相鄰之該些硬質遮罩層的該些頂面大致上共平面。
  3. 如請求項2所述之半導體結構，其中各該頂接觸部的相對兩側壁係分別鄰接該兩相鄰的硬質遮罩層的側壁上的間隔物，且該些間隔物具有不同厚度。
  4. 如請求項1所述之半導體結構，其中該些硬質遮罩層各具有相對的一第一側壁和一第二側壁，且該半導體結構更包含：第一間隔物，位於該些第一側壁上；以及第二間隔物，位於該些第二側壁上， 其中該些第一間隔物的厚度係與該些第二間隔物的厚度不相同。
  5. 如請求項4所述之半導體結構，其中該些第一間隔物各包含一第一氮化層，而該些第二間隔物各包含該第一氮化層和一第二氮化層；或者，該些第一間隔物各包含該第一氮化層和該第二氮化層，而該些第二間隔物各包含該第一氮化層。
  6. 如請求項1所述之半導體結構，其中該些頂接觸部的頂面不超過相鄰之該些硬質遮罩層的該些頂面。
  7. 如請求項1所述之半導體結構，其中各該接觸窗的該頂接觸部更位於一下間隔物的上方，該下間隔物位於該底接觸部之一側壁與相鄰的該位元線之間，其中該頂接觸部的底面係覆蓋相應的該底接觸部的頂面以及覆蓋該下間隔物的頂面。
  8. 如請求項1所述之半導體結構，其中俯視該基底上的該些接觸窗，該些接觸窗係沿著一第一方向排列而形成複數列，且該兩相鄰列的該些接觸窗係在一第二方向上偏移設置，該第二方向不同於該第一方向。
  9. 如請求項8所述之半導體結構，更包括複數個接觸插塞分別設置於該些接觸窗的該些頂面，其中該兩相鄰列的該些接觸插塞係在該第二方向上偏移設置。
  10. 一種半導體結構的製造方法，包括： 提供一基底及複數條位元線形成於該基底上，且於各位元線的側壁和頂面上覆蓋一間隔材料層，其中該些位元線各包括一導電層和位於該導電層上的一硬質遮罩層；形成一第一接觸材料層於該基底上並覆蓋該些位元線的該些間隔材料層；蝕刻該第一接觸材料層，以去除該第一接觸材料層的一部分、該些硬質遮罩層的一部分以及該間隔材料層的一部分，而使該第一接觸材料層下凹，並在留下的該些硬質遮罩層之間形成第一凹槽，該第一接觸材料層的留下部分係形成底接觸部；在該些底接觸部上方沉積一第一介電層，且該第一介電層順應性的覆蓋該些第一凹槽的側壁和底面以及留下的該些硬質遮罩層的頂面；對該第一介電層進行圖案化，以去除該第一介電層的一部分並暴露出該些底接觸部的頂面，而在突出於該些底接觸部的該些硬質遮罩層的相對兩側壁上形成厚度不同的間隔物，其中相鄰的該些間隔物之間形成第二凹槽，該些第二凹槽對應暴露出的該些底接觸部的該些頂面；以及在該些底接觸部上方形成頂接觸部，其中該些頂接觸部的頂面不超過相鄰之該些硬質遮罩層的該些頂面。
TW110100933A 2021-01-11 2021-01-11 半導體結構及其製造方法 TWI755249B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110100933A TWI755249B (zh) 2021-01-11 2021-01-11 半導體結構及其製造方法
US17/572,898 US20220223598A1 (en) 2021-01-11 2022-01-11 Semiconductor structure and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110100933A TWI755249B (zh) 2021-01-11 2021-01-11 半導體結構及其製造方法

Publications (2)

Publication Number Publication Date
TWI755249B true TWI755249B (zh) 2022-02-11
TW202228274A TW202228274A (zh) 2022-07-16

Family

ID=81329503

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110100933A TWI755249B (zh) 2021-01-11 2021-01-11 半導體結構及其製造方法

Country Status (2)

Country Link
US (1) US20220223598A1 (zh)
TW (1) TWI755249B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120187535A1 (en) * 2011-01-26 2012-07-26 Hynix Semiconductor Inc. Semiconductor device and method for manufacturing the same
TW201511232A (zh) * 2013-04-30 2015-03-16 Ps4 Luxco Sarl 半導體裝置及半導體裝置之製造方法
TW201608674A (zh) * 2014-08-19 2016-03-01 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
TW202038386A (zh) * 2019-04-08 2020-10-16 華邦電子股份有限公司 記憶元件的製造方法
TW202040795A (zh) * 2019-04-15 2020-11-01 力晶積成電子製造股份有限公司 記憶體結構及其製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI250558B (en) * 2003-10-23 2006-03-01 Hynix Semiconductor Inc Method for fabricating semiconductor device with fine patterns
KR102014950B1 (ko) * 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9425200B2 (en) * 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
KR102707833B1 (ko) * 2018-12-24 2024-09-24 삼성전자주식회사 반도체 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120187535A1 (en) * 2011-01-26 2012-07-26 Hynix Semiconductor Inc. Semiconductor device and method for manufacturing the same
TW201511232A (zh) * 2013-04-30 2015-03-16 Ps4 Luxco Sarl 半導體裝置及半導體裝置之製造方法
TW201608674A (zh) * 2014-08-19 2016-03-01 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
TW202038386A (zh) * 2019-04-08 2020-10-16 華邦電子股份有限公司 記憶元件的製造方法
TW202040795A (zh) * 2019-04-15 2020-11-01 力晶積成電子製造股份有限公司 記憶體結構及其製造方法

Also Published As

Publication number Publication date
TW202228274A (zh) 2022-07-16
US20220223598A1 (en) 2022-07-14

Similar Documents

Publication Publication Date Title
US7799643B2 (en) Method of fabricating semiconductor device having self-aligned contact plug
US7579233B2 (en) Method of fabricating semiconductor device for reducing parasitic capacitance between bit lines and semiconductor device fabricated thereby
US7342275B2 (en) Semiconductor device and method of manufacturing the same
US9825146B2 (en) Dummy bit line MOS capacitor and device using the same
KR100352909B1 (ko) 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
US8120103B2 (en) Semiconductor device with vertical gate and method for fabricating the same
US9613967B1 (en) Memory device and method of fabricating the same
KR100532435B1 (ko) 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자및 그 제조방법
US10424586B2 (en) Memory device including a trench isolation structure between buried word lines and manufacturing method thereof
US11251188B2 (en) Semiconductor memory device and a method of fabricating the same
US20050272251A1 (en) Methods of fabricating integrated circuit devices including self-aligned contacts with increased alignment margin
WO2023077666A1 (zh) 半导体结构及其制作方法
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
TW201909340A (zh) 動態隨機存取記憶體及其製造方法
TWI626716B (zh) 記憶元件及其製造方法
US20230354583A1 (en) Method of fabricating semiconductor device
KR20220163463A (ko) 기판 상의 메모리 셀, 고전압 소자 및 논리 소자의 제조 방법
TWI755249B (zh) 半導體結構及其製造方法
TWI718806B (zh) 記憶裝置及其製造方法
KR20230160525A (ko) 반도체 장치 및 그 제조방법
US7045411B1 (en) Semiconductor device having a chain gate line structure and method for manufacturing the same
KR20220170401A (ko) 반도체 메모리 소자
US5654223A (en) Method for fabricating semiconductor memory element
TW202131499A (zh) 字元線結構、記憶元件及其製造方法
KR930004985B1 (ko) 스택구조의 d램셀과 그 제조방법