KR100532435B1 - 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자및 그 제조방법 - Google Patents

스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자및 그 제조방법 Download PDF

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Abstract

스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자 및 그 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 의한 반도체 메모리 소자의 제조방법은 먼저 메모리 셀 어레이 영역 및 코아/페리 영역을 포함하는 반도체 기판 상에 층간 절연층을 형성하고, 그 위에 제1 식각 저지층을 형성한다. 그리고, 메모리 셀 어레이 영역에, 적어도 일방향으로는 선형으로 배열되어 있는 다수의 콘택 플러그를 형성하고, 그 결과물 상에 제1 도전층을 형성한 다음, 그 위에 제2 식각 저지층을 형성한다. 그리고, 제2 식각 저지층 및 제1 도전층을 식각하여 적어도 일방향으로는 비-선형으로 배열되는 랜딩 패드와 저항체를 형성한다. 그리고, 적어도 외측면이 모두 노출되는 스토리지 노드를 랜딩 패드 상에 형성한다.

Description

스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device comprising storage nodes and resistors and manufacturing method for the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자 제조 기술이 발달함에 따라 트랜지스터의 크기는 작아지고 이에 따라 반도체 소자의 집적도는 급격히 증가하여 왔다. 특히, 반도체 메모리 소자의 하나인 디램(DRAM)의 경우 공정 기술들이 발달함에 따라, 그 집적도도 증가하여 현재 1 기가 비트 디램까지 양산 가능성이 확인되고 있다.
디램 소자의 경우 하나의 트랜지스터-하나의 커패시터 구조가 주종을 이루고 있는데, 셀 커패시터는 그 형성 방법에 따라 스택형 또는 트렌치형으로 분류되고 있다. 스택형 디램에서는 보다 좁은 면적에서도 충분한 셀 커패시턴스를 확보하기 위하여 여러 가지 방법이 시도되고 있는데, 이 중의 하나가 스토리지 노드를 실린더 형태(One Cylinder Storage, OCS)로 만드는 것이다. OCS형 커패시터는 실린더의 안과 밖을 모두 사용하여 유효 표면적을 넓게 확보할 수 있기 때문에, 향후 디자인 룰의 감소에 대응하여 실질적인 양산 공정에 가장 용이하게 확대 적용될 수 있는 공정으로 평가되고 있다.
그런데, OCS형 커패시터는 디자인 룰의 감소에 따라 스토리지 노드가 옆으로 쓰러져서 발생하는 불량 즉, 2비트 불량을 유발할 가능성이 높은 단점이 있다. 이것은 스토리지 노드간의 이격 간격 및 스토리지 전극의 폭이 급격히 감소하고 있기 때문이다.
도 1은 종래의 스토리지 노드를 포함하는 반도체 메모리 소자의 일 예를 설명하기 위해서 개략적으로 도시한 평면도이다.
도 1을 참조하면, 종래의 OCS형 커패시터의 스토리지 노드(50)들은 비트 라인(30)이 종주하는 방향 및 게이트 라인(20)이 종주하는 방향을 따라, 스토리지 노드(50) 상호 간에 서로 직교하게 배치된다. 이와 같은 스토리지 노드(50)의 배치는 반도체 기판에 소자 격리 영역을 형성하여, 활성 영역을 한정할 때부터 이미 예정되어진다(도 2a참조).
이 경우, 디자인 룰이 0.1㎛의 디램의 경우를 가정하여 스토리지 노드의 크기를 살펴보면, 직사각형의 장축 방향의 크기는 대략 300㎚가 되며 단축 방향의 폭은 대략 120㎚가 되게 된다. 이러한 스토리지 노드(50)의 배치에서 스토리지 노드(50)간의 이격 거리는 대략 80㎚ 정도에 불과하게 된다. 그리고, 충분한 크기의 커패시턴스를 확보하기 위해서는 스토리지 노드(50)의 실린더 높이는 대략 15000Å 이상이 되어야 한다.
이 경우, 스토리지 노드(50)의 폭에 대한 높이의 비율은 약 12 이상으로서 폭에 비하여 높이가 상당히 높다. 그리고, 스토리지 노드(50)간의 이격 거리도 높이에 비하여 상당히 좁다. 이에 따라, 스토리지 노드(50)가 옆으로 기울어지거나 쓰러질 가능성은 매우 높다. 스토리지 노드(50)가 쓰러지거나 조금만 기울어지는 경우, 스토리지 노드(50)가 서로 맞닿을 수 있게 된다. 이와 같이 스토리지 노드(50)가 서로 맞닿게 되면, 소위 2비트 불량이 유발된다. 그리고, 이러한 2비트 불량이 발생할 가능성은 디램의 디자인 룰이 0.1㎛ 이하로 줄어들게 되면 더욱 극심해질 것으로 예상된다.
스토리지 노드(50)가 쓰러지는 현상은 도 1을 참조하여 전술한 바와 같이 스토리지 노드(50)의 평면 배치 형태와 관련이 있다. 따라서, 스토리지 노드(50)의 평면 배치 형태를 바꾸어서 스토리지 노드(50)간의 폭을 더 확보하고, 스토리지 노드(50)의 모양도 잘 쓰러지지 않는 정사각형 또는 마름모 등의 모양으로 만들고자 하는 시도가 제기되고 있다.
그런데, 도 1에 도시된 바와 같이, 스토리지 노드(50)는, 반도체 기판의 활성 영역(11) 상에 형성되는 스토리지 노드 콘택 플러그(41)와 중첩되게 된다. 그런데, 스토리지 노드(50)의 위치를 변경하면, 스토리지 노드 콘택 플러그(41)와 스토리지 노드(50)가 서로 중첩되지 않을 가능성이 생기게 된다. 또한, 스토리지 노드 콘택 플러그(41)는 비트 라인(30)을 반도체 기판의 활성 영역(11)과 전기적으로 연결시키는 비트 라인 콘택 플러그(45)와 전기적으로 격리되어야 하기 때문에, 스토리지 노드 콘택 플러그(41)의 위치를 변경시키는 것은 매우 어렵다.
충분한 셀 커패시턴스를 가지는 디램 소자를 제조하기 위하여 주목받고 있는 다른 한가지 방법은 고유전 물질을 사용하는 것이다. 즉, 탄탈륨 산화막이나 BST(BaSrTiO3)와 같은 유전 상수가 큰 물질로 커패시터의 유전체막을 제조하는 방법에 대해서 연구가 활발히 진행되고 있다.
고유전 물질로 유전체막을 만들게 되면 스토리지 노드 및/또는 커패시터 상부 전극을 종래와 같이 폴리 실리콘으로 만드는 것은 용이하지가 않다. 왜냐하면 탄탈륨 산화막이나 BST 등은 폴리 실리콘과 반응을 하기 때문이다. 이러한 유전체막과 폴리 실리콘의 반응은 셀 커패시터의 전기적 특성을 열화시킬 수 있다. 따라서, 고유전 물질의 장점을 살리면서 이와 같은 문제점이 발생하는 것을 방지하기 위해서 스토리지 노드 및/또는 커패시터 상부 전극을 다른 물질로 만들고자 하는 연구가 진행 중이며, 특히 MIS 커패시터 및 MIM 커패시터에 대한 연구가 활발히 진행 중에 있다.
그런데, 코아/페리 영역에서는 입력 전압과는 다른 원하는 전위를 얻기 위하여 저항체를 만든다. 커패시터를 폴리 실리콘으로 만드는 경우에는, 이 저항체는 메모리 셀 어레이 영역의 커패시터 제조 공정과 연계하여 수행함으로써 별도의 추가 공정이 필요가 없었다. 그런데, 커패시터의 전극을 금속 물질로 만드는 경우에는 종전과 같이 저항체 형성 공정과 커패시터 제조 공정을 연계하여 실시할 수가 없다. 왜냐하면, 금속 물질로 저항체를 만들면 폴리 실리콘 보다 저항이 낮아서 얻고자 하는 소정의 전위를 얻을 수 없기 때문이다. 따라서, 금속 물질을 사용하여 커패시터를 제조하는 경우에는 코아/페리 영역에 저항체를 형성하기 위하여 폴리 실리콘을 사용하는 추가적인 공정이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀 어레이 영역에는 충분한 셀 커패시턴스를 가지면서도 스토리지 노드의 쓰러짐 현상으로 인한 2비트 불량이 발생하는 것을 방지할 수 있고, 동시에 코아/페리 영역에는 저항체를 형성하기 위한 추가적인 공정이 필요하지 않은 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 제조방법에 의하여 제조된 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자의 제조방법은 먼저 메모리 셀 어레이 영역 및 코아/페리 영역을 포함하는 반도체 기판 상에 층간 절연층을 형성하고 그 위에 제1 식각 저지층을 형성한다. 그리고, 메모리 셀 어레이 영역에, 적어도 일방향으로는 선형으로 배열되어 있으며, 제1 식각 저지층 및 층간 절연층을 관통하여 반도체 기판과 연결되는 다수의 스토리지 노드 콘택 플러그(이하, '콘택 플러그'라 한다)를 형성한다. 그리고, 메모리 셀 어레이 영역 및 코아/페리 영역의 제1 식각 저지층 및/또는 상기한 다수의 콘택 플러그 상에 랜딩 패드 및 저항체 형성용 제1 도전층을 형성하고, 그 위에 제2 식각 저지층을 형성한다. 그리고, 메모리 셀 어레이 영역에는 적어도 일방향으로는 비-선형으로 배열되어 다수의 콘택 플러그 각각과 전기적으로 연결되는 상기한 랜딩 패드의 패턴을 한정하고, 코아/페리 영역에는 상기한 저항체의 패턴을 한정하는 제2 식각 저지층 패턴을 형성하도록 상기한 제2 식각 저지층을 식각한다. 그리고, 상기한 제2 식각 저지층 패턴을 식각 마스크로 사용하여 상기한 제1 도전층을 식각함으로써 다수의 랜딩 패드 및 저항체를 형성한다. 그리고, 상기한 다수의 랜딩 패드들 각각에 올려지고 적어도 외측면이 모두 노출되는 다수의 스토리지 노드를 형성한다.
상기한 실시예에 의하면, 메모리 셀 어레이 영역에 랜딩 패드를 형성하는 공정과 코아/페리 영역에 저항체를 형성하는 공정을 서로 연계시킬 수가 있다. 그리고, 메모리 셀 어레이 영역에는 스토리지 노드와 콘택 플러그 사이에 랜딩 패드를 더 형성함으로써, 스토리지 노드의 평면 배치가 적어도 일방향으로 비-선형이 되도록 하여 잘 쓰러지지 않는 구조의 스토리지 노드를 제조할 수가 있다. 또한, 랜딩 패드 형성 공정의 이전에 제1 식각 저지층을 형성함으로써, 이후에 스토리지 노드의 외측면을 모두 노출시켜 커패시터의 유효 표면적으로 활용할 수 있기 때문에, 셀 커패시터의 커패시턴스도 충분하게 확보할 수가 있다.
본 실시예의 일 측면에 의하면, 상기한 다수의 랜딩 패드 각각은 콘택 플러그의 폭 보다 적어도 어느 일 방향으로 더 큰 폭을 가지도록 형성할 수 있다. 그리고, 이들 다수의 랜딩 패드는 지그재그형으로 배열되도록 형성할 수 있다. 랜딩 패드의 폭을 더 크게 만들면, 스토리지 노드와의 전기적 연결을 확실하게 보장할 수 있고 또한 지그재그형으로 만들면 스토리지 노드의 형태를 잘 쓰러지지 않는 구조로 제조할 수가 있다.
본 실시예의 다른 측면에 의하면, 상기한 다수의 콘택 플러그와 상기한 제1 도전층은 동일한 물질로 형성할 수 있다. 그리고, 제1 도전층은 폴리실리콘으로 형성할 수 있다. 따라서, 콘택 플러그 형성 공정 및 제1 도전층 형성 공정을 동시에 수행할 수가 있으며, 폴리 실리콘으로 만들면 코아/페리 영역에 만들어지는 저항체의 저항 조절도 용이하게 할 수 있다.
본 발명의 다른 실시예에 의하면, 상기한 다수의 스토리지 노드는 실린더형 스토리지 노드일 수 있는데, 이 경우 실린더형 스토리지 노드를 형성하기 위해서 먼저 상기한 다수의 랜딩 패드를 포함하는 메모리 셀 어레이 영역에, 상기한 제2 식각 저지층 패턴의 상면을 노출시키는 오프닝 홀을 가지는 몰드층을 형성한다. 그리고, 제2 식각 저지층 패턴 및 몰드층 상에 스토리지 노드 형성용 도전층(이하, '제2 도전층'이라 한다)을 형성하고, 그 위에 버퍼층을 형성한다. 그리고, 제2 도전층의 노드를 분리하여 스토리지 노드를 형성한 다음, 상기한 몰드층 및 버퍼층을 제거하면 스토리지 노드가 형성된다.
상기한 실시예의 일 측면에 의하면, 상기한 제1 식각 저지층은 상기한 몰드층에 대하여 식각 선택비가 큰 물질을 포함하는 물질로 형성할 수 있다. 이 경우, 상기한 제1 식각 저지층은 실리콘 질화물층을 포함하는 물질로 형성할 수 있는데, 예를 들어, 실리콘 질화물층만을 형성하거나 상기한 실리콘 질화물층 상에 폴리 실리콘층을 더 형성할 수도 있다. 후자의 경우와 같이 제1 식각 저지층에 폴리 실리콘 층이 더 포함되어 있으면, 코아/페리 영역에서는 저항체의 일부로 사용할 때, 저항체의 저항값을 간단한 방법으로 조절할 수가 있다.
상기한 실시예들의 일 측면에 의하면, 스토리지 노드를 형성한 다음에는 그 위에 유전체막을 형성하고, 계속해서 유전체막 상에는 커패시터 상부 전극을 형성하는 공정이 더 추가될 수도 있다. 이 경우에, 상기한 제2 식각 저지층은 커패시터 상부 전극에 대하여 식각 선택비가 큰 물질을 포함하는 물질로 형성할 수 있다. 이 경우, 저항체 패턴 상에 형성된 제2 식각 저지층은 그 하부의 저항체를 보호하는 역할을 한다.
상기한 실시예들의 다른 측면에 의하면, 상기한 층간 절연층을 형성하기 이전에 비트 라인을 그 하부에 형성하는 과정이 더 추가될 수도 있으며, 이 경우 비트 라인이 종주하는 방향에 대해서 상호 간에 사선 방향으로 배열되어 비트 라인을 사이에 두고 지그재그 형태로 배치되게 상기한 다수의 스토리지 노드를 형성할 수 있다. 그리고, 상기한 다수의 랜딩 패드 각각은 비트 라인이 종주하는 방향으로 상기한 콘택 플러그의 폭 보다 더 넓은 폭을 가지도록 형성할 수 있다.
상기한 다른 기술적 과제를 달성하기 위한 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자의 일 실시예에 의하면, 메모리 셀 어레이 영역 및 코아/페리 영역을 포함하는 반도체 기판, 상기한 반도체 기판 상에 형성되어 있는 층간 절연층, 상기한 층간 절연층 상에 형성되어 있는 제1 식각 저지층, 적어도 일방향으로는 선형으로 배열되어 있으며, 상기한 제1 식각 저지층 및 층간 절연층을 관통하여 반도체 기판과 연결되도록 메모리 셀 어레이 영역에 형성되어 있는 다수의 콘택 플러그, 적어도 일방향으로는 비-선형으로 배열되어 상기한 다수의 콘택 플러그 각각과 전기적으로 연결되는 다수의 콘택 플러그 상에 형성되어 있는 랜딩 패드, 상기한 랜딩 패드와 동일한 높이에서 코아/페리 영역에 형성되어 있는 저항체 및 적어도 외측면이 모두 노출되어 상기한 랜딩 패드 상에 형성되어 있는 다수의 스토리지 노드를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것이다. 도면에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 2a 내지 도 9는 본 발명의 실시예에 의한 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 2a는 반도체 기판의 메모리 셀 어레이 영역에 활성 영역(110)이 한정된 상태가 도시된 개략적인 평면도이고, 도 2b는 도 2a의 활성 영역(110)에 대한 장축 방향의 단면(메모리 셀 어레이 영역) 및 코아/페리 영역에 대한 단면이 개략적으로 도시되어 있다.
도 2a 및 도 2b를 참조하면, 메모리 셀 어레이 영역 및 코아/페리 영역을 포함하는 반도체 기판(100)에 활성 영역(110) 및 소자 격리 영역(150)을 한정한다. 소자 격리 공정은 트렌치 소자 분리 등과 같은 소자 격리 방법을 이용하여 수행할 수 있다. 이때, 트렌치는 소자의 디자인 룰에 따라 달라지나 예를 들어, 약 2500Å 내지 3000Å 정도의 깊이로 형성할 수 있다. 이후에, 반도체 기판(100)에 웰(도시되지 않음) 및 트랜지스터의 채널(도시하지 않음) 등을 형성하기 위한 사진 공정과 이온 주입 공정을 진행할 수 있다.
도 3a 및 도 3b는 각각 반도체 기판(100) 상에 다수의 게이트 라인(200)이 형성된 상태를 개략적으로 보여주는 평면도 및 단면도이다.
도 3a 및 도 3b를 참조하면, 먼저, 활성 영역(110) 상에 존재하는 자연 산화막(도시되지 않음) 등을 제거한 다음, 활성 영역(110)에 약 40Å 내지 60Å 정도 두께로 게이트 산화막(210)을 형성한다. 게이트 산화막(210)은 열산화법 등을 이용하여 형성할 수 있는데, 게이트 산화막(210)은 소자의 특성에 따라 그 두께도 달라질 수 있다.
계속해서, 게이트 산화막(210) 상에 게이트층(220, 230) 및 캐핑 절연층(260)을 순차적으로 형성한다. 게이트층(220, 230)은 도전 물질로 형성하는데 예를 들어, 도핑된 폴리 실리콘층(220)을 대략 1000Å 정도로 두께로 증착하고, 그 위에 게이트의 도전성 향상을 위해서 금속 실리사이드, 예컨대, 텅스텐 실리사이드층(230)을 대략 1000Å 정도 두께로 형성한다. 그리고, 텅스텐 실리사이드층(230) 상에는 실리콘 질화물 등을 사용하여 캐핑 절연층(260)을 대략 2000Å 정도 두께로 형성한다. 이후에, 사진 공정과 식각 공정을 수행하여 캐핑 절연층(260), 게이트층(220, 230) 등을 순차적으로 패터닝하여 활성 영역(110)을 가로지르는 다수의 게이트 패턴을 형성한다.
다음으로, NMOS 또는 PMOS 등 구현하고자 하는 트랜지스터의 특성에 따라 사진 공정과 이온 주입 공정을 거쳐 트랜지스터의 소스/드레인 영역을 형성한다. 소스/드레인 영역은 예를 들어, LDD(Lightly Doped Drain) 구조로 형성할 수 있다. 이후에, 게이트 패턴을 덮는 절연층을 증착한 다음, 식각하여 게이트 스페이서(270)를 형성한다. 게이트 스페이서(270)는 실리콘 질화물로 형성할 수 있다. 그 결과, 도시된 것과 같은 게이트 라인(200)이 만들어진다.
도 4a 및 도 4b는 각각 콘택 패드(410, 450)를 형성한 상태를 개략적으로 보여주는 평면도 및 단면도이다. 도 4b를 참조하면, 코아/페리 영역에는 콘택 패드가 도시되어 있지 않지만, 도시된 절단면과 다른 절단면에는 상부 도전체와 하부의 반도체 기판(100)을 연결하기 위한 콘택 구조물이 형성되어 있을 수 있다.
도 4a 및 도 4b를 참조하면, 먼저 게이트 라인(200) 사이를 메우는 제1 층간 절연층(300)을 형성한다. 이러한 제1 층간 절연층(300)은 HDP(High Density Plasma) 산화물, BPSG 등과 같이 갭 채움(gap fill) 특성이 우수한 실리콘 산화물로 형성할 수 있다. 다음으로 필요한 경우에는 화학적 기계적 평탄화(CMP) 등의 방법을 사용하여 제1 층간 절연층(300)을 평탄화하는 공정을 수행할 수 있다.
계속해서, 제1 층간 절연층(300)에 다수의 콘택 패드(410, 450)를 형성한다. 디자인 룰의 감소로 콘택 패드 형성 공정에서는 자기 정렬 콘택(Self Aligned Contact) 형성방법을 사용한다. 그러나, 이와는 다른 방법을 사용할 수도 있다. 메모리 셀 어레이 영역에 형성되는 콘택 패드(410, 450)는 크게 스토리지 노드와의 전기적 연결을 위한 스토리지 노드 콘택 패드(410)와 비트 라인과의 전기적 연결을 위한 비트 라인 콘택 패드(450)로 구별될 수 있다.
콘택 패드(410, 450)는 예를 들어, 다음의 방법으로 형성할 수 있다. 먼저, 사진 공정과 선택적인 식각 과정을 이용하여 콘택 패드가 형성될 부분의 제1 층간 절연층(300)을 식각하여 활성 영역(110)을 노출시키는 콘택 홀을 형성한다. 그리고, 노출된 활성 영역(110)에는 이온 주입 공정, 예컨대, NMOS의 경우 인(phosphorus)을 2 - 4 E12(원자 수/㎠)의 도즈량으로 대략 30 - 50 keV로 이온 주입하는 공정을 수행하여, 활성 영역(110)과 이후에 형성될 콘택 패드(410, 450) 간의 접촉 저항이 낮아지도록 유도한다. 이후에, N형 불순물이 도핑된 폴리 실리콘을 대략 5000Å 정도 두께로 증착하여 상기한 콘택 홀을 메운다. 그리고, 건식 에치 백이나 CMP 등의 방법으로 폴리 실리콘을 식각하고 제1절연층(300)의 상면을 노출시키면, 도시된 것과 같은 콘택 패드(410, 450)가 형성된다.
도 5a 및 도 5b는 각각 비트 라인(600)이 형성된 상태를 개략적으로 보여주는 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 콘택 패드(410, 450)를 덮는 제2 층간 절연층(510)을 제1 층간 절연층(300) 상에 형성한다. 제2 층간 절연층(510)은 실리콘 산화물 등과 같은 절연 물질로 대략 1000 - 2000Å 정도 두께로 형성할 수 있다.
그리고, 사진 공정 및 식각 공정 등을 이용하여, 비트 라인 콘택 패드(450)의 상면을 노출시키도록 제2 층간 절연층을 패터닝하여 제2 콘택홀(511)을 형성한다. 계속해서, 비트 라인 콘택 플러그(605) 및 비트 라인 형성 공정을 진행하여 비트 라인 콘택 패드(450)와 전기적으로 연결되는 비트 라인(600)을 형성한다.
예를 들어, 제2 콘택홀(511)이 형성된 제2 층간 절연층(510) 상에 장벽 금속층(610)을 형성한 다음, 그 위에 대략 500 - 1500Å 정도 두께의 텅스텐층 등과 같은 금속 도전층(650), 그리고 대략 2000Å 정도 두께의 실리콘 질화물층을 순차적으로 증착한 다음 패터닝 한다. 그 결과, 제2 콘택홀(511)의 내부에는 비트 라인 콘택 플러그(605)가 형성되며, 이것과 연결되는 비트 라인 도전층(650) 및 캐핑 절연층(660)이 게이트 라인(200)에 수직한 방향으로 종주하도록 제2 층간 절연층 상에 형성된다. 이때, 금속 도전층 대신에 도전성 폴리 실리콘층을 사용할 수 있다. 그리고, 게이트 라인(200) 형성 공정에서와 마찬가지로 비트 라인 도전층(650) 및 캐핑 절연층(660)의 측벽에 실리콘 질화물 등으로 스페이서(670)를 형성하면 도시된 것과 같은 비트 라인(600)이 만들어진다.
도 5b에서는 메모리 셀 어레이 영역에만 비트 라인(600)을 형성하는 과정이 도시되어 있다. 그러나, 도시되지는 않았지만 필요한 경우에는 코아/페리 영역에도 소정의 도전체 패턴을 형성하는 공정을 비트 라인(600) 형성 공정과 연계하여 실시할 수도 있다.
도 6a 및 도 6b는 식각 저지층(720) 및 스토리지 노드 콘택 플러그(730)를 형성하는 단계를 개략적으로 보여주는 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 비트 라인(600)을 형성한 후, 비트 라인(600)을 덮는 제3 층간 절연층(710)을 형성한다. 예를 들어, HDP 산화물, BPSG 등과 같은 갭 채움 능력이 우수한 실리콘 산화물을 대략 2000Å 정도 두께로 증착한다. 그리고, 필요에 따라 CMP법을 사용하여 제3 층간 절연층(710)의 표면을 평탄화할 수 있다.
계속해서, 제3 층간 절연층(710) 상에 제1 식각 저지층(720)을 형성한다. 예를 들어, 제1 식각 저지층(720)은 실리콘 질화물을 사용하여 대략 2000Å 정도 두께로 형성하거나, 실리콘 질화물(721)로 대략 2000Å 정도의 두께로 형성하고, 그 위에 폴리 실리콘(722)을 사용하여 대략 1000Å 정도의 두께로 형성함으로써, 제1 식각 저지층(720)을 실리콘 질화물층 및 폴리 실리콘층의 복합층(721 및 722)으로 형성할 수 있다. 후자의 경우와 같이, 제1 식각 저지층(720)을 복합층(721 및 722)으로 형성하게 되면, 후술하는 바와 같이 코아/페리 영역에 잔류하게 되는 폴리 실리콘층(722)의 패턴은 저항체의 일부로서 사용할 수 있는 장점이 있다.
이후에, 사진 공정 및 식각 공정을 사용하여 제1 식각 저지층(720) 및 제3 층간 절연층(710)을 순차적으로 식각하여, 메모리 셀 어레이 영역에는 하부의 스토리지 노드 콘택 패드(410)를 노출시키는 제3 콘택홀을 형성한다. 그리고, 필요한 경우에는 코아/페리 영역에도 하부의 도전체를 노출시키는 오프닝 홀(도 6b에서는 반도체 기판까지 오프닝 홀이 형성되어 있으나 그 상부에 형성되어 있는 도전체 패턴까지 오프닝 홀이 형성되어 있을 수 있다)을 동시에 형성할 수 있다.
다음으로, 화학 기상 증착법 등으로 도전 물질 예를 들어, 도전성 폴리 실리콘을 사용하여 제3 콘택홀(및 오프닝 홀)을 채워서, 식각 저지층(720) 상에 대략 1000Å 내지 2000Å 정도 두께로 폴리 실리콘층(730)을 형성한다. 그러면, 메모리 셀 어레이 영역에는 스토리지 노드 콘택 플러그(730a) 및 랜딩 패드 형성용 도전층(730b)이 형성되고, 코아/페리 영역에는 콘택(740) 및 저항체 형성용 도전층(730b)이 형성된다. 다만, 도 6a의 평면도에는 스토리지 노드 콘택 플러그(730a)의 평면 배치를 도시하기 위하여 랜딩 패드 및 저항체 형성용 도전층(730b)의 도시는 생략하였다.
도 7a 및 도 7b는 랜딩 패드 및 저항체 형성용 도전층(730b) 상에 제2 식각 저지층 패턴(750), 랜딩 패드(730b`) 및 저항체(730b``)를 형성하는 단계를 개략적으로 보여주는 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 임의적이지만 랜딩 패드 및 저항체 형성용 도전층(730b) 상에 제2 식각 저지층을 형성할 수 있다. 제2 식각 저지층은 실리콘 질화물을 사용하여 약 500Å 내지 약 1000Å 정도의 두께로 형성할 수 있다. 제2 식각 저지층을 형성하는 이유는 후술한다.
그리고, 사진 및 식각 공정을 사용하여 제2 식각 저지층, 랜딩 패드 및 저항체 형성용 도전층(730b) 및 제1 식각 저지층(720)의 상층막인 폴리 실리콘층(722)을 순차적으로 패터닝한다. 그 결과, 제2 식각 저지층 패턴(750), 랜딩 패드 및 저항체(730b` 및 730b``) 및 폴리 실리콘층 패턴(722` 및 722``)이 형성된다. 코아/페리 영역의 폴리 실리콘층 패턴(722``)은 반도체 소자 내에서 저항체(730b``)와 동일한 기능을 수행할 수 있다.
이 경우, 스토리지 노드가 적어도 어느 일방향에 대하여 선형으로 배치되어 있는 것과는 달리(도시된 예에서는 게이트 라인 방향과 비트 라인 방향 모두 선형으로 배치되어 있다), 랜딩 패드(730b`)는 적어도 일방향으로는 비-선형으로 배치되어 있도록 패터닝을 실시한다. 바람직하게는, 랜딩 패드(730b)는 게이트 라인(200)이 종주하는 방향으로 지그재그형으로 배치되도록 패터닝을 실시할 수 있다. 이를 위하여 비트 라인(600)이 종주하는 방향으로 확장된 폭을 갖도록 스토리지 노드 콘택 플러그(730a)의 폭에 비하여 큰 폭을 가지며, 또한, 비트 라인(600)을 사이에 두고 이웃하는 랜딩 패드(730b`)는 상호 간에 반대 방향으로 확장되어 지그재그 형태를 가지도록 랜딩 패드(730b`)를 패터닝하는 것이 바람직하다. 이것은 후속 공정에서 형성될 스토리지 노드와 스토리지 노드 콘택 플러그(730a)의 전기적인 연결을 보장하고 스토리지 노드를 지그재그로 배열하기 위한 목적이다.
그리고, 코아/페리 영역의 저항체(730b``)는 요구되는 반도체 소자의 전기적 특성에 따라 임의의 형태로 패터닝할 수가 있다.
한편, 랜딩 패드(730b`)는 모두 동일한 크기로 형성될 수 있으나, 도 7b에 제시된 바와 같이 게이트 라인(200)을 사이에 두고 이웃하는 랜딩 패드(730b)는 서로 다른 크기로 형성될 수도 있다. 즉, 비트 라인(600)이 종주하는 방향으로 크고 작은 랜딩 패드(730b)가 교대로 배치되도록 패터닝을 실시할 수도 있다.
도 8a는 스토리지 노드(820)의 평면 배치를 개략적으로 보여주는 평면도이고, 도 8b 내지 도 8d는 도 8a의 스토리지 노드(820)가 형성되는 과정을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 8a를 참조하면, 랜딩 패드(730b`) 상에 커패시터의 스토리지 노드(820)를 형성한다. 이때, 스토리지 노드(820)는 3차원 형상, 예컨대, 실린더 형태로 형성할 수 있다. 또한, 스토리지 노드(820)는 적어도 일방향으로는 비-선형이 되도록 예를 들어, 상호간에 대각선 상 또는 사선 상에 배치되도록 배열할 수 있다. 즉, 도 8a에 도시된 바와 같이 게이트 라인(200) 또는 비트 라인(600)이 종주하는 방향들에 대해서 지그재그 형태로 배치되도록 스토리지 노드(820)를 형성할 수 있다. 따라서, 본 실시예에서는 스토리지 노드(820)를 적어도 일방향으로는 비-선형으로 배치할 수 있고, 바람직하게는 지그재그형으로 배치할 수 있기 때문에 실린더의 단면이 사각형, 원형 또는 타원형 등이 되도록 구현할 수 있다.
대략 0.1㎛ 디자인 룰 하에서, 이와 같은 배치를 가진 스토리지 노드(820)의 단면이 직사각형일 경우를 예측하면, 비트 라인(600) 방향의 폭은 대략 250㎚ 정도이고 게이트 라인(200) 방향의 폭은 대략 200㎚ 정도 길이로 구현될 수 있다. 실린더의 높이가 종래의 경우와 같이 대략 15000Å이라면, 스토리지 노드(820)의 높이/폭의 비율은 대략 8 정도로 예전에 비하여 상당히 감소한다. 따라서, 게이트 라인(200) 방향으로 이러한 높이/폭의 비율이 2/3 정도로 감소하기 때문에, 스토리지 노드(820)의 쓰러짐 현상은 효과적으로 방지할 수 있게 된다.
그런데, 상기한 실시예에서와 같이 스토리지 노드(820)를 형성하는 경우, 스토리지 노드(820)의 유효 면적은 종래에 비해 대략 10% 정도 감소될 것으로 예상할 수 있다. 그러나, 이러한 유효 면적의 감소는 스토리지 노드(820)의 높이를 보다 증가시킴으로써 보상시킬 수 있다.
또한, 본 실시예에 의하면 후술하는 바와 같이 스토리지 노드(820)의 외측면을 모두 유효 표면적으로 사용함으로써 유효 면적이 감소하는 것에 대처할 수 있다. 이는 제1 식각 저지층(720)을 랜딩 패드(730b`)의 아래에 형성하기 때문에 나나나는 효과인데, 스토리지 노드(820) 하부의 랜딩 패드(730b`)가 실질적으로 스토리지 노드(820)의 일부로 작용한다.
이것을 보다 구체적으로 살펴보면, 도 8b에 도시된 바와 같이 랜딩 패드(730`)를 노출시키는 오프닝 홀(805)을 가지는 몰드층(810)을 제1 식각 저지층(721) 상에 형성한다. 몰드층(810)은 제1 식각 저지층(721) 상에 제2 식각 저지층(750) 및 랜딩 패드(730b`)를 덮는 희생 절연층을 형성한 후, 사진 공정 및 식각 공정을 이용하여 희생 절연층을 패터닝함으로써 형성할 수 있다. 이때, 희생 절연층은 PETEOS 등과 같은 실리콘 산화물층을 사용하여 형성하고자 하는 스토리지 노드(820)의 높이보다 약간 더 높은 높이로 형성한다. 예를 들어, 희생 절연층은 대략 15000Å 보다 큰 두께로 형성할 수 있다. 계속하여, 오프닝 홀(805)에 의하여 노출된 제2 식각 저지층(750)을 제거한다.
도 8c를 참조하면, 상기 결과물 상 즉 몰드층(810) 및 랜딩 패드(730b`) 상에 도전층, 예컨대, 도전성 폴리 실리콘층을 대략 400Å 내지 500Å 정도 두께로 증착한다. 그리고, 오프닝 홀(805)을 메우도록 PETEOS 또는 USG와 같은 실리콘 산화물을 상기 도전층 상에 증착하여 희생층(590)을 대략 3000Å 내지 6000Å 정도 두께로 형성한다.
이후에, 건식 에치백 및/또는 CMP를 수행하여 몰드층(805)의 상측 표면을 노출시킨다. 이때, 몰드층(805)의 상부에 존재하던 도전층도 대략 1000Å 내지 2000Å 정도 식각되어 제거된다. 그 결과, 도전층은 노드 분리되고 몰드층(810) 및 오프닝 홀(805)을 메우는 잔류 희생층(830)의 사이에는 실린더형 스토리지 노드(820)가 만들어진다.
도 8d를 참조하면, 몰드층(810) 및 잔류하는 희생층(830)을 제거하여 실린더형 스토리지 노드(820)의 외측면 및 내측면을 노출시킨다. 이때, 몰드층(810) 및 잔류하는 희생층(830)을 이루는 실리콘 산화물층과 스토리지 노드(820)를 이루는 폴리 실리콘층 간의 높은 식각 선택비를 이용하여 몰드층(810) 및 잔류하는 희생층(830)을 제거한다.
이와 같이 몰드층(810) 및 잔류 희생층(830)을 제거할 때, 그 제거 공정의 종료점은 제1 식각 저지층(721)이다. 실질적으로 제1 식각 저지층(721)을 이루는 실리콘 질화물층은 이러한 식각 과정에서 실리콘 산화물에 대하여 높은 식각 선택비를 가지기 때문에, 식각 종료점으로서의 역할을 하여 그 하부에 형성되어 있는 제3 층간 절연층(710) 등이 식각되는 것을 충분히 방지할 수 있다. 실질적으로 이러한 식각 과정이 종료된 후에도 대략 500Å 이상의 두께가 잔존하도록 제1 식각 저지층(721)을 형성하는 것이 바람직하다.
본 발명의 실시예에서는 제1 식각 저지층(721)이 랜딩 패드(730b`) 보다 하부에 위치한다. 따라서, 몰드층(810) 및 잔류 희생층(830)이 모두 제거되면 랜딩 패드(730b`)의 측면이 노출된다. 그 결과, 도 8d에 제시된 바와 같이 스토리지 노드(820)의 외측면이 완전히 노출되고, 또한 랜딩 패드(730b`)도 실질적으로 스토리지 노드의 일부로 작용한다. 따라서, 실질적으로는 보다 큰 면적을 가지는 스토리지 노드(820)를 형성할 수가 있다.
도 9를 참조하면, 스토리지 노드(820)가 형성된 결과물 상에 유전체막(910)과 커패시터 상부 전극(920)을 형성한다. 유전체막(910) 및 커패시터 상부 전극(920)은 종래의 기술을 사용하여 제조할 수 있는데, 예를 들어 유전체막(910)은 산화막-질화막-산화막으로 구성된 ONO막으로 형성하거나 탄탄률 산화막이나 BST막과 같은 고유전 물질을 사용하여 형성할 수도 있다. 그리고, 커패시터 상부 전극(920)도 도전성 폴리 실리콘이나 금속 물질을 사용하여 형성할 수 있다.
이 경우, 커패시터 상부 전극(920)을 유전체막(910) 상에 형성한 다음에는 불필요하게 증착된 부분의 유전체막 물질 및/또는 커패시터 상부 전극 물질은 식각하여 제거할 필요가 있다. 이때, 코아/페리 영역에 형성되어 있는 저항체(730b``)는 그 상부에 형성되어 있는 제2 식각 저지층(750)에 의하여 보호된다. 이것이, 랜딩 패드 및 저항체 형성용 도전층 상에 제2 식각 저지층을 형성하는 이유이다. 이를 위하여 제2 식각 저지층(750)은 커패시터 상부 전극 형성용 물질에 대하여 식각 선택비가 큰 물질로 형성하는 것이 바람직하다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명에 의하면 스토리지 노드가 적어도 일방향으로는 비-선형으로 배열되도록 할 수 있기 때문에, 스토리지 노드의 평면 형태를 사각형, 마름모 또는 원형으로 제조함으로써 스토리지 노드가 쓰러져서 2비트 불량이 생기는 현상을 방지할 수 있다.
그리고, 스토리지 노드의 하부에 배치되는 랜딩 패드의 측면을 포함하여 스토리지 노드의 외측면 모두를 유효 표면적으로 활용할 수 있어서 충분한 커패시턴스를 갖는 커패시터를 포함하는 반도체 메모리 소자를 제조할 수가 있다.
또한, 별도의 공정을 추가하지 않고 코아/페리 영역에 저항체를 형성할 수 있으며, 아울러 저항체의 저항값을 용이하게 조절할 수도 있으며, 이 저항체가 후속 식각 공정에서 식각되는 것을 효과적으로 방지할 수가 있다.
도 1은 종래의 스토리지 노드를 포함하는 반도체 메모리 소자를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2a 내지 도 9는 본 발명의 일 실시예에 따른 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 도면이다.

Claims (20)

  1. (a) 메모리 셀 어레이 영역 및 코아/페리 영역을 포함하는 반도체 기판 상에 층간 절연층을 형성하는 단계;
    (b) 상기 층간 절연층 상에 제1 식각 저지층을 형성하는 단계;
    (c) 상기 메모리 셀 어레이 영역에, 적어도 일방향으로는 선형으로 배열되어 있으며, 상기 제1 식각 저지층 및 상기 층간 절연층을 관통하여 상기 반도체 기판과 연결되는 다수의 스토리지 노드 콘택 플러그(이하, '콘택 플러그'라 한다)를 형성하는 단계;
    (d) 상기 메모리 셀 어레이 영역 및 상기 코아/페리 영역의 제1 식각 저지층 및 상기 다수의 콘택 플러그 상에 랜딩 패드 및 저항체 형성용 제1 도전층(이하, '제1 도전층'이라 한다)을 형성하는 단계;
    (e) 상기 제1 도전층 상에 제2 식각 저지층을 형성하는 단계;
    (f) 상기 메모리 셀 어레이 영역에는 적어도 일방향으로는 비-선형으로 배열되어 상기 다수의 콘택 플러그 각각과 전기적으로 연결되는 상기 랜딩 패드의 패턴을 한정하고, 상기 코아/페리 영역에는 상기 저항체의 패턴을 한정하는 제2 식각 저지층 패턴을 형성하도록 상기 제2 식각 저지층을 식각하는 단계;
    (g) 상기 제2 식각 저지층 패턴을 식각 마스크로 사용하여 상기 제1 도전층을 식각함으로써 다수의 상기 랜딩 패드 및 상기 저항체를 형성하는 단계; 및
    (h) 상기 다수의 랜딩 패드들 각각에 올려지고 적어도 외측면이 모두 노출되는 다수의 스토리지 노드를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 다수의 랜딩 패드 각각은 상기 콘택 플러그의 폭 보다 적어도 어느 일 방향으로 더 넓은 폭을 가지도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 다수의 랜딩 패드는 지그재그형으로 배열되어 있는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 다수의 콘택 플러그와 상기 제1 도전층은 동일한 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  5. 제4항에 있어서,
    상기 제1 도전층은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 다수의 스토리지 노드는 실린더형 스토리지 노드인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제1항에 있어서, 상기 (h)단계는
    (h1) 상기 메모리 셀 어레이 영역의 상기 (g)단계의 결과물 상에, 상기 제2 식각 저지층 패턴의 상면을 노출시키는 오프닝 홀(opening hole)을 가지는 몰드층을 형성하는 단계;
    (h2) 상기 제2 식각 저지층 패턴 및 상기 몰드층 상에 스토리지 노드 형성용 도전층(이하, '제2 도전층'이라 한다)을 형성하는 단계;
    (h3) 상기 제2 도전층 상에 버퍼층을 형성하는 단계;
    (h4) 상기 제2 도전층의 노드를 분리하여 상기 스토리지 노드를 형성하는 단계; 및
    (h5) 상기 몰드층 및 상기 버퍼층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제7항에 있어서,
    상기 제1 식각 저지층은 상기 몰드층에 대하여 식각 선택비가 큰 물질을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제1 식각 저지층은 실리콘 질화물층을 포함하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제9항에 있어서,
    상기 제1 식각 저지층은 상기 실리콘 질화물층 상에 형성된 폴리 실리콘층을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제1항에 있어서, 상기 (h) 단계 이후에
    (i) 상기 다수의 스토리지 노드 상에 유전체막을 형성하는 단계; 및
    (j) 상기 유전체막 상에 커패시터 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제11항에 있어서,
    상기 제2 식각 저지층은 상기 커패시터 상부 전극에 대하여 식각 선택비가 큰 물질을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제1항에 있어서,
    상기 (a) 단계 이전에 상기 층간 절연층의 하부에 비트 라인을 형성하는 단계를 더 포함하고, 상기 다수의 스토리지 노드는 상기 비트 라인이 종주하는 방향에 대해서 상호 간에 사선 방향으로 배열되어 상기 비트 라인을 사이에 두고 지그재그 형태로 배치되어 있는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제13항에 있어서, 상기 다수의 랜딩 패드 각각은 상기 비트 라인이 종주하는 방향으로 상기 콘택 플러그의 폭 보다 더 넓은 폭을 가지도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 메모리 셀 어레이 영역 및 코아/페리 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 형성되어 있는 층간 절연층;
    상기 층간 절연층 상에 형성되어 있는 제1 식각 저지층;
    적어도 일방향으로는 선형으로 배열되어 있으며, 상기 제1 식각 저지층 및 상기 층간 절연층을 관통하여 상기 반도체 기판과 연결되도록 상기 메모리 셀 어레이 영역에 형성되어 있는 다수의 콘택 플러그;
    적어도 일방향으로는 비-선형으로 배열되어 상기 다수의 콘택 플러그 각각과 전기적으로 연결되는 상기 다수의 콘택 플러그 상에 형성되어 있는 랜딩 패드;
    상기 랜딩 패드와 동일한 높이에서 상기 코아/페리 영역에 형성되어 있는 저항체; 및
    적어도 외측면이 모두 노출되어 상기 랜딩 패드 상에 형성되어 있는 다수의 스토리지 노드를 포함하는 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 다수의 스토리지 노드는 실린더형 스토리지 노드인 것을 특징으로 하는 반도체 메모리 소자.
  17. 제15항에 있어서,
    상기 제1 식각 저지층은 실리콘 질화물층을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 제1 식각 저지층은 상기 실리콘 질화물층 상에 형성된 폴리 실리콘층을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  19. 제15항에 있어서,
    상기 반도체 메모리 소자는 상기 층간 절연층의 하부에 형성되어 있는 비트 라인을 더 포함하고, 상기 다수의 스토리지 노드는 상기 비트 라인이 종주하는 방향에 대해서 상호 간에 사선 방향으로 배열되어 상기 비트 라인을 사이에 두고 지그재그 형태로 배치되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  20. 제19항에 있어서, 상기 다수의 랜딩 패드 각각은 상기 다수의 스토리지 노드 각각의 아래에 다다르게 상기 비트 라인이 종주하는 방향으로 상기 콘택 플러그의 폭 보다 더 넓은 폭을 가지도록 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
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