TWI557850B - 記憶元件及其製造方法 - Google Patents

Description

記憶元件及其製造方法

本發明關於一種記憶元件及其製造方法，特別是有關於一種具有淺接面(Shallow Junction)的記憶元件及其製造方法。

在記憶元件的積集度提高與元件尺寸縮小的情況下，元件中的線寬亦逐漸縮小，導致元件中的儲存節點接觸窗(Storage Node Contact)與源極/汲極區之間的接觸電阻增加，產生較慢的電阻-電容延遲(RC Delay)，進而影響元件的操作速度。

為了解決此問題，通常會利用金屬矽化物來降低儲存節點接觸窗與源極/汲極區之間的電阻值。但形成金屬矽化物的製程中會使得耗損矽基底中的矽，導致記憶元件的源極/汲極區產生接面漏電(Junction Leakage)的問題，進而影響元件效能。因此，如何降低儲存節點接觸窗與源極/汲極區之間的電阻值，且同時避免接面漏電的問題將變成相當重要的一門課題。

本發明提供一種具有淺接面的記憶元件及其製造方法，其可降低儲存節點接觸窗的電阻值。

本發明一種記憶元件包括：位於基底中的多個字元線組、多個位元線、多個電容器及多個接觸插塞。每一字元線組具有兩埋入式字元線。位元線位於基底上且橫越字元線組。電容器位於位元線之間的基底上且位於字元線組的兩側的基底上。接觸插塞位於電容器與基底之間。接觸插塞的材料包括金屬。

本發明提供一種記憶元件的製造方法，其步驟如下。提供基底。上述基底具有第一區與第二區。於第一區的基底上形成多個閘極結構。於第二區的基底上形成多個位元線。進行選擇性磊晶成長製程，以於閘極結構之間的基底上以及位元線之間的基底上形成多個磊晶層。於基底上形成金屬層，以覆蓋磊晶層。進行回火製程，以於閘極結構之間的基底上以及位元線之間的基底上形成多個金屬矽化物層。於閘極結構之間的金屬矽化物層上形成多個第一接觸插塞，且同時於位元線之間的金屬矽化物層上形成多個第二接觸插塞。於第二區的第二接觸插塞上形成多個電容器。

本發明另一種記憶元件的製造方法，包括：提供基底。基底具有第一區與第二區。於第一區的基底上形成多個閘極結構。於第二區的基底上形成多個位元線。於第一區及第二區的基底上共形形成襯層。於基底上形成金屬層，以覆蓋襯層。進行回火製程，使得襯層轉變成金屬矽化物層。於金屬矽化物層上形成 導體層。圖案化導體層與金屬矽化物層，以於閘極結構之間形成多個第一接觸插塞，且同時於位元線之間形成多個第二接觸插塞。於第二區的第二接觸插塞上形成多個電容器。

本發明一種記憶元件包括：位於基底中的多個字元線、多個位元線、多個電容器、多個接觸插塞以及多個金屬矽化物層。位元線位於基底上且橫越字元線。電容器位於位元線之間的基底上且位於字元線的兩側的基底上。接觸插塞位於電容器與基底之間。接觸插塞的材料包括金屬。金屬矽化物層位於接觸插塞與基底之間。

基此，本發明可降低儲存節點接觸窗與源極/汲極區之間的電阻值，還可避免耗損矽基底中的矽。為讓本發明上述特徵和優點能更明顯易懂，下文舉實施例並配合圖式詳細說明如下。

10、20、30、40、70‧‧‧開口

50、60‧‧‧摻雜區

100‧‧‧基底

101‧‧‧隔離結構

102‧‧‧閘極結構

104、204‧‧‧閘介電層

106、110、206、210‧‧‧導體層

108、208‧‧‧阻障層

112、212‧‧‧頂蓋層

114、214‧‧‧間隙壁

116、118、118a、118b、 118c、136、136a‧‧‧介電層

120‧‧‧硬罩幕層

122‧‧‧圖案化的罩幕層

124、224‧‧‧磊晶層

126、226、126a、226a‧‧‧金屬層

128、228、328、328a、328b‧‧‧金屬矽化物層

130‧‧‧第一接觸插塞

132‧‧‧導線層

134、134a‧‧‧保護層

202‧‧‧位元線

203‧‧‧字元線組

203a、203b‧‧‧埋入式字元線

230‧‧‧第二接觸插塞

234‧‧‧電容器

234a‧‧‧下電極

234b‧‧‧介電層

234c‧‧‧上電極

240‧‧‧位元線接觸窗

324‧‧‧襯層

330‧‧‧導體層

232‧‧‧導體墊

AA‧‧‧主動區

D1‧‧‧第一方向

D2‧‧‧第二方向

L1‧‧‧長邊

L2‧‧‧短邊

θ‧‧‧角度

R1‧‧‧第一區

R2‧‧‧第二區

圖1是本發明之一實施例的記憶元件的上視示意圖。

圖2A至圖2G是沿著圖1之A-A線與B-B線之一實施例的記憶元件之製造流程的剖面示意圖。

圖3A至圖3F是沿著圖1之A-A線與B-B線之另一實施例的記憶元件之製造流程的剖面示意圖。

請參照圖1，本發明提供一種記憶元件包括：基底100、多個閘極結構102、多個第一接觸插塞130、多個字元線組203、多個位元線202、多個主動區AA、多個電容器234以及多個第二接觸插塞230。基底100具有第一區R1與第二區R2。本實施例中，第一區R1例如是周邊電路區，第二區R2例如是記憶胞陣列區。

閘極結構102位於第一區R1的基底100上。閘極結構102沿第一方向D1延伸，且沿第二方向D2相互排列。第一接觸插塞130位於閘極結構102之間的基底100上。因此本實施例可利用第一接觸插塞130電性連接導線層132及閘極結構102之間的摻雜區50。字元線組203位於第二區R2的基底100中。字元線組203沿著第二方向D2延伸，且沿著第一方向D1相互排列。每一字元線組203具有兩個埋入式字元線203a、203b。但本發明不限制字元線的數量；舉例而言，每一字元線組也可以只有一個字元線，為避免混淆，此種結構便不稱之為字元線組，而只稱之為字元線。位元線202位於第二區R2的基底100上，且橫越字元線組203(或字元線，圖未示)。位元線202沿著第一方向D1延伸，且沿著第二方向D2相互排列。上述字元線組203(或字元線)與上述位元線202實質上互相垂直。

主動區AA位於第二區R2的基底100上。每一主動區AA具有長邊L1與短邊L2，且長邊L1橫越對應的字元線組203。每一主動區AA與對應的位元線202的重疊處具有位元線接觸窗240。因此，每一位元線202在橫越對應的字元線組203時，可利 用位元線接觸窗240來電性連接對應的摻雜區(未繪示)，所述摻雜區位於兩個埋入式字元線203a、203b之間。

此外，本實施例之記憶元件更包括多個隔離結構101(例如是淺溝渠隔離結構)位於主動區AA之外的第二區R2的基底100中，以電性隔離主動區AA。主動區AA的長邊方向與位元線202的延伸方向呈一角度θ，例如介於10度至40度之間。

電容器234位於位元線202之間的基底100上。電容器234排列成多數列與多數行。電容器234配置於字元線組203的兩側的基底100上，換言之，每兩行的電容器234與具有兩個埋入式字元線203a、203b的字元線組203沿著第一方向D1相互交替。第二接觸插塞230位於電容器234與基底100之間。接觸插塞230的材料包括金屬。本實施例所述金屬包括鎢、氮化鈦(TiN)、鈷、鎳、鋁或其組合。請參照圖2A，本發明提供一種記憶元件的製造方法。首先，提供基底100。基底100具有第一區R1(如周邊電路區)與第二區R2(如記憶胞陣列區)。接著，於第一區R1的基底100上形成多個閘極結構102。閘極結構102由閘介電層104、導體層106、阻障層108、導體層110及頂蓋層112依序堆疊而成。本實施例之閘介電層104的材料例如是氧化矽。導體層106的材料例如是摻雜多晶矽、非摻雜多晶矽或其組合。阻障層108的材料例如是鈦、氮化鈦或其組合。導體層110的材料例如鎢。頂蓋層112的材料例如是氮化矽。閘極結構102的兩側具有間隙壁114。間隙壁114的材料例如是氧化矽、氮化矽或其組合。上述各層的形成 方法為本領域通常知識者所習知，於此不再詳述。然後，於相鄰閘極結構102之間的基底100上形成介電層116。本實施例之介電層的材料例如是氧化矽、氮化矽、硼磷矽玻璃等。之後，進行化學機械研磨製程，以暴露出閘極結構102的頂面。另一方面，於第二區R2的基底100上形成多個位元線202。位元線202由閘介電層204、導體層206、阻障層208、導體層210及頂蓋層212依序堆疊而成。本實施例中位元線202的閘介電層204、導體層206、阻障層208、導體層210及頂蓋層212分別與閘極結構102的閘介電層104、導體層106、阻障層108、導體層110及頂蓋層112的材料和形成方法相同，於此不再贅述。位元線202與閘極結構102不同之處在於其厚度、關鍵尺寸以及線距，此為本領域通常知識者所習知，於此不再詳述。位元線202的兩側具有間隙壁214。間隙壁214的材料例如是氮化矽。然後，於相鄰位元線202之間的基底100上形成介電層216。本實施例之介電層的材料及例如同上述。之後，進行化學機械研磨製程，以暴露出位元線202的頂面。由於介電層116與介電層216是分開形成，因此所述兩者的厚度可以不相同。接著，於第一區R1與第二區R2的基底100上依序形成介電層118、硬罩幕層120及圖案化的罩幕層122。具體地，圖案化罩幕層122具有開口10以及多個開口20。開口10配置於第一區R1中的相鄰閘極結構102之間的基底100上。開口20配置於第二區R2中的相鄰位元線202之間的基底100上。本實施例中，介電層118的材料例如是氧化矽。硬罩幕層120的材料例如 是矽材料、金屬材料或碳材料等。圖案化罩幕層122的材料例如是光阻。此外，本實施例更包括於第二區R2的位元線202下方的基底100中形成隔離結構101(如淺溝渠隔離結構)。隔離結構101的材料例如是摻雜或未摻雜的氧化矽、高密度電漿氧化物、氮氧化矽、旋塗式氧化矽(Spin-on silicon oxide)、低介電常數介電材料或其組合。請參照圖2A、2B，以圖案化罩幕層122為罩幕進行蝕刻製程，以暴露部分基底100的表面。詳細地，先以圖案化罩幕層122為罩幕，移除開口10及開口20下方的硬罩幕層120及介電層118。然後再以圖案化的硬罩幕層120及圖案化的介電層118(未繪示)為罩幕，移除開口10下方的介電層116及開口20下方的介電層216，以於相鄰閘極結構102之間形成開口30，且於相鄰位元線202之間形成多個開口40。開口30暴露第一區R1中的部分基底100的表面；開口40暴露第二區R2中的部分基底100的表面。此外，在進行蝕刻製程之後，第一區R1的基底100上還具有部分介電層118a，其中介電層118a覆蓋閘極結構102上。接著，分別於相鄰閘極結構102之間的基底100中形成摻雜區50，且於相鄰位元線202之間的基底100中形成多個摻雜區60。具體來說，進行離子植入製程，以於開口30、40所暴露的基底100中形成摻雜區50、60。本實施例之基底100具有第一導電型；摻雜區50及摻雜區60具有第二導電型。第一導電型例如是P型；第二導電型例如是N型，反之亦然。本實施例中，摻雜區50所植入的摻質例如是磷或砷，摻雜的濃度例如是1x10¹⁵/cm³至 1×10¹⁶/cm³；摻雜區60所植入的摻質例如是磷或砷，摻雜的濃度例如是1x10¹⁵/cm³至1×10¹⁶/cm³。本實施例中，摻雜區50例如是周邊電路區的源極/汲極區；摻雜區60例如是記憶胞陣列區的源極/汲極區。請參照圖2C，進行選擇性磊晶成長(Selective Epitaxial Growth，SEG)製程，以於開口30中形成磊晶層124，且於多個開口40中形成多個磊晶層224。詳細地，由於選擇性磊晶成長製程僅會在被暴露的基底100的表面上進行，因此磊晶層124僅會位於閘極結構102之間的基底100上，磊晶層224只會位於位元線202之間的基底100上。本實施例之磊晶層124及磊晶層224的材料例如是單晶矽、矽化鍺或其組合。磊晶層124的厚度可介於5nm至50nm之間；磊晶層224的厚度可介於5nm至50nm之間。本實施例之磊晶層224可增加摻雜區60(例如源極/汲極區)與後續第二接觸插塞230之間的接面區域的高度(如下圖2D所示)，其可降低後續第二接觸插塞230與摻雜區60之間的電阻值，同時可避免耗損基底100中的矽，以解決記憶元件的源極/汲極區之接面漏電的問題。同樣地，磊晶層124亦可降低後續第一接觸插塞130與摻雜區50(例如源極/汲極區)之間的電阻值。請參照圖2C與圖2D，於開口30中共形地形成金屬層126，且於開口40中共形地形成金屬層226，金屬層126覆蓋磊晶層124的表面，而金屬層226覆蓋磊晶層224的表面。在本實施例中，金屬層126、226的材料可例如是鈦、鈷、鎳、鎢或其組合，其厚度可介於10nm至80nm之間。請參照圖2D、2E，進行回火製程，以於閘極結構 102之間的基底100上形成金屬矽化物層128，且同時於位元線202之間的基底100上形成多個金屬矽化物層228。詳細地，金屬層126與磊晶層124接觸的表面以及金屬層226與磊晶層224接觸的表面進行金屬矽化反應，其使得開口30中的磊晶層124轉變為金屬矽化物層128，開口40中的磊晶層224轉變為金屬矽化物層228。由於磊晶層124、224具有足夠厚度，可與其上方的金屬層126反應以分別形成金屬矽化物層128、228，因此不僅可降低後續第一接觸插塞130與摻雜區50(例如源極/汲極區)之間的電阻值，以及降低後續第二接觸插塞230與摻雜區60(例如源極/汲極區)之間的電阻值，且可避免耗損基底100中的矽。如此便可解決記憶元件的源極/汲極區接面漏電的問題。另外，開口30及開口40側壁上還分別殘留未反應的金屬層126a及金屬層226a。本實施例之金屬層126a及金屬層226a可當作第一接觸插塞130及第二接觸插塞230的阻障層。金屬矽化物層128、228的材料例如是矽化鈦、矽化鈷、矽化鎳或其組合，其厚度可介於2nm至80nm之間。接著，分別於開口30中形成第一接觸插塞130，且於多個開口40中形成多個第二接觸插塞230。詳細地，於第一區R1以及第二區R2的基底100上形成導體材料層(未繪示)，導體材料層填入開口30以及開口40中，其材料可包括金屬，金屬例如是鎢、氮化鈦、鈷、鎳、鋁或其組合。之後，移除閘極結構102以位元線202表面上的導體材料層，以分別在開口30中形成第一接觸插塞130，且於多個開口40中形成多個第二接觸插塞230。由 於本實施例可同時形成第一接觸插塞130與第二接觸插塞230，因此本實施例可減少製程步驟，進而降低製程成本。另外，本實施例中每一開口40中的第二接觸插塞230及金屬層226a可視為儲存節點接觸窗，其可用以電性連接摻雜區60與後續形成的電容器234。金屬矽化物層128位於摻雜區50與第一接觸插塞130之間，因此金屬矽化物層128可降低第一接觸插塞130與摻雜區50(例如源極/汲極區)之間的電阻值。同樣地，金屬矽化物層228位於摻雜區60與第二接觸插塞230之間，因此金屬矽化物層228可降低第二接觸插塞230與摻雜區60(例如源極/汲極區)之間的電阻值。本實施例所述移除方法可利用化學機械研磨法。請參照圖2F，於第一區R1的第一接觸插塞130上形成導線層132，使導線層132可藉由第一接觸插塞130、金屬矽化物層128來與閘極結構102之間的摻雜區50電性連接。本實施例導線層132的材料例如是鎢、氮化鈦、鈷、鎳、鋁或其組合，其形成方法可以是物理氣相沈積法。接著，於導線層132上共形地形成保護層134，以覆蓋第一區R1的介電層118a及導線層132的表面，且覆蓋第二區R2的位元線202及第二接觸插塞230的表面。本實施例保護層134的材料例如是氧化矽、氮化矽或其組合，其厚度可介於3nm至80nm之間。之後，於保護層134上形成介電層136，其材料例如同介電層116。此外本實施例亦可在形成導線層132的同時，於第二區R2的第二接觸插塞230上形成著陸墊(未繪示)，以電性連接後續形成的電容器234。

請參照圖2G，於第二區R2的第二接觸插塞230上形成多個電容器234。具體來說，每一電容器234包括下電極234a、上電極234c及介電層234b。每一介電層234b位於下電極234a與上電極234c之間。每一下電極234a與所對應的第二接觸插塞230電性連接。在一實施例中，介電層234b可包括高介電常數材料層，其材料例如是下述元素的氧化物，如：鉿、鋯、鋁、鈦、鑭、釔、釓或鉭，又或是氮化鋁，或是上述任意組合。下電極234a與上電極234c的材料例如是氮化鈦、氮化鉭、鎢、鈦鎢、鋁、銅或金屬矽化物。請參照圖3A與圖3B，本發明提供另一種記憶元件的製造方法，其步驟如下。由於圖3A的結構、製造流程與所述圖2A的結構、製造流程相同，於此便不再贅述。之後，如圖3B所示，以圖案化的罩幕層122為罩幕，進行蝕刻製程，以暴露部分基底100的表面。接著，分別於相鄰閘極結構102之間的基底100中形成摻雜區50，且於相鄰位元線202之間的基底100中形成多個摻雜區60。值得一提的是，圖3B與圖2B的製造流程基本上相似，但其不同之處在於：在進行所述蝕刻製程之後，圖3B之第二區R2的基底100上還具有部分介電層118a，其中介電層118a覆蓋位元線202上。接著，請參照圖3C，於第一區R1以及第二區R2的基底100上共形地形成襯層(Liner Layer)324。襯層324覆蓋第一區R1的介電層118a及開口30的表面，且覆蓋第二區R2的的介電層118a及開口40的表面。本實施例中襯層324的材料例如是多晶矽、非晶矽或其組合，其厚度可介於2nm至15nm之間。

請參照圖3C與圖3D，然後，於襯層324上共形地形成金屬層(未繪示)。本實施例中金屬層的材料例如是鈦、鈷、鎳、鎢或其組合，其厚度可介於10nm至80nm之間。之後，進行回火製程，使得襯層324轉變成金屬矽化物層328。詳細地，所述金屬層(未繪示)與襯層324所接觸的表面進行金屬矽化反應，其使得所述襯層324轉變為金屬矽化物層328。本實施例金屬矽化物層328的材料例如是矽化鈦、矽化鈷、矽化鎳或其組合，其厚度可介於2nm至80nm之間。同上述實施例，由於襯層324具有足夠厚度，可與其上方的金屬層反應以形成金屬矽化物層328，因此，其不僅可降低後續第一接觸插塞130與摻雜區50(例如源極/汲極區)之間的電阻值，以及降低後續第二接觸插塞230與摻雜區60(例如源極/汲極區)之間的電阻值，且可避免耗損基底100中的矽。如此便可解決記憶元件的源極/汲極區之接面漏電的問題。接著，於金屬矽化物層328上形成導體層330。導體層330填入開口30與開口40，且覆蓋金屬矽化物層328上。本實施例之導體層330的材料例如是氮化鈦、鈷、鎳、鋁或其組合，其厚度可介於10nm至80nm之間。

請參照圖3D、3E，圖案化導體層330與金屬矽化物層328，以於閘極結構102之間形成多個第一接觸插塞130，且同時於位元線202之間形成多個第二接觸插塞230。詳細地，在形成第一接觸插塞130的同時亦形成導線層132，導線層132位於第一接觸插塞130上，其可藉由第一接觸插塞130、金屬矽化物層328a 與閘極結構102之間的摻雜區50電性連接。金屬矽化物層328a位於第一接觸插塞130與摻雜區50之間，可降低第一接觸插塞130與摻雜區50之間的電阻值。同樣地，在形成第二接觸插塞230的同時亦形成導體墊232，導體墊232位於第一接觸插塞130上，其可藉由第二接觸插塞230、金屬矽化物層328b與位元線202之間的摻雜區60電性連接。本實施例之導體墊232可視為著陸墊。金屬矽化物層328b位於第二接觸插塞230與摻雜區60之間，可降低第二接觸插塞230與摻雜區60之間的電阻值。另外，在進行所述圖案化製程，亦移除部分介電層118a，以於第一區R1的閘極結構102上形成介電層118b，且於第二區R2的位元線202上形成介電層118c。部分金屬矽化物層328a位於介電層118b與導線層132之間；而部分金屬矽化物層328b亦位於介電層118c與導體墊232之間。

請參照圖3E、3F，於第二區R2的第二接觸插塞230上形成多個電容器234。具體地，先於基底100上形成介電層136。介電層136覆蓋第一區R1的介電層118b及導線層132的表面，且填入第二區R2的開口70中，並覆蓋第二區R2的介電層118c及導體墊232的表面。之後，在第二區R2的介電層136中形成電容器234。每一電容器234與所對應的導體墊232電性連接。

綜上所述，本發明之一實施例利用選擇性磊晶成長製程，在閘極結構之間的摻雜區上及位元線之間的摻雜區上形成多個磊晶層。另一方面，本發明之另一實施例是在基底上形成襯層 覆蓋摻雜區。在進行後續回火製程時，上述磊晶層以及襯層可用以參與金屬矽化反應，以形成金屬矽化物層。如此，本發明不僅可降低儲存節點接觸窗與記憶胞陣列區的源極/汲極區之間的電阻值，同時亦可避免耗損矽基底中的矽，解決記憶元件的源極/汲極區之接面漏電的問題。此外，本發明可於第一區與第二區上同時形成接觸插塞，可減少製程步驟，降低製程成本。

50、60‧‧‧摻雜區

100‧‧‧基底

101‧‧‧隔離結構

102‧‧‧閘極結構

104、204‧‧‧閘介電層

106、110、206、210‧‧‧導體層

108、208‧‧‧阻障層

112、212‧‧‧頂蓋層

114、214‧‧‧間隙壁

116、118a、136a‧‧‧介電層

126a、226a‧‧‧金屬層

128、228‧‧‧金屬矽化物層

130‧‧‧第一接觸插塞

132‧‧‧導線層

134a‧‧‧保護層

202‧‧‧位元線

230‧‧‧第二接觸插塞

234‧‧‧電容器

234a‧‧‧下電極

234b‧‧‧介電層

234c‧‧‧上電極

R1‧‧‧第一區

R2‧‧‧第二區

Claims (9)

1. 一種記憶元件，包括：多個字元線組，位於一基底中，每一字元線組具有兩個埋入式字元線；多個位元線，位於該基底上，且橫越該些字元線組；多個電容器，位於該些位元線之間的該基底上，且位於該些字元線組的兩側的該基底上；以及多個接觸插塞，位於該些電容器與該基底之間，其中該些接觸插塞的材料包括一金屬。
2. 如請求項第1項所述的記憶元件，更包括多個金屬矽化物層，位於該些接觸插塞與該基底之間。
3. 如請求項第1項所述的記憶元件，更包括多個著陸墊，位於該些接觸插塞與該些電容器之間。
4. 如請求項第1項所述的記憶元件，更包括多個主動區，每一主動區的長邊橫越所對應的該字元線組，且每一主動區與所對應的該位元線的重疊處具有一位元線接觸窗。
5. 一種記憶元件的製造方法，包括：提供一基底，該基底具有一第一區與一第二區；於該第一區的該基底上形成多個閘極結構；於該第二區的該基底上形成多個位元線；進行一選擇性磊晶成長製程，以於該些閘極結構之間的該基底上以及該些位元線之間的該基底上形成多個磊晶層； 於該基底上形成一金屬層，以覆蓋該些磊晶層；進行一回火製程，以於該些閘極結構之間的該基底上以及該些位元線之間的該基底上形成多個金屬矽化物層；於該些閘極結構之間的該些金屬矽化物層上形成多個第一接觸插塞，且同時於該些位元線之間的該些金屬矽化物層上形成多個第二接觸插塞；以及於該第二區的該些第二接觸插塞上形成多個電容器。
6. 一種記憶元件的製造方法，包括：提供一基底，該基底具有一第一區與一第二區；於該第一區的該基底上形成多個閘極結構；於該第二區的該基底上形成多個位元線；於該第一區以及該第二區的該基底上共形形成一襯層；於該基底上形成一金屬層，以覆蓋該襯層；進行一回火製程，使得該襯層轉變成一金屬矽化物層；於該金屬矽化物層上形成一導體層；圖案化該導體層與該金屬矽化物層，以於該些閘極結構之間形成多個第一接觸插塞，且同時於該些位元線之間形成多個第二接觸插塞；以及於該第二區的該些第二接觸插塞上形成多個電容器。
7. 如請求項第5項或第6項所述的記憶元件的製造方法，更包括於該些第二接觸插塞與該些電容器之間形成多個著陸墊。
8. 如請求項第5項或第6項所述的記憶元件的製造方法，其 中該第一區為一周邊電路區，該第二區為一記憶胞陣列區。
9. 一種記憶元件，包括：多個字元線，位於一基底中；多個位元線，位於該基底上，且橫越該些字元線；多個電容器，位於該些位元線之間的該基底上，且位於該些字元線的兩側的該基底上；多個接觸插塞，位於該些電容器與該基底之間，其中該些接觸插塞的材料包括一金屬；以及多個金屬矽化物層，位於該些接觸插塞與該基底之間。