TWI718806B - 記憶裝置及其製造方法 - Google Patents
記憶裝置及其製造方法 Download PDFInfo
- Publication number
- TWI718806B TWI718806B TW108145355A TW108145355A TWI718806B TW I718806 B TWI718806 B TW I718806B TW 108145355 A TW108145355 A TW 108145355A TW 108145355 A TW108145355 A TW 108145355A TW I718806 B TWI718806 B TW I718806B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- semiconductor substrate
- memory device
- epitaxial
- epitaxial layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 239000004065 semiconductor Substances 0.000 claims abstract description 76
- 238000002955 isolation Methods 0.000 claims abstract description 47
- 239000004020 conductor Substances 0.000 claims description 60
- 238000005530 etching Methods 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 175
- 239000000463 material Substances 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 15
- 230000008569 process Effects 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本發明提供一種記憶裝置及其製造方法。此記憶裝置包括一半導體基底，其中半導體基底包含一溝槽隔離結構以及一主動區位於溝槽隔離結構之一側。記憶裝置還包括兩相鄰的埋入式字元線以及第一介電層，其中埋入式字元線設置於半導體基底內且相互分離，第一介電層位於半導體基底上並對應兩相鄰的埋入式字元線的上方。記憶裝置更包括一接觸插塞，位於主動區的半導體基底上。接觸插塞包含一導體層以及一磊晶層，其中導體層位於第一介電層的側壁上，磊晶層位於導體層的側壁上並延伸進入半導體基底。記憶裝置還包括一第二介電層，位於半導體基底上並覆蓋接觸插塞和溝槽隔離結構。
Description
本發明係有關於一種記憶裝置，且特別係有關於一種動態隨機存取記憶裝置及其製造方法。
隨著半導體技術的提升，為了符合消費者對於小型化電子裝置的需求，動態隨機存取記憶體中記憶單元的尺寸縮小，記憶體單元的集積度(integration degree)也隨之增加。而埋入式字元線動態隨機存取記憶體(buried word line DRAM)的發展正是為了滿足增加的動態隨機存取記憶體的積集度的需求，以加快元件的操作速度。再者，於埋入式字元線動態隨機存取記憶體中更發展出隔離結構(例如溝槽隔離結構)，以避免字元線之間的干擾。
傳統用來形成記憶裝置的各部件例如隔離結構、埋入式字元線、位元線以及電容器接觸件(或稱接觸插塞)的多道製程中，其所進行的步驟容易產生對位不準的問題。而隨著記憶裝置的積集度不斷增加，字元線之間的間距和隔離結構之間的間距也不斷縮小，對位不準的問題也更益嚴重。例如，在基底上方的電容器接觸件(或稱接觸插塞)對位不準，可能會使電容器接觸件與主動區之間的接觸面積減少，使得電容器接觸件與主動區之間的阻值增加，進而影響降低記憶裝置的電性表現。再者，由於對位不準而暴
露出的半導體基底的表面可能因為蝕刻製程而產生損傷，進而降低記憶裝置的可靠度。因此，如何避免上述情形的發生，實為一重要議題。
本發明的一些實施例係揭示一種記憶裝置，包括一半導體基底，其中半導體基底包含一溝槽隔離結構以及一主動區位於溝槽隔離結構之一側。記憶裝置還包括兩相鄰的埋入式字元線以及第一介電層，其中埋入式字元線設置於半導體基底內且相互分離，第一介電層位於半導體基底上並對應兩相鄰的埋入式字元線的上方。記憶裝置更包括一接觸插塞，位於主動區的半導體基底上。接觸插塞包含一導體層以及一磊晶層，其中導體層位於第一介電層的側壁上，磊晶層位於導體層的側壁上並延伸進入半導體基底。記憶裝置還包括一第二介電層，位於半導體基底上並覆蓋接觸插塞和溝槽隔離結構。
本發明的一些實施例揭示一種記憶裝置的製造方法，包括：提供一半導體結構，包含一半導體基底、一溝槽隔離結構位於半導體基底中、一介電層位於半導體基底上、以及一導體材料位於半導體基底上並覆蓋半導體基底。記憶裝置的製造方法還包括對導體材料進行蝕刻，以暴露出溝槽隔離結構和移除半導體基底的一部分，而在半導體基底形成一凹槽，其中蝕刻後留下的導體材料為一導體層，且導體層位於介電層的側壁上。記憶裝置的製造方法還包括進行磊晶成長，以於導體層的側壁上形成一磊晶層，其中磊晶層填滿凹槽。
100:半導體基底
100R:凹槽
100RB:凹槽的底部
102:溝槽隔離結構
AA:主動區
BL:位元線
104:字元線組
104A、104B:埋入式字元線
107:電容器接觸件
109:位元線接觸件
113A、113B:閘極
114A、114B:閘極介電層
117、117C:氮化矽層
119:第一介電層
120:開口
121:導體材料
121A、121A’、135:導體層
124:罩幕層
124B:罩幕材料
119c、121c、124c、127c:側壁
1243:谷部
1245:峰部
127、127’:磊晶層
130、130’:第二介電層
133:凹孔
D1:第一方向
D2:第二方向
dw:第一深度
dr:第二深度
W1、W2、W3、W4:寬度
100a、102a、119a、121a、
127a、104A-T、104B-T、
121A-T:頂面
T1:厚度
第1圖是根據本揭露的一些實施例之記憶裝置的上視示意圖。
第2A-2G圖為根據本揭露的一些實施例之製造記憶裝置的各步驟中所對應的剖面示意圖。其中，第2A-2G圖係對應第1圖中的剖面線2-2所繪製。
第3圖是根據本揭露的一些其他實施例之具有磊晶層的記憶裝置的剖面示意圖。
第4A-4C圖是根據本揭露的一些實施例之形成記憶裝置的製程在形成磊晶層之後的一些中間階段的剖面示意圖。
以下參照本發明實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之元件標號表示相同或相似之元件，以下段落將不再一一贅述。
本揭露實施例提供一種記憶裝置及其製造方法，以形成包含導體層以及磊晶層的接觸插塞，改善傳統製程中容易因偏移而導致主動區與接觸插塞之間的接觸面積減少以及對半導體基底造成損傷的問題，進而提升記憶裝置的電子特性以及操作表現。再者，一些實施例中，例如利用自對準蝕刻步驟形成導體層，並使用選擇性磊晶成長的方式形成磊晶層，可以簡化製程步驟，減少光罩的使用數量，進而降低製程成本。
另外，文中實施例所提出的記憶裝置例如是一種動態隨機存取記憶體(Dynamic Random Access Memory，
DRAM)，並以埋入式字元線動態隨機存取記憶體為示例說明。而實施例所配合之圖式係繪製一記憶裝置的一個主動區中包含兩個埋入式字元線。但本揭露並不以此為限制。
如第1圖所示，一些實施例之一種記憶裝置包括：基底100、多個溝槽隔離結構(STI)102、多個主動區AA、多個位元線BL、多個字元線組104、多個電容器接觸件107以及多個位元線接觸件109。第1圖僅簡單繪示上述部件以利清楚顯示，然而記憶裝置還包括其他部件，其結構細節可能配合第2A-2G圖以及第4A-4C圖的剖面示意圖，而於後一併說明敘述。
在此實施例中，基底100中形成有多個主動區(active areas)AA，各個主動區AA大致沿著第一方向D1排列並與第一方向D1呈一夾角。基底100中還形成有沿著第二方向D2延伸的多個隔離結構102，其中相鄰兩個主動區AA之間以一溝槽隔離結構102分離。第一方向D1不同於第二方向D2。在一實施例中，第一方向D1與第二方向D2大抵上互相垂直。再者，在此實施例中，主動區AA為直線狀，但本發明不以此為限。
一些實施例的記憶裝置更包括多條位元線BL位於基底100上，各條位元線BL沿著第一方向D1延伸，且相鄰的位元線BL在第二方向D2上相距排列。多條字元線組104位於基底100中，分別沿著第二方向D2延伸。一些實施例中，每一字元線組104具有兩個埋入式字元線104A、104B，且相鄰的埋入式字元線104A、104B在第一方向D1上相距排列。
如第1圖所示，每一主動區AA橫越一組對應的字元線組104(例如包含埋入式字元線104A、104B)，且每一主動區
AA與所對應的位元線BL具有一重疊區域(例如主動區AA的中間區段)和位於兩側的非重疊區域。每一主動區AA中，在與位元線BL的兩個非重疊區域中分別具有一電容器接觸件107。一些實施例中，電容器接觸件107位於基底100上，且各個電容器接觸件107位於相鄰的兩條位元線BL之間。對應於一個主動區AA的兩個電容器接觸件107分別配置於穿過此主動區AA的字元線組104的兩側。
再者，每一主動區AA在與位元線BL的重疊區域處具有一位元線接觸件109。每一位元線BL在橫越所對應的字元線組104時，可利用位元線接觸件109來電性連接所對應的位於兩個埋入式字元線104A、104B之間的一摻雜區(未繪示)。
另外，電容器接觸件107和位元線接觸件109在第1圖中的形狀並不限制為矩形，且其大小可依製程或應用所需而調整與設計。
為簡化圖式以利清楚說明，第2A-2G圖是繪製關於記憶裝置中對應於3個字元線組104的製造方法與結構。
參照第1圖和第2A圖，提供一半導體基底100，且半導體基底100包含沿著第二方向D2延伸且多個溝槽隔離結構102以及分別以溝槽隔離結構隔開的多個主動區AA。而在第二方向D2上相距排列的主動區AA之間也是以溝槽隔離結構相隔開。半導體基底100例如為矽基底。溝槽隔離結構102例如是氧化物(oxide)，且以沉積製程形成。
再者，所提供之半導體基底100內還包含多組字元線組104，每一組字元線組104包含兩個相鄰的埋入式字元線104A、104B，且以隔離材料例如氧化物而相互分離。此實施例中，
隔離材料與溝槽隔離結構102的材料相同，且隔離材料的底面低於各字元線組104的底面，以減少字元線組之間的干擾。每一條埋入式字元線104A、104B包括閘極113A、113B以及圍繞閘極113A、113B的閘極介電層114A、114B，其中閘極介電層114A、114B的設置係使閘極113A、113B與半導體基底100達到電性隔絕。
閘極113A、113B的材料可例如銅、鎢、氮化鎢、氮化鈦或其他合適的導電材料。閘極113A、113B可為由單層結構或多層結構所構成。例如閘極113A、113B可以包含鎢和氮化鈦。閘極113A、113B的形成方法可以是化學氣相沈積法或物理氣相沈積法。另外，閘極介電層114A、114B的材料可例如是氧化矽，其可利用化學氣相沉積的方式形成。
再者，於一些實施例中，可以有絕緣層的形成。如第2A圖所示，分別於埋入式字元線104A、104B上方形成一氮化矽層117。於一些實施例的各字元線組104中，氮化矽層117C，形成於埋入式字元線104A、104B上的兩氮化矽層117的上方。氮化矽層117以及117C可利用化學氣相沈積法而形成。
再者，於一些實施例中，所提供之半導體基底100的各字元線組104上方還形成有第一介電層119。如第2A圖所示，第一介電層119位於半導體基底100上，且對應各字元線組104中兩個相鄰的埋入式字元線104A、104B的上方。對應各字元線組104的第一介電層119之間則具有開口120。一些實施例中，第一介電層119包含介電材料，例如是旋塗式介電材料(spin-on dielectric，SOD)。可以利用全面旋塗適當的介電材料於半導體基底100上，並以乾式蝕刻方式對介電材料進行圖案化，以形成如第2A圖所示之
第一介電層119。在一些實施例中，第一介電層119的材料例如是四乙氧基矽烷(tetraethoxysilane，TEOS)，但本發明不以此材料為限，第一介電層119的材料可以是一種或是多種介電材料的組合。
接著，參照第2B圖，形成一導體材料121於半導體基底100上，且導體材料121覆蓋第一介電層119並填滿開口120。在一些實施例中，導體材料121覆蓋所有第一介電層119的頂面119a與側壁119c，並且覆蓋暴露於第一介電層119之間的半導體基底100的表面。亦即，如第2B圖所示，導體材料121的頂面121a高於第一介電層119的頂面119a。在一些實施例中，導體材料121例如是摻雜或未摻雜的多晶矽，其可利用化學氣相沉積法而形成於半導體基底100上。而此導體材料121在經過後續製程的圖案化，將成為接觸插塞的一部份。
之後，參照第2C圖，移除部分的導體材料121，以暴露出第一介電層119的頂面119a以及部分側壁119c。移除步驟完成後，導體材料121的頂面121a低於第一介電層119的頂面119a。在一些實施例中，可進行回蝕刻製程，以移除部分的導體材料121。
接著，參照第2D圖，沉積一罩幕層124於導體材料121上，包括順應性地沉積罩幕層124於第一介電層119的頂面119a和部分的側壁119c上。此罩幕層124包含多個谷部1243以及多個峰部1245，其中谷部1243大致對應於溝槽隔離結構102，峰部1245大致對應於第一介電層119。在一實施例中，罩幕層124的材料例如是氮化矽，且可利用原子層沈積法(Atomic layer deposition，ALD)而於導體材料121上形成罩幕層124。
在一些實施例中，若兩相鄰第一介電層119之間在第一方向D1上具有寬度W1，則罩幕層124的厚度T1可大於寬度W1的1/4，且小於寬度W1的1/2，例如約W1的1/3。而罩幕層124的厚度T1決定了谷部1243的寬度。在一些實施例中，例如罩幕層124的谷部1243在第一方向D1上具有寬度W2，兩相鄰第一介電層119之間所對應的溝槽隔離結構102在第一方向D1上具有寬度W3，寬度W2可略大於寬度W3。藉由選擇與調整罩幕層124的厚度T1，可決定後續自對準蝕刻後所形成的導體層(如第2E圖所示之導體層121A)在第一方向D1上的寬度以及在半導體基底100形成凹槽(如第2E圖所示之凹槽100R)大小。
之後，參照第2E圖，在一些實施例中，根據罩幕層124(第2D圖)對導體材料121進行蝕刻，例如沿著罩幕層124的側壁124c向下蝕刻，並且以過蝕刻方式(over-etching)移除部分的導體材料121和移除半導體基底100的一部分，以在半導體基底100形成凹槽(recess)100R，其中留下的導體材料為導體層121A，而凹槽100R的底部100RB低於溝槽隔離結構102之頂面102a。
在一些實施例中，係使用乾式蝕刻方式，例如反應離子刻蝕(reactive-ion etching，RIE)，進行過蝕刻。由於只需要罩幕層124而不需要額外採用光罩，即可對導體材料121進行蝕刻，因此此過蝕刻步驟又稱為自對準蝕刻(self-aligned etching)，可自對準的形成凹槽100R。
再者，參照第1圖和第2E圖，一些實施例中，在同一道過蝕刻步驟中，可以同時移除位於各溝槽隔離結構102的上方
的導體材料121，以在溝槽隔離結構102兩側的不同主動區AA的半導體基底100上同時形成導體層121A和凹槽100R。另外，過蝕刻步驟後，可能在導體層121A上方留有罩幕材料124B，如第2E圖所示。或者，在過蝕刻步驟後，導體層121A上方並沒有留下任何罩幕材料，本發明對此並不多做限制。
另外，上述過蝕刻步驟可例如是一次步驟、兩次步驟或多次步驟。例如，在第一蝕刻步驟中，先沿著罩幕層124的側壁124c向下蝕刻，以移除導體材料121，並暴露出半導體基底100的頂面100a。接著，進行第二蝕刻步驟，例如調整蝕刻製程的製程參數，以在半導體基底100形成凹槽100R。
值得注意的是，進行過蝕刻步驟所形成的凹槽100R的底部100RB低於半導體基底100的頂面100a，也低於溝槽隔離結構102之頂面102a，但高於埋入式字元線104A、104B的頂面104A-T、104B-T。如第2E圖所示，半導體基底100的頂面100a至埋入式字元線104A/104B的頂面104A-T/104B-T之間的距離為第一深度dw，半導體基底100的頂面100a至凹槽100R的底部100RB之間的距離為第二深度dr。第一深度dw以及第二深度dr例如平行於第二方向D2。在一些實施例中，第二深度dr小於等於第一深度dw的1/2，且大於等於第一深度dw的1/5。在一些實施例中，第二深度dr約為第一深度dw的1/3。一示例中，第一深度dw為約50nm，第二深度dr為約10nm-25nm。
然而，並不特別限制上述第一深度dw和第二深度dr的數值比例，只要過蝕刻步驟進行後能完全移除相鄰主動區AA中的兩個第一介電層119之間的導體材料121，而暴露出溝槽隔離結
構102之頂面102a，並且在溝槽隔離結構102之頂面102a兩側的半導體基底100中形成凹槽100R，以確保完全隔絕位於溝槽隔離結構102兩側的半導體基底100，皆屬本揭露之實施例。
接著，參照第2F圖，進行選擇性磊晶成長(selective epitaxial growth，SEG)，以形成磊晶層127，其中磊晶層127位於導體層121A的側壁121c上並延伸進入半導體基底100，填滿凹槽100R。
一些實施例中，導體層121A例如是包含多晶矽，而半導體基底100例如是含有矽，因此進行選擇性磊晶成長時，可在含矽的材料層上形成磊晶層127。在一些實施例中，導體層121A的頂面被罩幕材料124B覆蓋，如第2E、2F圖所示，只有導體層121A的側壁121c暴露出來。因此進行選擇性磊晶成長時，會在導體層121A的側壁121c和半導體基底100的凹槽100R處長出磊晶矽。如第2F圖所示，磊晶層127形成於導體層121A的側壁121c上(例如，覆蓋導體層121A暴露出的所有的側壁121c)，並且填滿凹槽100R。
再者，一些實施例中，磊晶層127在凹槽100R內的深度亦為前述的第二深度dr。而半導體基底100的頂面100a至埋入式字元線104A/104B的頂面104A-T/104B-T之間的距離(亦即，第一深度dw)與磊晶層127的第二深度dr之間的比例和關係，請參照前述內容，在此不再贅述。
值得注意的是，一些實施例中，所形成的磊晶層127係與導體層121A構成記憶裝置的一接觸插塞。此接觸插塞例如是第1圖中所示的電容器接觸件107。因此，本揭露之實施例可以改善因製程偏移而導致主動區與接觸插塞(電容器接觸件)之間的接觸面
積減少的問題，使電流可以通過導體層121A和磊晶層127，以維持電流流經通道的寬度，進而降低阻值。因此，根據本揭露之實施例，可以解決記憶裝置的操作速度受到接觸面積減少的影響而降低的問題。
另外，在其他一些實施例中，可調整和選擇選擇性磊晶成長的製程參數，使成長的磊晶層127至少填滿凹槽100R，還超出凹槽100R的位置延伸至溝槽隔離結構102的頂面102a。第3圖是根據本揭露的一些其他實施例之具有磊晶層的記憶裝置的剖面示意圖。在此示例中，在進行選擇性磊晶成長後，成長的磊晶層127填滿凹槽100R，並覆蓋一部份的溝槽隔離結構102的頂面102a。但不同主動區的磊晶層127係相隔至少一距離，而不相互連接。如第3圖所示，相鄰磊晶層127之間的距離具有寬度W4。在一些示例中，寬度W4是溝槽隔離結構102的頂面102a的寬度W3的約80%-100%，例如約90%，使相鄰接觸插塞的信號不相互干擾。
然後，參照第2G圖，形成一第二介電層130於半導體基底100上，並覆蓋第一介電層119以及填滿磊晶層127之間的空間。一些實施例中，此第二介電層130位於導體層121A的上方，並覆蓋磊晶層127的頂面127a與側壁127c。亦即，第二介電層130直接接觸磊晶層127。一些實施例中，第二介電層130的介電材料可與罩幕層124包含相同的介電質，例如氮化矽。
形成第二介電層130之後，可進行後續製程，以完成接觸插塞的製作。以下提出其中一種後續製法做示例說明。
第4A-4C圖是根據本揭露的一些實施例之形成記憶裝置的製程在形成磊晶層之後的一些中間階段的剖面示意圖。第
4A圖中的各部件係與第2G圖相同，其各部件及其製作請參照前述實施例之內容，在此不重複贅述。
接著，參照第4B圖，在一些實施例中，進行平坦化製程，移除部分的第二介電層130、部分的第一介電層119以及部分的第二介電層130，直至暴露出導體層121A的頂面121A-T以及磊晶層127的頂面127a。平坦化後，第二介電層130’的頂面、導體層121A的頂面121A-T以及磊晶層127的頂面127a共平面。在一些實施例中，平坦化製程可例如是化學機械研磨(chemical mechanical polishing，CMP)製程。
之後，參照第4C圖，在一些實施例中，回蝕刻步驟後，使該導體層121A以及磊晶層127凹陷化，例如形成凹孔(recessed hole)133。接著，在凹孔133處形成另一導體層135於導體層121A’和磊晶層127’的上方。如第4C圖所示，在一些實施例中，導體層135橫跨導體層121A’和磊晶層127’，並與導體層121A’和磊晶層127’直接接觸。
在一些實施例中，導體層135的材料例如是包含銅、鎢、氮化鎢、氮化鈦、或其他合適的含金屬之導電材料。一示例中，導體層135包含金屬塊體(例如鎢)和包圍金屬塊體的底面和側壁的阻障層(例如氮化鈦)。一些實施例中，導體層135的形成方法可以是化學氣相沈積法。
根據一些實施例，上述之導體層121A’、磊晶層127’和上方的導體層135係構成記憶裝置的接觸插塞，其中導體層121A’和磊晶層127’共同作為接觸插塞的底接觸部(bottom contact portion)，導體層135則作為接觸插塞的頂接觸部(top
contact portion)。此接觸插塞亦為第1圖所示之電容器接觸件107。在一些實施例中，由於導體層121A’和磊晶層127’分別為多晶矽和磊晶矽，導體層135包括含金屬之導電材料，其中導體層135的阻值低於導體層121A’的阻值，也低於磊晶層127’的阻值。因此，導體層135的設置可減少導體層121A’和磊晶層127’的含量，而降低接觸插塞的整體電阻。
之後，可分別形成多個電容元件(未繪示於第4C圖)於接觸插塞(或電容器接觸件107)的上方。
根據上述實施例，電容元件下方的接觸插塞可以包含導體層135(作為頂接觸部)、導體層121A’和磊晶層127’(作為底接觸部)，其中導體層135例如是含有鎢金屬，導體層121A’例如是多晶矽，磊晶層127’例如是磊晶矽。因此，在一些實施例中，若以電子顯微鏡觀察記憶裝置的剖面，特別是接觸插塞的底接觸部的剖面，可以觀察到兩種不同晶型的導體層121A’和磊晶層127’及其界面。例如，導體層121A’是由多種不同排列方向的單晶所組成，磊晶層127’是在某一個平面之上規則排列成長的單結晶膜層。因此，導體層121A’和磊晶層127’之間具有清楚的界面。
綜合上述，根據本揭露的一些實施例，可利用過蝕刻方式對導體材料121進行圖案化，除了確保位於不同主動區AA的導體層121A能完全分離，還在半導體基底100處形成具有一定深度的凹槽100R。因此，實施例的過蝕刻步驟可以避免因蝕刻程度不夠而有導體材料留下導致短路的問題。根據本揭露的一些實施例，在導體層121A的側壁和半導體基底100的凹槽100R處例如利用選擇性磊晶成長的方式形成磊晶層127，其中磊晶層127可填滿凹槽
100R，如此，可以維持主動區AA與接觸插塞(包含導體層121A以及磊晶層127)之間的接觸面積，以改善傳統製程中容易因偏移而導致主動區與接觸插塞之間的接觸面積減少以及對半導體基底造成損傷的問題。因此，根據本揭露的實施例所提出的記憶裝置，可以維持主動區與接觸插塞之間的接觸面積，降低接觸阻值，進而改善記憶裝置的電子特性以及操作表現。另外，根據本揭露的一些實施例所提出的製法，可利用自對準蝕刻步驟，並根據應用實際條件之需求調整遮罩層124的厚度，以對下方的導體材料進行蝕刻，而達到後續形成導體層121A和凹槽100R的寬度，無須設置額外光罩進行蝕刻。因此，根據本揭露的實施例所提出的記憶裝置的製造方法，還可簡化製程步驟，減少光罩的使用數量，進而降低製程成本。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:半導體基底
102:溝槽隔離結構
104:字元線組
104A、104B:埋入式字元線
113A、113B:閘極
114A、114B:閘極介電層
117、117C:氮化矽層
119:第一介電層
121A:導體層
100a、102a、104A-T、104B-T、119a、121A-T、127a:頂面
119c、121c、127c:側壁
124B:罩幕材料
127:磊晶層
130:第二介電層
dw:第一深度
dr:第二深度
Claims (10)
- 一種記憶裝置，包括：一半導體基底，包含一溝槽隔離結構(shallow trench isolation structure)以及一主動區位於該溝槽隔離結構之一側；兩相鄰的埋入式字元線(buried word lines)，設置於該半導體基底內且相互分離；一第一介電層，位於該半導體基底上並對應該兩相鄰的埋入式字元線的上方；一接觸插塞(contact plug)，位於該主動區的該半導體基底上，該接觸插塞包含：一導體層，位於該第一介電層的側壁上；以及一磊晶層(epitaxial layer)，位於該導體層的側壁上並延伸進入該半導體基底；一第二介電層，位於該半導體基底上並覆蓋該接觸插塞和該溝槽隔離結構。
- 如申請專利範圍第1項所述之記憶裝置，其中該磊晶層的底面低於該溝槽隔離結構的頂面，但高於該些埋入式字元線的頂面。
- 如申請專利範圍第1項所述之記憶裝置，其中該第二介電層直接接觸該磊晶層。
- 如申請專利範圍第1項所述之記憶裝置，其中該導體層為一多晶矽層，該磊晶層為一磊晶矽層。
- 如申請專利範圍第1項所述之記憶裝置，其中該接觸插塞更包含另一導體層位於該導體層和該磊晶層的上方並直接接觸該導體層和該磊晶層，其中前述另一導體層的阻值低於該導體層的阻值。
- 如申請專利範圍第1項所述之記憶裝置，其中該主動區為第一主動區，該導體層和該磊晶層分別為第一導體層與第一磊晶層，該半導體基底更包含：一第二主動區，該第一主動區和該第二主動區分別位於該溝槽隔離結構的兩側，該第二主動區具有第二接觸插塞，該第二接觸插塞包含第二導體層以及位於該第二導體層的側壁上的第二磊晶層，其中，該第二介電層位於該第一磊晶層與該第二磊晶層之間。
- 一種記憶裝置的製造方法，包括：提供一半導體結構，包含一半導體基底、一溝槽隔離結構位於該半導體基底中、一介電層位於該半導體基底上、兩相鄰且相互分離的埋入式字元線位於該半導體基底內、以及一導體材料位於該半導體基底上並覆蓋該半導體基底，其中該介電層係對應該兩相鄰的埋入式字元線的上方；對該導體材料進行蝕刻，以暴露出該溝槽隔離結構和移除該半導體基底的一部分，而在該半導體基底形成一凹槽，其中蝕刻後留下的該導體材料為一導體層，且該導體層位於該介電層的側壁上；以及進行磊晶成長，以於該導體層的側壁上形成一磊晶層，其中該磊晶層填滿該凹槽。
- 如申請專利範圍第7項所述之記憶裝置的製造方法，其中該導體層為一多晶矽層，該磊晶層為一磊晶矽層。
- 如申請專利範圍第7項所述之記憶裝置的製造方法，其中對該導體材料進行蝕刻係包含：移除部分的該導體材料而暴露出該介電層的頂面和部分該側壁；順應性地沉積一罩幕層於該介電層的該頂面和部分該側壁上；根據該罩幕層進行蝕刻，以移除部分的該導體材料而暴露出該溝槽隔離結構，以及移除該半導體基底的一部分而自對準的形成該凹槽，其中該凹槽的底部低於該溝槽隔離結構之頂面。
- 如申請專利範圍第7項所述之記憶裝置的製造方法，形成該磊晶層後，更包含：形成另一介電層於該半導體基底上，且前述另一介電層位於該導體層的上方以及覆蓋該磊晶層的頂面與側壁；回蝕刻前述另一介電層，以暴露出該導體層的頂面以及該磊晶層的該頂面；使該導體層以及該磊晶層凹陷化；以及形成另一導體層於該導體層和該磊晶層的上方。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108145355A TWI718806B (zh) | 2019-12-11 | 2019-12-11 | 記憶裝置及其製造方法 |
| US17/118,894 US11362094B2 (en) | 2019-12-11 | 2020-12-11 | Memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108145355A TWI718806B (zh) | 2019-12-11 | 2019-12-11 | 記憶裝置及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI718806B true TWI718806B (zh) | 2021-02-11 |
| TW202123424A TW202123424A (zh) | 2021-06-16 |
Family
ID=75745745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108145355A TWI718806B (zh) | 2019-12-11 | 2019-12-11 | 記憶裝置及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11362094B2 (zh) |
| TW (1) | TWI718806B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117529105B (zh) * | 2024-01-08 | 2024-05-14 | 长鑫新桥存储技术有限公司 | 半导体结构及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130221306A1 (en) * | 2012-02-28 | 2013-08-29 | Ki-hyung NAM | Variable resistive memory device |
| TW201631706A (zh) * | 2015-02-24 | 2016-09-01 | 華邦電子股份有限公司 | 記憶元件及其製造方法 |
| TW201735270A (zh) * | 2016-03-15 | 2017-10-01 | 三星電子股份有限公司 | 半導體記憶體裝置及其製造方法 |
| US20190326318A1 (en) * | 2018-04-20 | 2019-10-24 | Samsung Electronics Co., Ltd. | Vertical-type memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108346574B (zh) * | 2017-01-25 | 2021-08-10 | 联华电子股份有限公司 | 制作具有钴硅化物层的半导体元件的方法 |
-
2019
- 2019-12-11 TW TW108145355A patent/TWI718806B/zh active
-
2020
- 2020-12-11 US US17/118,894 patent/US11362094B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130221306A1 (en) * | 2012-02-28 | 2013-08-29 | Ki-hyung NAM | Variable resistive memory device |
| TW201631706A (zh) * | 2015-02-24 | 2016-09-01 | 華邦電子股份有限公司 | 記憶元件及其製造方法 |
| TW201735270A (zh) * | 2016-03-15 | 2017-10-01 | 三星電子股份有限公司 | 半導體記憶體裝置及其製造方法 |
| US20190326318A1 (en) * | 2018-04-20 | 2019-10-24 | Samsung Electronics Co., Ltd. | Vertical-type memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US11362094B2 (en) | 2022-06-14 |
| US20210183863A1 (en) | 2021-06-17 |
| TW202123424A (zh) | 2021-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100503519B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR101472626B1 (ko) | 반도체 디바이스 및 이를 형성하는 방법 | |
| US9613967B1 (en) | Memory device and method of fabricating the same | |
| US11101283B2 (en) | Semiconductor memory device | |
| CN108257919B (zh) | 随机动态处理存储器元件的形成方法 | |
| KR100618819B1 (ko) | 오버레이 마진이 개선된 반도체 소자 및 그 제조방법 | |
| JP5717943B2 (ja) | 半導体装置およびその製造方法 | |
| JP2011243960A (ja) | 半導体装置及びその製造方法 | |
| JPH0997880A (ja) | 半導体記憶装置とその製造方法 | |
| US11251188B2 (en) | Semiconductor memory device and a method of fabricating the same | |
| KR100694973B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US7629215B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20220384449A1 (en) | Semiconductor memory device and method of fabricating the same | |
| CN116313772A (zh) | 使用增强的图案化技术制造半导体装置的方法 | |
| JP2001257325A (ja) | 半導体記憶装置及びその製造方法 | |
| US20240008260A1 (en) | Semiconductor devices having contact plugs | |
| TWI718806B (zh) | 記憶裝置及其製造方法 | |
| KR20220170401A (ko) | 반도체 메모리 소자 | |
| CN113130491B (zh) | 存储装置及其制造方法 | |
| TWI839019B (zh) | 使用增強圖案化技術製造半導體裝置的方法 | |
| US20220223598A1 (en) | Semiconductor structure and method of manufacturing the same | |
| KR20230165456A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20220162019A (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
| CN115084089A (zh) | 半导体结构及其制造方法 | |
| KR101097474B1 (ko) | 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법 |