KR20220162019A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
반도체 메모리 소자 및 이의 제조 방법을 제공한다. 이 반도체 메모리 소자는, 기판에 배치되어 제1 활성부를 정의하는 소자분리 패턴; 상기 제1 활성부 상의 제1 스토리지 노드 패드; 상기 기판 내에 배치되며 상기 제1 활성부를 가로지르는 워드라인; 상기 제1 스토리지 노드 패드 상에 위치하며 상기 워드라인과 교차하는 비트라인; 상기 비트라인의 일측에 배치되며 상기 제1 스토리지 노드 패드에 인접하는 스토리지 노드 콘택; 및 상기 스토리지 노드 콘택과 상기 제1 스토리지 노드 패드 사이에 개재되는 오믹층을 포함하되, 상기 오믹층의 하부면은 라운드진다.
Description
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 불량을 줄일 수 있는 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 소자는, 기판에 배치되어 제1 활성부를 정의하는 소자분리 패턴; 상기 제1 활성부 상의 제1 스토리지 노드 패드; 상기 기판 내에 배치되며 상기 제1 활성부를 가로지르는 워드라인; 상기 제1 스토리지 노드 패드 상에 위치하며 상기 워드라인과 교차하는 비트라인; 상기 비트라인의 일측에 배치되며 상기 제1 스토리지 노드 패드에 인접하는 스토리지 노드 콘택; 및 상기 스토리지 노드 콘택과 상기 제1 스토리지 노드 패드 사이에 개재되는 오믹층을 포함하되, 상기 오믹층의 하부면은 라운드진다.
본 발명의 일 양태에 따른 반도체 메모리 소자는, 기판에 배치되어 제1 활성부를 정의하는 소자분리 패턴; 상기 제1 활성부 상의 제1 스토리지 노드 패드; 상기 기판 내에 배치되며 상기 제1 활성부를 가로지르는 워드라인; 상기 제1 스토리지 노드 패드 상에 위치하며 상기 워드라인과 교차하는 비트라인; 및 상기 비트라인의 일측에 배치되며 상기 제1 스토리지 노드 패드에 인접하는 스토리지 노드 콘택을 포함하되, 상기 스토리지 노드 콘택은 콘택 금속 패턴과 이의 측벽과 하부면을 감싸는 콘택 확산 방지 패턴을 포함하고, 상기 콘택 확산 방지 패턴의 하부면은 라운드진다.
본 발명의 다른 양태에 따른 반도체 메모리 소자는, 기판에 배치되어 제1 방향으로 나란히 인접한 제 1 내지 제3 활성부들을 정의하는 소자분리 패턴; 상기 제1 내지 제3 활성부들 상에 각각 배치되는 제1 내지 제3 불순물 영역들; 상기 기판 내에 배치되며 상기 제1 및 제2 활성부들을 가로지르는 워드라인; 상기 워드라인 상의 워드라인 캐핑 패턴; 상기 제1 활성부 상에 배치되는 비트라인 콘택; 상기 비트라인 콘택 상에 위치하며 상기 워드라인과 교차하는 비트라인; 상기 제2 활성부 상에 배치되는 제1 스토리지 노드 패드; 상기 제3 활성부 상에 배치되는 제2 스토리지 노드 패드; 상기 제1 스토리지 노드 패드와 상기 제2 스토리지 노드 패드 사이의 패드 분리 패턴; 상기 비트라인 콘택의 상부와 상기 제1 스토리지 노드 패드 사이의 매립 절연 패턴; 및 상기 매립 절연 패턴의 하부와 상기 제1 스토리지 노드 패드 사이의 콘택 절연 패턴을 포함하되, 상기 콘택 절연 패턴은 실리콘 질화물의 유전율보다 작은 유전율을 가지는 물질을 포함하고, 상기 콘택 절연 패턴은 4nm~10nm의 폭을 가진다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 소자의 제조 방법은, 기판에 소자분리 패턴을 형성하여 활성부들을 정의하는 단계; 상기 소자분리 패턴의 상부를 제거하여 상기 활성부들의 측벽들을 노출시키는 단계; 상기 활성부들에 제1 불순물 영역들과 제2 불순물 영역들을 형성하는 단계; 상기 기판을 덮는 도전막을 형성하는 단계; 상기 도전막을 식각하여 제1 도전 패턴들과 제2 도전 패턴을 형성하는 단계, 상기 제1 도전 패턴들은 각각 평면적으로 원형을 가지고 상기 제1 불순물 영역들과 중첩되고, 상기 제2 도전 패턴은 상기 제2 불순물 영역들과 중첩되고; 상기 제1 도전 패턴들을 각각 덮는 콘택 캐핑 패턴들을 형성하는 단계; 상기 제2 도전 패턴의 상부를 제거하여 두께를 낮추는 단계; 상기 제2 도전 패턴을 식각하여 제2 불순물 영역들과 각각 중첩되는 스토리지 노드 패드들을 형성하는 단계; 상기 스토리지 노드 패드들 사이에 패드 분리 패턴을 형성하는 단계; 상기 제1 도전 패턴들 상에 비트라인들을 형성하는 단계; 및 상기 비트라인들 아래의 상기 제1 도전 패턴들을 식각하여 비트라인 콘택들을 형성하는 단계를 포함한다.
본 발명의 일 양태에 따른 반도체 메모리 소자의 제조 방법은, 기판에 소자분리 패턴을 형성하여 활성부들을 정의하는 단계; 상기 활성부들에 제1 불순물 영역들과 제2 불순물 영역들을 형성하는 단계; 상기 기판의 전면을 덮는 도전막을 형성하는 단계; 상기 도전막을 식각하여 서로 이격된 도전 패턴들을 형성하는 단계, 상기 도전 패턴들은 상기 제2 불순물 영역들과 중첩되며, 상기 도전 패턴들 사이의 갭 영역에서 상기 기판과 상기 소자분리 패턴이 부분적으로 노출되고; 상기 갭 영역을 채우는 패드 분리 패턴을 형성하는 단계, 상기 패드 분리 패턴은 평면적으로 격자 무늬를 가지고, 상기 제1 불순물 영역들과 중첩되고; 상기 도전 패턴들과 상기 패드 분리 패턴 상에 층간절연막을 형성하는 단계; 상기 제1 불순물 영역들 상의 상기 층간절연막, 상기 패드 분리 패턴 및 상기 도전 패턴들을 일부 식각하여 상기 제1 불순물 영역들을 노출시키는 콘택 홀을 형성하고, 스토리지 노드 패드들을 형성하는 단계; 상기 콘택 홀의 내측벽을 덮는 콘택 절연 패턴을 형성하는 단계; 상기 콘택홀을 채우는 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 금속함유막과 캐핑막을 차례로 적층하는 단계; 및 상기 캐핑막, 상기 금속함유막 및 상기 폴리실리콘막을 순차적으로 식각하여 비트라인과 그 아래의 비트라인 콘택을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 메모리 소자에서는 스토리지 노드 패드와 접하는 오믹층의 하부면이 라운드지기에 접촉면이 넓어져 전기저항을 줄일 수 있다. 이로써 tRDL 불량을 개선할 수 있다. 또한 스토리지 노드 패드와 인접하는 스토리지 노드 콘택이 폴리실리콘을 배제하고 전기저항이 낮은 금속을 함유하기에, tRDL 불량을 더욱 개선할 수 있다.
본 발명에 따른 반도체 메모리 소자에서는 기판이 소자분리 패턴보다 돌출되어 비트라인 패턴과 스토리지 노드 패턴이 각각 기판의 측면들과 접하여 접촉 면적들이 증가할 수 있다. 이로써 접촉 저항이 감소하고 반도체 메모리 소자의 동작 속도가 향상되고 저전력에서 동작 가능하다. 또한 비트라인의 측벽을 덮는 스페이서 라이너가 실리콘 산화물을 포함할 수 있어, 비트라인 스페이서의 절연성을 증가시킬 수 있다. 이로써 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
본 발명의 일 예에 따른 반도체 메모리 소자에서는 스토리지 노드 패드와 비트라인 콘택 사이에 개재되는 콘택 절연 패턴이 실리콘 산화물을 포함하여, BBD 불량을 개선할 수 있다. 본 발명의 다른 예에 따른 반도체 메모리 소자에서는 비트라인 콘택이 높이에 상관 없이 일정한 폭을 가지기에, 비트라인 콘택과 스토리지 노드 패드 간의 간격이 멀어져, BBD 불량을 개선할 수 있다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은, 소자분리 패턴을 식각하여 기판의 측면들을 노출시킬 수 있다. 이로써 위와 같이 비트라인 패턴과 스토리지 노드 패턴이 각각 기판의 측면들과 접하여 접촉 면적들이 증가할 수 있다. 이로 인해 스토리지 노드 콘택이 폴리실리콘을 배재하고 금속을 포함하도록 형성할 수 있어 고온의 어닐링 공정을 필요로 하지 않아 공정 불량을 방지할 수 있다. 또한, 제2 불순물 영역의 면적보다 넓은 스토리지 노드 패드를 형성하고 이를 노출시키는 스토리지 노드 콘택홀를 형성한다. 따라서 스토리지 노드 콘택홀을 형성할 때 오정렬 마진을 확보할 수 있다. 이로써 공정 불량을 줄일 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 2a 내지 도 2c는 도 1a의 ‘P1’ 부분을 확대한 도면들이다.
도 3a은 도 1b의 ‘P2’ 부분을 확대한 도면이다.
도 3b는 도 1b의 'P3' 부분을 확대한 도면이다.
도 4a 내지 17a는 도 1a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 4b, 4c, 5b 내지 13b, 13c, 및 14b 내지 17b는 도 1b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 19는 도 18의 ‘P1’ 부분을 확대한 도면이다.
도 20은 도 18의 평면도를 가지는 반도체 메모리 소자를 제조하는 과정을 나타내는 평면도이다.
도 21a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 21b는 본 발명의 실시예들에 따라 도 21a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 22a 및 도 22b는 도 21b의 ‘P2’ 부분을 확대한 도면들이다.
도 23a 내지 도 33a는 도 21a의 평면을 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 23b 내지 도 27b, 도 27c 및 도 28b 내지 도 33b는 도 21b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 34a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 34b는 본 발명의 실시예들에 따라 도 34a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 35는 도 34b의 ‘P2’ 부분을 확대한 도면이다.
도 36a 및 도 37a는 도 34a의 평면도를 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 36b, 도 36c 그리고 도 37b 내지 도 37f는 도 34b의 단면을 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 2a 내지 도 2c는 도 1a의 ‘P1’ 부분을 확대한 도면들이다.
도 3a은 도 1b의 ‘P2’ 부분을 확대한 도면이다.
도 3b는 도 1b의 'P3' 부분을 확대한 도면이다.
도 4a 내지 17a는 도 1a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 4b, 4c, 5b 내지 13b, 13c, 및 14b 내지 17b는 도 1b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 19는 도 18의 ‘P1’ 부분을 확대한 도면이다.
도 20은 도 18의 평면도를 가지는 반도체 메모리 소자를 제조하는 과정을 나타내는 평면도이다.
도 21a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 21b는 본 발명의 실시예들에 따라 도 21a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 22a 및 도 22b는 도 21b의 ‘P2’ 부분을 확대한 도면들이다.
도 23a 내지 도 33a는 도 21a의 평면을 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 23b 내지 도 27b, 도 27c 및 도 28b 내지 도 33b는 도 21b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 34a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 34b는 본 발명의 실시예들에 따라 도 34a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 35는 도 34b의 ‘P2’ 부분을 확대한 도면이다.
도 36a 및 도 37a는 도 34a의 평면도를 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 36b, 도 36c 그리고 도 37b 내지 도 37f는 도 34b의 단면을 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 1b는 도 1a를 A-A'선 및 B-B'선으로 자른 단면도이다. 도 2a 내지 도 2c는 도 1a의 'P1' 부분을 확대한 도면들이다. 도 3a은 도 1b의 'P2' 부분을 확대한 도면이다. 도 3b는 도 1b의 'P3' 부분을 확대한 도면이다.
도 1a 및 도 1b를 참조하면, 기판(301)에 소자분리 패턴들(302)이 배치되어 활성부들(ACT)을 정의할 수 있다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제 1 방향(X1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴들(302)에 의해 둘러싸인 상기 기판(301)의 일부분들에 각각 해당할 수 있다. 상기 기판(301)은 반도체 물질을 포함할 수 있다. 상기 활성부들(ACT)은 상기 제 1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다. 소자분리 패턴들(302)은 각각 예를 들면 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 중 적어도 하나의 물질의 단일막 또는 다중막 구조를 포함할 수 있다.
상기 소자분리 패턴들(302)의 상부면들(302_U)은 상기 활성부들(ACT)의 (또는 상기 기판(301)의) 상부면들(301_U) 보다 낮을 수 있다. 이로써 상기 소자분리 패턴들(302)은 상기 활성부들(ACT)의 (또는 상기 기판(301)의) 측벽들(301_S)을 노출시킬 수 있다. 즉, 상기 활성부들(ACT)의 상부는 상기 소자분리 패턴들(302) 보다 돌출될 수 있다.
워드라인들(WL)이 상기 활성부들(ACT)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(302) 및 상기 활성부들(ACT)에 형성된 그루브들(GR1) 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(X1)과 교차하는 제 2 방향(X2)과 평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(307)이 상기 각 워드라인들(WL)과 상기 각 그루브들(GR1)의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들(GR1)의 바닥은 상기 소자분리 패턴들(302) 내에서 상대적으로 깊고 상기 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다. 상기 게이트 유전막(307)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있으며, 바람직하게는 열산화물을 포함할 수 있다. 상기 게이트 유전막(307)의 상부면(307_U)은 상기 활성부들(ACT)의 (또는 상기 기판(301)의) 상부면들(301_U) 보다 낮을 수 있다. 예를 들면, 상기 게이트 유전막(307)의 상부면(307_U)은 상기 소자분리 패턴들(302)의 상부면들(302_U)과 동일 레벨에 위치할 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제 1 불순물 영역(3d)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 영역들(3b)이 각각 배치될 수 있다. 상기 제 1 및 제 2 불순물 영역들(3d, 3b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 불순물 영역(3d)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 불순물 영역들(3b)은 소오스 영역에 해당될 수 있다. 상기 각 워드라인들(WL) 및 이에 인접한 제 1 및 제 2 불순물 영역들(3d, 3b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
상기 워드라인들(WL)의 상부면(WL_U)은 상기 활성부들(ACT)의 (또는 상기 기판(301)의) 상부면(301_U) 보다 낮을 수 있다. 워드라인 캐핑 패턴(310)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL) 위의 상기 그루브들(GR1)을 채울 수 있다. 상기 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 워드라인 캐핑 패턴(310)의 상부면은 상기 게이트 유전막(307)의 상부면(307_U) 및/또는 상기 소자분리 패턴들(302)의 상부면들(302_U)의 상부면 보다 높을 수 있다.
비트라인들(BL)이 상기 기판(301) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 도 1a에 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다. 상기 비트라인(BL)은 차례로 적층된 비트라인 확산방지 패턴(331) 및 비트라인 배선 패턴(332)을 포함할 수 있다. 비트라인 확산방지 패턴(331)은 티타늄, 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨, 탄탈륨질화물, 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 상기 비트라인 배선 패턴(332)은 예를 들면, 텅스텐, 알루미늄, 구리, 루테늄, 이리듐과 같은 금속을 포함할 수 있다. 도시하지는 않았지만, 상기 비트라인(BL)은 확산방지 패턴(331) 아래에 불순물이 도핑된 폴리실리콘 패턴을 더 포함할 수 있다. 상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(337)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(337)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다.
상기 비트라인(BL)과 제 1 불순물 영역(3d)이 도핑된 활성부(ACT) 사이에는 비트라인 콘택(DC)이 배치될 수 있다. 상기 비트라인 콘택(DC)은 예를 들면 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 비트라인 콘택(DC)은 도 2a 내지 도 2c처럼, 평면적으로 원형 또는 타원형의 형태를 가질 수 있다. 상기 비트라인 콘택(DC)의 평면적은 하나의 상기 비트라인과 하나의 상기 제1 불순물 영역(3d)가 중첩되는 면적보다 클 수 있다. 상기 비트라인 콘택(DC)의 평면적은 하나의 상기 제1 불순물 영역(3d)의 평면적보다 클 수 있다.
도 2a에서 제 1 불순물 영역(3d)이 도핑된 활성부(ACT)는 시계 방향으로 4개의 기판 측벽들(301_S), 즉, 제1 기판 우 측벽(301_S(L1)), 제1 기판 뒤 측벽(301_S(B1)), 제1 기판 좌 측벽(301_S(R1)), 및 제1 기판 앞 측벽(301_S(F1))을 가질 수 있으며, 이들의 상부는 소자분리 패턴(302)와 게이트 유전막(307)로 덮이지 않고 노출될 수 있다. 상기 비트라인 콘택(DC)은 이러한 노출된 제1 기판 우 측벽(301_S(L1)), 제1 기판 뒤 측벽(301_S(B1)), 제1 기판 좌 측벽(301_S(R1)), 및 제1 기판 앞 측벽(301_S(F1))을 덮을 수 있다.
도 1b 및 도 3a을 참조하면, 상기 비트라인 콘택(DC)의 상부면(DC_U)은 제1 폭(W1)을 가질 수 있다. 상기 비트라인 콘택(DC)의 하부는 상기 제1 폭(W1) 보다 큰 제2 폭(W2)을 가질 수 있다. 상기 비트라인 콘택(DC)은 상부에서 하부로 갈수록 점진적으로 넓은 폭을 가질 수 있다. 상기 비트라인 콘택(DC)의 하단(DC_B)은 상기 기판(301)의 상부면(301_U)으로부터 아래쪽으로 제1 높이(H1)에 위치할 수 있다. 상기 비트라인 콘택(DC)의 상부면(DC_U)은 상기 패드 분리 패턴(38)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
본 발명에서는, 종래에 비하여, 상기 비트라인 콘택(DC)과 상기 제 1 불순물 영역(3d)이 도핑된 활성부(ACT)와 접하는 면적이 커져, 접촉 저항을 줄이고, 동작 속도를 향상시키고 저전력에서 동작될 수 있다.
상기 제 2 불순물 영역(3b)이 도핑된 활성부(ACT) 상에는 스토리지 노드 패드(XP)가 배치될 수 있다. 스토리지 노드 패드(XP)는 예를 들면 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 스토리지 노드 패드(XP)는 평면적으로 도 2a 내지 도 2c에서처럼 직사각형과 유사한 형태를 가질 수 있다. 상기 스토리지 노드 패드(XP)는 시계방향으로 패드 좌 측벽(XP_S(L)), 패드 뒤 측벽(XP_S(B)), 패드 우 측벽(XP_S(R)) 및 패드 앞 측벽(XP_S(F))을 가질 수 있다. 이때 상기 비트라인 콘택(DC)에 상기 인접한 스토리지 노드 패드(XP)의 좌 측벽(XP_S(L))은 상기 비트라인 콘택(DC)으로부터 멀어지는 방향으로(제2 방향(X)으로) 함몰될 수 있다. 평면적 관점에서 상기 패드 뒤 측벽(XP_S(B))과 상기 패드 앞 측벽(XP_S(F))은 도 2a와 도 2c처럼 그루브들(GR1)의 내측벽 또는 게이트 유전막(307)의 외측벽(307_S)과 정렬(또는 중첩)되지 않거나 또는 도 2b처럼 정렬(또는 중첩)될 수 있다.
상기 스토리지 노드 패드(XP)는 제3 방향(X3)으로 제3 폭(W3)을 가질 수 있다. 상기 제3 폭(W3)은 인접하는 그루브들(GR1) 간의 간격(DS1)과 같거나 보다 클 수 있다. 상기 스토리지 노드 패드(XP)의 평면적은 하나의 제2 불순물 영역(3b)의 평면적보다 클 수 있다. 상기 스토리지 노드 패드(XP)는 상기 제 2 불순물 영역(3b)이 도핑된 활성부(ACT)의 측벽들 중 적어도 2개의, 제2 방향(D2)으로 서로 반대되는 측벽들(예를 들면, 도 3a의 301_S(3)과 301_S(4))을 덮을 수 있다.
도 2c를 참조하면, 상기 제 2 불순물 영역(3b)이 도핑된 활성부(ACT)는 시계 방향으로, 제2 기판 우 측벽(301_S(L2)), 제2 기판 뒤 측벽(301_S(B2)), 제2 기판 좌 측벽(301_S(R2)), 및 제2 기판 앞 측벽(301_S(F2))을 가질 수 있으며, 이들의 상부는 소자분리 패턴(302)와 게이트 유전막(307)로 덮이지 않고 노출될 수 있다. 제2 기판 앞 측벽(301_S(F2))는 라운드질 수 있다. 도 2c에서 상기 스토리지 노드 패드(XP)는 제2 기판 우 측벽(301_S(L2)), 제2 기판 뒤 측벽(301_S(B2)), 제2 기판 좌 측벽(301_S(R2)), 및 제2 기판 앞 측벽(301_S(F2))을 모두 덮을 수 있다. 본 발명에서는, 종래에 비하여, 상기 스토리지 노드 패드(XP)와 상기 제 2 불순물 영역(3b)이 도핑된 활성부(ACT)와 접하는 면적이 커져, 접촉 저항을 줄이고, 동작 속도를 향상시키고 저전력에서 동작될 수 있다.
상기 스토리지 노드 패드(XP)의 하단(XP_B)은 상기 기판(301)의 상부면(301_U)으로부터 아래쪽으로 제1 높이(H1)에 위치할 수 있다. 상기 스토리지 노드 패드(XP)의 하단(XP_B)과 상기 비트라인 콘택(DC)의 하단(DC_B)은 같은 높이(H1)에 위치할 수 있다. 상기 스토리지 노드 패드(XP)의 상부면(XP_U)은 상기 비트라인 콘택(DC)의 상부면(DC_U) 보다 낮을 수 있다. 상기 비트라인 콘택(DC)와 이에 인접한 스토리지 노드 패드(XP) 사이에는 콘택 절연 패턴(30r)이 개재될 수 있다. 콘택 절연 패턴(30r)은 실리콘 질화물의 유전율보다 작은 유전율을 가지는 물질을 포함하며, 바람직하게는 실리콘 산화물을 포함할 수 있다. 이로써 콘택 절연 패턴(30r)의 절연성이 증가되어, 상기 비트라인 콘택(DC)와 스토리지 노드 패드(XP) 간의 간섭을 줄여, BBD 특성이 개선되고 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
상기 스페이서 라이너(321)은 실리콘 질화물, 실리콘 산화물 또는 실리콘산화질화물을 포함할 수 있다. 바람직하게는 상기 스페이서 라이너(321)은 실리콘 산화물을 포함할 수 있다.
상기 콘택 절연 패턴(30r)은 평면적으로 도 12a처럼 도넛 형태를 가지며, 상기 비트라인 콘택(DC)을 둘러쌀 수 있다. 콘택 절연 패턴(30r)의 일부는 도 1b의 B-B'단면에서처럼 비트라인(BL) 아래로 연장될 수 있다. 콘택 절연 패턴(30r)은 상기 비트라인 콘택(DC)와 이에 인접한 스토리지 노드 패드(XP) 사이에서 제1 절연 부분(30r(1)) 그리고 상기 비트라인(BL) 아래에서 제2 절연 부분(30r(2))을 가질 수 있다. 상기 제1 절연 부분(30r(1))은 제2 높이(H2)을 가질 수 있다. 상기 제2 절연 부분(30r(2))은 상기 제2 높이(H2) 보다 큰 제3 높이(H3)을 가질 수 있다. 상기 콘택 절연 패턴(30r)은 상기 비트라인(BL)의 하부면과 접할 수 있다.
콘택 절연 패턴(30r)은 도1b처럼 제4폭(W4)를 가질 수 있다. 상기 제4 폭(W4)은 상기 비트라인 콘택(DC)와 이에 인접하는 스토리지 노드 패드(XP) 간의 간격에 해당할 수 있다. 상기 제4 폭(W4)은 콘택 절연 패턴(30r)의 두께로도 명명될 수 있다. 상기 제4 폭(W4)은 바람직하게는 4nm~10nm일 수 있다.
콘택 절연 패턴(30r)의 하부면(30r_B)은 상기 소자분리 패턴(302)의 상부면(302_U)과 같은 높이에 위치하거나 보다 낮을 수 있다. 콘택 절연 패턴(30r)의 하부면(30r_B)은 상기 게이트 유전막(307)의 상부면(307_U)과 같은 높이에 위치하거나 보다 낮을 수 있다. 콘택 절연 패턴(30r)의 하부면(30r_B)은 워드라인 캐핑 패턴(310)의 상부면과 같은 높이에 위치하거나 보다 낮을 수 있다.
상기 비트라인(BL)과 상기 비트라인 캐핑 패턴(337)의 측벽들은 비트라인 스페이서(SP)에 의해 덮일 수 있다. 상기 비트라인 스페이서(SP)는 상기 비트라인(BL)과 상기 비트라인 캐핑 패턴(337)의 측벽들로부터 바깥으로 멀어질수록, 스페이서 라이너(321), 제1 스페이서(323) 및 제2 스페이서(325)를 포함할 수 있다. 스페이서 라이너(321), 제1 스페이서(323) 및 제2 스페이서(325)은 각각 서로 독립적으로, 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 실리콘산화탄화물(SiOC) 중 하나를 포함할 수 있다. 일 예로, 상기 스페이서 라이너(321)과 상기 제1 스페이서(323)은 서로 동일한 물질, 예를 들면 실리콘 산화물을 포함할 수 있다. 또는 상기 스페이서 라이너(321)은 상기 제1 스페이서(323)과 식각 선택성을 가지는 물질을 가질 수 있으며 이 경우, 상기 스페이서 라이너(321)은 실리콘 질화물을 포함하고 상기 제1 스페이서(323)은 실리콘 산화물을 포함할 수 있다. 상기 제2 스페이서(325)은 상기 제1 스페이서(323)과 식각 선택성을 가지는 절연 물질, 예를 들면 실리콘 질화물을 포함할 수 있다.
바람직하게는 상기 스페이서 라이너(321)은 실리콘 산화물을 포함할 수 있다. 실리콘 산화물의 유전율은 실리콘 질화물의 유전율보다 낮기에 비트라인 스페이서(SP)에서 실리콘 질화물의 비율이 낮아지고 실리콘 산화물의 비율이 올라갈수록 비트라인 스페이서(SP)의 절연성이 증가된다. 본 발명의 바람직한 실시예에서 상기 스페이서 라이너(321)은 실리콘 산화물을 포함하기에 비트라인 스페이서(SP)의 절연성이 증가되어 비트라인(BL)과 스토리지 노드 콘택(BC) 간의 간섭을 줄일 수 있다. 이로써 BBD(Bit line to Buried contact Disturb) 특성이 개선되며, 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
상기 비트라인 콘택(DC)의 측벽과 상기 콘택 절연 패턴(30r)의 상부면, 그리고 상기 스토리지 노드 패드(XP)의 측벽에 의해 리세스 영역(R1)이 정의될 수 있다. 상기 스페이서 라이너(321)은 연장되어 상기 리세스 영역(R1)의 내측벽들과 바닥면에 해당하는, 상기 비트라인 콘택(DC)의 측벽, 상기 콘택 절연 패턴(30r)의 상부면, 그리고 상기 스토리지 노드 패드(XP)의 측벽을 콘포말하게 덮을 수 있다. 매립 절연 패턴(341)이 상기 스페이서 라이너(321) 상에 위치하며, 상기 리세스 영역(R1)을 채울 수 있다. 상기 제2 스페이서(325)의 하단은 상기 제1 스페이서(323)의 하단 보다 낮을 수 있다.
도 3a을 참조하면, 제1 활성부(ACT(1)), 제2 활성부(ACT(2)) 및 제3 활성부(ACT(3))가 제2 방향(X2)을 따라 일 열로 배치된다. 제1 활성부(ACT(1))은 소자분리 패턴(302)로 덮이지 않고 노출되며 서로 반대되는 제1 기판 측벽(301_S(1))과 제2 기판 측벽(301_S(2))을 가질 수 있다. 상기 제1 활성부(ACT(1))에는 제1 불순물 영역(3d)이 형성된다. 비트라인 콘택(DC)은 제1 활성부(ACT(1))의 상부면, 제1 기판 측벽(301_S(1))과 제2 기판 측벽(301_S(2))을 덮을 수 있다. 제2 활성부(ACT(2))은 소자분리 패턴(302)로 덮이지 않고 노출되며 서로 반대되는 제3 기판 측벽(301_S(3))과 제4 기판 측벽(301_S(4))을 가질 수 있다. 제1 스토리지 노드 패드(XP(1))은 제2 활성부(ACT(2))의 상부면, 제3 기판 측벽(301_S(3))과 제4 기판 측벽(301_S(4))을 덮을 수 있다. 제3 활성부(ACT(3))은 소자분리 패턴(302)로 덮이지 않고 노출되며 서로 반대되는 제5 기판 측벽(301_S(5))과 제6 기판 측벽(301_S(6))을 가질 수 있다. 제2 스토리지 노드 패드(XP(2))은 제3 활성부(ACT(3))의 상부면, 제5 기판 측벽(301_S(5))과 제6 기판 측벽(301_S(6))을 덮을 수 있다.
인접하는 스토리지 노드 패드들(XP) 사이, 예를 들면 도 3a의 제1 스토리지 노드 패드(XP(1))과 제2 스토리지 노드 패드(XP(2)) 사이에는 패드 분리 패턴(38)이 개재된다. 상기 패드 분리 패턴(38)은 연장되어 제1 스토리지 노드 패드(XP(1))과 제2 스토리지 노드 패드(XP(2))의 상부면들(XP_U)을 덮을 수 있다. 상기 패드 분리 패턴(38)은 제1 스토리지 노드 패드(XP(1))과 제2 스토리지 노드 패드(XP(2)) 사이에 위치하는 분리 부분(38(S))을 가질 수 있다. 상기 패드 분리 패턴(38)은 절연성 물질로, 예를 들면 실리콘 질화물을 포함할 수 있다. 패드 분리 패턴(38)의 하부면(38_B)은 도 3a처럼 소자분리 패턴(302)의 상부면(302_U)와 같은 높이에 위치하거나 도 3b처럼 보다 낮을 수 있다. 즉, 패드 분리 패턴(38)의 일부는 상기 소자분리 패턴(302) 내부로 돌출될 수 있다. 패드 분리 패턴(38)의 하부면(38_B)은 도 3a처럼 스토리지 노드 패드(XP)의 하단(XP_B)과 같은 높이에 위치하거나 도 3b처럼 보다 낮을 수 있다.
도 1b의 B-B' 단면에서 상기 패드 분리 패턴(38)은 비트라인(BL) 아래에도 배치되며, 콘택 절연 패턴(30r)의 제2 절연 부분(30r(2))의 측벽, 워드라인 캐핑 패턴(310)의 상부면, 상기 게이트 유전막(307)의 상부면(307_U), 상기 소자분리 패턴(302)의 상부면(302_U)과 접할 수 있다. 상기 패드 분리 패턴(38)은 비트라인(BL)의 하부면과 접할 수 있다.
도 3a에서 제1 비트라인(BL(1))은 제1 활성 영역(ACT(1))의 제1 불순물 영역(3d)을 덮는 비트라인 콘택(DC) 상에 위치할 수 있다. 상기 제1 비트라인(BL(1))에 인접하는 제2 비트라인(BL(2))은 상기 패드 분리 패턴(38) 상에 위치하며, 상기 분리 부분(38(S))과 수직하게 중첩될 수 있다.
인접하는 비트라인들(BL) 사이, 예를 들면 도 3a의 제1 비트라인(BL(1))과 제2 비트라인(BL(2)) 사이에는 스토리지 노드 콘택(BC)이 개재된다. 스토리지 노드 콘택(BC)은 인접하는 비트라인들(BL) 사이의 스토리지 노드 콘택홀(BCH) 안에 배치될 수 있다. 도 1a와 도 1b에는 도시되지 않았으나, 도 17a 및 도 17b를 참조하여, 인접하는 비트라인 스페이서들(SP) 사이에 복수개의 노드 분리 패턴들(44)이 배치될 수 있다. 상기 노드 분리 패턴들(44)은 비트라인 스페이서들(SP) 사이에서 일 열로 배열되며 서로 이격될 수 있다. 상기 노드 분리 패턴들(44)은 상기 워드라인들(WL)과 중첩될 수 있다. 비트라인 스페이서들(SP) 사이 그리고 상기 노드 분리 패턴들(44) 사이에서 스토리지 노드 콘택홀들(BCH)이 정의될 수 있다. 상기 노드 분리 패턴들(44)은 절연 물질로, 바람직하게는 실리콘 산화물을 포함할 수 있다.
상기 스토리지 노드 콘택(BC)은 콘택 금속 패턴(313)과 이의 측벽과 하부면을 감싸는 콘택 확산 방지 패턴(311)을 포함할 수 있다. 상기 콘택 확산 방지 패턴(311)은 스토리지 노드 콘택홀(BCH)의 측벽과 바닥면을 콘포말하게(위치에 상관없이 일정한 두께로) 덮을 수 있다. 콘택 금속 패턴(313)과 콘택 확산 방지 패턴(311) 모두 금속을 포함할 수 있다. 상기 콘택 확산 방지 패턴(311)은 예를 들면 티타늄, 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨, 탄탈륨질화물, 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 상기 콘택 금속 패턴(313)은 예를 들면, 텅스텐, 알루미늄, 구리와 같은 금속을 포함할 수 있다. 상기 콘택 확산 방지 패턴(311)의 하부면은 라운드질 수 있다. 콘택 금속 패턴(313)의 하부면도 라운드질 수 있다.
본 발명에서는 스토리지 노드 패드(XP)가 기판(301)의 측벽들(301_S)과 접하여, 결과적으로 상기 스토리지 노드 콘택(BC)과 제2 불순물 영역(3b) 간의 접촉 저항이 현저히 줄어들 수 있다. 이로써 상기 스토리지 노드 콘택(BC)은 폴리실리콘을 배재할 수 있다. 또는 상기 스토리지 노드 콘택(BC)이 콘택 확산 방지 패턴(311) 아래에 폴리실리콘 패턴을 추가적으로 더 포함할 수도 있으나, 이 경우 폴리실리콘 패턴은 종래에 비하여 작은 크기를 가질 수 있다.
상기 스토리지 노드 콘택(BC) 내에서 폴리실리콘이 많아질수록 금속에 비하여 상대적으로 전기저항이 높기 때문에 tRDL(Last data into row free charge time) 불량이 심화될 수 있다. 폴리실리콘의 저항을 낮추기 위하여 고온의 어닐링 공정을 진행할 수 있으나 이 경우 폴리실리콘으로 이루어지는 스토리지 노드 콘택과 기판(또는 스토리지 노드 패드) 간의 계면에 보이드가 발생할 우려가 커지고 이는 tRDL 불량을 심화시킬 수 있다.
그러나 본 발명에서는 상기 스토리지 노드 콘택(BC)이 폴리실리콘을 배제하며, 금속을 포함함으로써 전기저항이 낮아, tRDL 불량을 개선할 수 있으며, 고온의 어닐링 공정을 필요로 하지 않아 공정을 단순화시킬 수 있다.
그러나 본 발명의 바람직한 실시예에서는 상기 스토리지 노드 콘택(BC)이 폴리실리콘을 배재하고 금속을 포함하므로, 어닐링 공정에 비하여 낮은 온도에서 (금속 증착) 공정들이 수행될 수 있다. 이로써 공정 불량을 줄이거나 방지할 수 있다. 또한 이렇게 낮은 온도의 공정들로 인해 스페이서 라이너(321)로 실리콘 산화물을 사용할 수 있고 이로써 비트라인 스페이서(SP)의 절연성을 증가시킬 수 있다.
상기 스토리지 노드 콘택(BC)의 하단(BC_E)은 상기 스토리지 노드 패드(XP)의 상부면(XP_U) 보다 낮을 수 있다. 상기 스토리지 노드 콘택(BC)의 하단(BC_E)은 상기 스토리지 노드 패드(XP)의 상부면(XP_U)으로부터 아래로 제4 높이(H4)에 위치할 수 있다. 상기 스토리지 노드 콘택(BC)의 하단(BC_E)은 제2 스페이서(325)의 하단 보다 낮을 수 있다. 상기 스토리지 노드 콘택(BC)과 상기 스토리지 노드 패드(XP) 사이에는 콘택 오믹층(309)이 개재될 수 있다. 상기 콘택 오믹층(309)은 예를 들면 코발트 실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 콘택 오믹층(309)은 라운드(round)진 단면을 가질 수 있다. 또는 콘택 오믹층(309)의 하면은 라운드질 수 있다. 콘택 오믹층(309)과 접하는 스토리지 노드 패드(XP)의 접촉면(또는 상부면)도 라운드질 수 있다. 이러한 라운드진 접촉면은 평평한 접촉면에 비하여 접촉면적이 넓어지므로, 전기 저항을 줄일 수 있다. 이로써 tRDL(Last data into row free charge time) 불량을 개선할 수 있다.
도 1b를 참조하면, 콘택 확산 방지 패턴(311)의 상부면(311_U)은 상기 비트라인 캐핑 패턴(337)의 상부면(337_U)과 동일한 레벨에 위치하며 공면을 이룰 수 있다. 또한 콘택 금속 패턴(313)의 상부면도 콘택 확산 방지 패턴(311)의 상부면(311_U)과 동일한 레벨에 위치하며 공면을 이룰 수 있다. 상기 스토리지 노드 콘택들(BC) 상에는 각각 랜딩 패드들(LP)이 위치할 수 있다. 도 1a의 평면적 관점에서 상기 랜딩 패드들(LP)은 서로 이격된 섬 형태를 가질 수 있다. 하나의 랜딩 패드(LP)를 둘러싸는 6개의 랜딩 패드들(LP)은 정육각형 형태를 이룰 수 있다. 상기 랜딩 패드들(LP)은 벌집(honeycomb) 형태를 이루도록 배치될 수 있다.
상기 랜딩 패드(LP)는 콘택 확산 방지 패턴(311)의 상부면(311_U), 상기 비트라인 캐핑 패턴(337)의 상부면(337_U) 및 콘택 금속 패턴(313)의 상부면과 동시에 접할 수 있다. 상기 랜딩 패드(LP)은 바람직하게는 콘택 금속 패턴(313)과 동일한 물질을 포함할 수 있다. 상기 랜딩 패드들(LP) 사이에는 랜딩 패드 분리 패턴들(LPS)이 배치될 수 있다. 상기 랜딩 패드 분리 패턴들(LPS)의 일부들은 서로 인접하는 스토리지 노드 콘택(BC)와 비트라인 스페이서(SP) 사이로 개재될 수 있다. 이로써 상기 랜딩 패드 분리 패턴들(LPS)의 하단들은 상기 비트라인 스페이서(SP)의 상단 보다 낮을 수 있다.
상기 랜딩 패드들(LP) 상에는 각각 데이터 저장 패턴들(DSP)이 배치될 수 있다. 상기 데이터 저장 패턴들(DSP)은 하부전극, 유전막 및 상부전극을 포함하는 커패시터일 수 있다. 이 경우 상기 반도체 메모리 소자는 DRAM(Dynamic random-access memory)일 수 있다. 또는 상기 데이터 저장 패턴들(DSP)은 자기터널접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 이 경우 상기 반도체 메모리 소자는 MRAM(Magnetic Random Access Memory)일 수 있다. 또는 상기 데이터 저장 패턴들(DSP)은 상변화물질 또는 가변저항물질을 포함할 수 있다. 이 경우 상기 반도체 메모리 소자는 PRAM(Phase-change Random Access Memory) 또는 ReRAM(Resistive RAM)일 수 있다.
본 발명에서는 비트라인 콘택(DC)과 스토리지 노드 패드(XP)의 특수한 구조들 때문에 접촉 저항을 줄여 반도체 메모리 소자의 속도를 향상시키고 저전력에서 구동이 가능하다.
도 4a 내지 17a는 도 1a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 4b, 4c, 5b 내지 13b, 13c, 및 14b 내지 17b는 도 1b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 4b 내지 17b는 각각 도 4a 내지 17a의 A-A'선 및 B-B'선으로 자른 단면도들에 해당한다.
도 4a 및 도 4b를 참조하면, 기판(301)에 소자분리 패턴들(302)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 상기 기판(301)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자분리 패턴들(302)는 상기 소자분리 트렌치를 채울 수 있다. 상기 활성부들(ACT) 및 소자분리 패턴들(302)을 패터닝하여, 그루브들(GR1)을 형성할 수 있다. 이때 상기 기판(301)과 상기 소자분리 패턴들(302)에 대한 식각 조건을 조절하여 상기 소자분리 패턴들(302)이 상기 기판(301) 보다 식각이 잘되도록 할 수 있다. 이로써 상기 그루브들(GR1)의 바닥면은 굴곡질 수 있다. 상기 그루브들(GR1) 안에 게이트 유전막(307)을 콘포말하게 형성할 수 있다. 상기 게이트 유전막(307)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 게이트 도전막을 적층하여 상기 그루브들(GR1)을 채우고 에치백하여 워드라인들(WL)을 형성할 수 있다. 한 쌍의 상기 워드라인들(WL)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 상기 기판(301) 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 상기 그루브들(GR1)을 채우고 식각하여 상기 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴(310)을 형성할 수 있다. 상기 워드라인 캐핑 패턴들(310)과 상기 소자분리 패턴(302)을 마스크로 사용하여 상기 활성부들(ACT)에 도펀트들을 주입하여 제 1 및 제 2 불순물 영역들(3d, 3b)을 형성할 수 있다
도 4a 및 도 4c를 참조하면, 소자분리 패턴(302)의 상부를 선택적으로 제거할 수 있다. 이때 상기 게이트 유전막(307)도 일부 제거될 수 있다. 소자분리 패턴(302)의 상부를 선택적으로 제거하는 공정은, 예를 들면 실리콘 산화물을 제거하기 위한, 불산(HF)등을 이용한 습식 식각 공정일 수 있다. 상기 공정에 의해 상기 활성부들(ACT)의 (또는 상기 기판(301)의) 측벽들(301_S)을 노출시킬 수 있다. 또한 워드라인 캐핑 패턴(310)의 측벽도 노출될 수 있다. 이와 같이, 상기 활성부들(ACT)의 (또는 상기 기판(301)의) 측벽들(301_S)을 노출되어 후속에 비트라인 콘택들(DC)과 상기 기판(301) 간의 접촉면들 그리고 스토리지 노드 패드들(XP)과 상기 기판(301) 간의 접촉면들을 늘릴 수 있다.
도 5a 및 도 5b를 참조하면, 상기 기판(301)의 전면 상에 도전막(20)을 형성할 수 있다. 상기 도전막(20)은 예를 들면 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 도전막(20)을 형성하는 과정은 폴리실리콘막을 증착한 후에 이온 주입 공정을 통해 불순물을 도핑하는 것을 포함할 수 있다. 또는 상기 도전막(20)을 형성하는 과정은 인시튜로 불순물을 도핑하면서 폴리실리콘막을 증착하는 것을 포함할 수 있다. 상기 도전막(20)은 상기 기판(301)의 상부면(301_U)으로부터 제1 두께(TH1)를 가지도록 형성될 수 있다. 상기 도전막(20)의 전면 상에 제1 마스크막(미도시)과 제2 마스크 패턴(24)을 차례로 형성할 수 있다. 상기 제1 마스크막은 도전막(20)과 식각 선택성을 가지는 물질로, 예를 들면 실리콘 산화물을 포함할 수 있다. 상기 제2 마스크 패턴(24)은 상기 제1 마스크막과 식각 선택성을 가지는 물질로, 예를 들면 SOH(Spin on hardmask), 또는 ACL(Amorphous carbon layer)을 포함할 수 있다. 상기 제2 마스크 패턴(24)은 도 5a와 같이 복수개의 제1 홀들(H1)을 가지도록 형성될 수 있다. 상기 제1 홀들(H1)은 상기 제1 불순물 영역들(3d)과 중첩될 수 있다. 상기 제2 마스크 패턴(24)을 식각 마스크로 이용하여 상기 제1 마스크막을 식각하여 제1 마스크 패턴(22)을 형성하고 상기 도전막(20)의 상부면을 노출시킨다. 상기 제1 마스크 패턴(22)은 상기 제2 마스크 패턴(24)과 동일한 평면형태를 가질 수 있다. 상기 제1 홀들(H1)은 상기 제1 마스크 패턴(22)에 전사될 수 있다. 제1 마스크 패턴(22)은 제2 마스크 패턴(24) 보다 두껍게 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 기판(301)의 전면 상에 제1 희생막(26)을 콘포말하게 형성할 수 있다. 상기 제1 희생막(26)은 예를 들면 ALD(Atomic Layer Deposition)으로 형성된 실리콘 산화물을 포함할 수 있다. 상기 제1 희생막(26)은 상기 제1 홀들(H1)을 채우지 못하는 두께로 형성될 수 있다. 상기 제1 희생막(26)은 상기 제2 마스크 패턴(24)의 상부면과 측면들, 상기 제1 마스크 패턴(22)의 측면들 그리고 상기 제1 홀들(H1) 안에서 노출된 상기 도전막(20)의 상부면을 덮을 수 있다. 제2 희생 패턴(28)을 형성하여 상기 제1 홀들(H1)을 채울 수 있다. 상기 제2 희생 패턴(28)은 예를 들면 매립 특성이 우수한 SOH으로 형성될 수 있다. 상기 제2 희생 패턴(28)을 형성하는 과정은 스핀 코팅 및 경화 공정을 진행하여 SOH막을 형성하여 상기 제1 홀들(H1)을 채운 후에 에치백 공정을 진행하여 상기 제1 희생막(26)의 상부면을 노출시키는 것을 포함할 수 있다.
도 6a 및 도 6b, 그리고 도 7a 및 도 7b를 참조하면, 상기 제1 희생막(26)에 대하여 선택적으로 식각 공정을 진행할 수 있다. 이때 상기 제2 희생 패턴(28)은 식각되지 않는다. 상기 식각 공정에 의해 상기 제2 마스크 패턴(24)의 상부면이 노출될 수 있다. 상기 식각 공정은 상기 제1 홀(HL1) 안에서 상기 제1 희생막(26)을 제거하여 상기 도전막(20)을 노출시킬 수 있다. 그리고 상기 제1 홀(HL1) 안에서 노출된 상기 도전막(20)을 제거하여 상기 소자분리 패턴(302), 게이트 유전막(307) 및 상기 워드라인 캐핑 패턴(310)의 상부면들을 노출시키는 제2 홀(HL2)을 형성한다. 상기 제2 홀(HL2)의 형성에 따라 상기 도전막(20)은 제1 도전 패턴(20d)와 제2 도전 패턴(20pb)로 분리될 수 있다. 제1 도전 패턴(20d)와 제2 도전 패턴(20pb)은 각각 도 5b의 제1 두께(TH1)를 가질 수 있다.
제1 도전 패턴(20d)은 평면적으로 원형을 가질 수 있으며, 상기 제1 불순물 영역(3d)와 중첩될 수 있다. 상기 제2 도전 패턴(20pb)은 인접하는 두 개의 제2 불순물 영역들(3b)을 동시에 덮을 수 있다. 상기 제2 도전 패턴(20pb)은 평면적으로 그물망 형태를 가질 수 있다.
상기 제2 홀(HL2)은 도 7과 같이 도넛 형태로 형성될 수 있다. 이때 상기 제2 희생 패턴(28) 아래에 위치하는 제1 희생막(26)은 식각되지 않고 남아 잔여 희생 패턴(26a)을 형성할 수 있다. 상기 식각 공정에 의해 상기 소자분리 패턴(302), 게이트 유전막(307) 및 상기 워드라인 캐핑 패턴(310)의 상부들도 일부 제거될 수 있다. 잔여 희생 패턴(26a)은 예를 들면 실리콘 산화물로 형성될 수 있다.
도 7a 및 도 7b, 그리고 도 8a 및 도 8b를 참조하면, 상기 제2 마스크 패턴(24)과 상기 제2 희생 패턴(28)을 모두 제거하여 잔여 희생 패턴(26a)과 제1 마스크 패턴(22)의 상부면들을 노출시킬 수 있다. 상기 제2 마스크 패턴(24)과 상기 제2 희생 패턴(28)이 서로 동일한 SOH로 형성된 경우, 이들을 제거하기 위하여, 예를 들면 애싱(ashing) 공정을 진행할 수 있다. 상기 잔여 희생 패턴(26a)의 상부면은 상기 제1 마스크 패턴(22)의 상부면 보다 낮게 형성될 수 있다. 상기 기판(301)의 전면 상에 콘택 절연막을 적층하여 상기 제2 홀들(H2)을 채운 후 CMP(chemical mechanical polishing) 또는 에치백 공정을 진행하여 상기 제2 홀들(H2) 안에 콘택 캐핑 패턴(30)을 형성한다. 상기 콘택 캐핑 패턴(30)은 예를 들면 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 상기 콘택 캐핑 패턴(30)은 상기 잔여 희생 패턴(26a)과 제1 도전 패턴(20d)을 덮을 수 있다.
도 8a 및 도 8b 그리고 도 9a 및 도 9b를 참조하면, 상기 제1 마스크 패턴(22)을 제거하여 제2 도전 패턴(20pb)을 노출시킬 수 있다. 그리고 에치백 공정을 진행하여 제2 도전 패턴(20pb)의 상부를 제거하여 제2 도전 패턴(20pb)의 두께를 도 5b의 제1 두께(TH1) 보다 작은 제2 두께(TH2)로 만든다. 이때 상기 콘택 캐핑 패턴(30)은 상기 제1 도전 패턴(20d)을 보호할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 콘택 캐핑 패턴(30)과 상기 제2 도전 패턴(20pb) 상에 제3 마스크 패턴들(32)을 형성한다. 상기 제3 마스크 패턴들(32)은 예를 들면 SOH, ACL, 실리콘 질화물, 실리콘 산화질화물 또는 포토레지스트로 형성될 수 있다. 상기 제3 마스크 패턴들(32)은 제2 방향(X2)과 제3 방향(X3)을 따라 2차원적으로 배열될 수 있다. 상기 제3 마스크 패턴들(32)은 인접하는 게이트 유전막들(307) 사이의 기판(301)과 소자분리 패턴(302) 상에 위치할 수 있다. 인접하는 두 개의 제3 마스크 패턴들(32)은 하나의 콘택 캐핑 패턴(30)과 동시에 중첩될 수 있다. 제3 마스크 패턴들(32) 사이에서 제2 도전 패턴(20pb)와 콘택 캐핑 패턴들(30)이 노출될 수 있다. 제3 마스크 패턴들(32)은 DPT(Double Patterning technology), QPT(Quadruple Patterning technology), LELE(Litho-Etch, Litho-Etch) 공정 등 다양한 패터닝 공정을 이용하여 형성될 수 있다.
도 10a 및 도 10b 그리고 도 11a 및 도 11b를 참조하면, 제3 마스크 패턴들(32)을 식각 마스크로 이용하여 상기 제2 도전 패턴(20pb)을 식각하여 서로 이격된 스토리지 노드 패드들(XP)을 형성하고, 스토리지 노드 패드들(XP) 사이에 공간(36)을 형성한다. 상기 공간(36)에 의해 소자분리 패턴(302)이 노출될 수 있다. 이때 상기 콘택 캐핑 패턴(30)과 잔여 희생 패턴(26a)은 제1 도전 패턴(20d)이 식각되는 것을 방지하고 제1 도전 패턴(20d)을 보호할 수 있다. 상기 식각 공정에서 상기 콘택 캐핑 패턴(30)의 상부 일부도 식각될 수 있다. 또한 스토리지 노드 패드들(XP) 사이에서 상기 소자분리 패턴(302)의 상부 일부도 식각될 수 있다. 스토리지 노드 패드들(XP)은 각각 도 9b의 제2 두께(TH2)를 가질 수 있다.
도 11a 및 도 11b 그리고 도 12a 및 도 12b를 참조하면, 상기 제3 마스크 패턴들(32)을 제거하여 상기 스토리지 노드 패드들(XP)의 상부면들 그리고 상기 콘택 캐핑 패턴들(30)의 상부면들을 노출시킬 수 있다. 상기 기판(301)의 전면 상에 패드 분리막(미도시)을 적층하여 상기 스토리지 노드 패드들(XP) 사이의 공간(36)을 채우고, CMP 공정을 진행한다. 이로써 상기 제1 도전 패턴(20d) 상의 상기 콘택 캐핑 패턴(30)을 제거하여 상기 제1 도전 패턴(20d)의 상부면을 노출시키는 동시에 상기 제1 도전 패턴(20d)의 측벽을 덮는 콘택 절연 패턴(30r)을 형성할 수 있다. 상기 콘택 절연 패턴(30r)은 상기 콘택 캐핑 패턴(30)의 일부로 형성될 수 있다. 상기 콘택 절연 패턴(30r)은 평면적으로 도넛 형태를 가질 수 있다. 또한 상기 스토리지 노드 패드들(XP) 사이의 공간을 채우며 이들의 상부면들을 덮는 패드 분리 패턴(38)이 형성될 수 있다. 패드 분리 패턴(38)은 상기 패드 분리막(미도시)의 일부일 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제1 도전 패턴(20d), 상기 콘택 절연 패턴(30r) 및 상기 패드 분리 패턴(38) 상에 비트라인 확산방지막(미도시)과 비트라인 배선막(미도시)을 차례로 적층하고, 이 위에 비트라인 캐핑 패턴(337)을 형성한다. 상기 비트라인 캐핑 패턴(337)을 식각 마스크로 이용하여 상기 비트라인 배선막과 상기 비트라인 확산방지막을 차례로 식각하여 비트라인 배선 패턴(332)과 비트라인 확산방지 패턴(331)을 형성한다. 이로써 비트라인(BL)을 형성할 수 있다.
도 13b 및 도 13c를 참조하면, 상기 비트라인 캐핑 패턴(337)을 식각 마스크로 이용하여 상기 비트라인 캐핑 패턴(337) 옆에 노출된 상기 제1 도전 패턴(20d)을 식각하여 비트라인 콘택(DC)을 형성할 수 있다. 또한 상기 비트라인 캐핑 패턴(337) 옆에 노출된 상기 콘택 절연 패턴(30r)도 동시에 식각되어 상기 콘택 절연 패턴(30r)의 상부가 제거될 수 있고 비트라인 콘택(DC) 옆에 리세스 영역(R1)이 형성될 수 있다. 상기 리세스 영역(R1)에 의해 상기 스토리지 노드 패드들(XP)과 상기 패드 분리 패턴(38)의 측벽들이 노출될 수 있다. 상기 식각 공정에서 공정 변수를 조절하여 상기 비트라인 콘택(DC)의 측벽이 경사지도록, 그리고 아래로 갈수록 넓은 폭을 가지도록 형성할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 기판(301)의 전면 상에 스페이서 라이너(321)을 콘포말하게 형성할 수 있다. 그리고 상기 스페이서 라이너(321) 상에 매립 절연막(미도시)을 적층하여 상기 리세스 영역(R1)을 채울 수 있다. 매립 절연막에 대하여 에치백 공정을 진행하여 상기 리세스 영역(R1) 안에 매립 절연 패턴(341)을 형성할 수 있다. 그리고 비트라인(BL)과 상기 비트라인 캐핑 패턴(337)의 측벽을 덮는 상기 스페이서 라이너(321)를 남기고 상기 패드 분리 패턴(38)의 상부면을 노출시킬 수 있다.
도 15a 및 도 15b를 참조하면, 상기 기판(301)의 전면 상에 제1 스페이서막을 콘포말하게 적층하고 에치백하여 상기 스페이서 라이너(321)의 측벽을 덮는 제1 스페이서(323)을 형성한다. 이때 상기 매립 절연 패턴(341)과 상기 패드 분리 패턴(38)의 상부도 일부 식각될 수 있다. 그리고 상기 기판(301)의 전면 상에 제2 스페이서막을 콘포말하게 적층하고 에치백하여 상기 제1 스페이서(323)의 측벽을 덮는 제2 스페이서(325)을 형성한다. 이로써 비트라인 스페이서(SP)를 형성할 수 있다.
도 16a 및 도 16b를 참조하면, 상기 기판(301)의 전면 상에 비트라인들 (BL) 사이의 공간을 채우는 희생 매립막을 적층하고 에치백 공정과 패터닝 공정을 진행하여 비트라인들(BL) 사이에 희생 매립 패턴들(42)을 형성할 수 있다. 희생 매립 패턴들(42)은 바람직하게는 실리콘 산화물, TEOS 또는 TOSZ로 형성될 수 있다. 비트라인들(BL) 사이 그리고 희생 매립 패턴들(42)에서 노드 분리홀들(44H)이 형성될 수 있다. 상기 희생 매립 패턴들(42)은 스토리지 노드 패드들(XP)과 중첩될 수 있다. 상기 기판(301)의 전면 상에 노드 분리막을 적층하여 노드 분리홀들(44H)을 채우고 에치백하여 노드 분리 패턴들(44)을 형성할 수 있다. 노드 분리 패턴들(44)은 예를 들면 실리콘 산화물을 포함할 수 있다.
도 16a 및 도 16b 그리고 도 17a 및 도 17b을 참조하면, 상기 희생 매립 패턴들(42)을 제거하여 매립 절연 패턴(341)과 상기 패드 분리 패턴(38)을 노출시킨다. 식각 공정을 진행하여 상기 비트라인들(BL) 사이에서 노출된 매립 절연 패턴(341)과 상기 패드 분리 패턴(38)을 식각하여 상기 스토리지 노드 패드들(XP)을 노출시키는 스토리지 노드 콘택홀(BCH)을 형성한다. 이때 상기 비트라인 스페이서(SP)의 상부도 일부 식각될 수 있다. 또한 상기 스토리지 노드 패드들(XP)의 상부도 일부 식각될 수 있다.
도 17a 및 도 17b 그리고 도 1a 및 도 1b를 참조하면, 상기 기판(301)의 전면 상에 콘택 확산 방지막(미도시)을 콘포말하게 적층하고 이 위에 콘택 금속막(미도시)을 형성하여 상기 스토리지 노드 콘택홀(BCH)을을 채운다. 콘택 확산 방지막과 콘택 금속막은 모두 금속을 포함하며, 이들의 형성 과정(증착 공정)은 어닐링 공정(약 1000℃의 온도에서 진행됨)보다 낮은 온도(예를 들면 수 백℃, 더 구체적으로 300~400℃의 온도)에서 진행되어 공정 불량을 줄일 수 있다.
후속으로 CMP 공정을 진행하여 상기 비트라인 캐핑 패턴(337)의 상부면을 노출시키는 동시에 콘택 확산 방지 패턴(311)과 콘택 금속 패턴(313)을 형성한다. 콘택 확산 방지 패턴(311)은 콘택 확산 방지막의 일부로 형성된다. 콘택 금속 패턴(313)은 콘택 금속막의 일부로 형성된다. 콘택 확산 방지 패턴(311)과 콘택 금속 패턴(313)은 스토리지 노드 콘택(BC)을 형성할 수 있다. 후속으로 상기 스토리지 노드 콘택(BC)과 상기 비트라인 캐핑 패턴들(337) 상에 도전막을 적층한 후 식각하여 랜딩 패드들(LP)을 형성하고 상기 랜딩 패드들(LP) 사이에 트렌치들을 형성한다. 상기 트렌치들을 절연막으로 채운 후 에치백 또는 CMP 하여 랜딩 패드 분리 패턴들(LPS)을 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법에서는 제2 불순물 영역(3b)의 면적보다 넓은 스토리지 노드 패드(XP)를 형성하고 이를 노출시키는 스토리지 노드 콘택홀(BCH)를 형성한다. 따라서 스토리지 노드 콘택홀(BCH)을 형성할 때 오정렬 마진을 확보할 수 있다. 이로써 공정 불량을 줄일 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 19는 도 18의 'P1' 부분을 확대한 도면이다.
도 18 및 도 19를 참조하면, 본 예에 따른 반도체 메모리 소자에서 비트라인 콘택(DC)은 평면적으로 사각형에 유사하나 비트라인 콘택(DC)의 측벽들(DC_S)이 안쪽으로 함몰된 형태를 가질 수 있다. 또한 평면적으로 스토리지 노드 패드(XP)의 패드 좌 측벽(XP_S(L))은 상기 비트라인 콘택(DC) 쪽으로 돌출될 수 있다. 그 외의 구성은 도 1a 내지 도 3a을 참조하여 설명한 바와 동일/유사할 수 있다.
도 20은 도 18의 평면도를 가지는 반도체 메모리 소자를 제조하는 과정을 나타내는 평면도이다.
도 20을 참조하면, 도 5a의 제2 마스크 패턴(24)은 도 5a처럼 그물망 형태로 형성되지 않고, 도 20처럼 복수개의 서로 이격된 섬 형태로 형성될 수 있다. 제2 마스크 패턴들(24)은 제1 불순물 영역(3d)과 중첩되는 도전막(20)의 상부면을 노출시킬 수 있다. 제2 마스크 패턴들(24)에 의해 노출되는 도전막(20)의 상부면은 그물망 형태를 이룰 수 있다. 후속 공정은 도 5a 내지 도 17b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 21a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 21a에서 랜딩 패드(LP)의 도시는 생략되었다. 도 21b는 본 발명의 실시예들에 따라 도 21a를 A-A’선 및 B-B’선으로 자른 단면도이다. 도 22a 및 도 22b는 도 21b의 ‘P2’ 부분을 확대한 도면들이다.
도 21a, 도 21b 및 도 22a를 참조하면, 본 예에 있어서, 비트라인 콘택(DC)은 높이에 상관 없이 균일한 폭을 가질 수 있다. 즉, 비트라인 콘택(DC)의 상부는 제1 폭(W1)을 가질 수 있고 비트라인 콘택(DC)의 하부는 제2 폭(W2)을 가질 수 있으며, 상기 제1 폭(W1)은 상기 제2 폭(W2)과 실질적으로 같을 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)의 0.9~1.1배일 수 있다. 도 21a에서 비트라인 콘택(DC)의 평면 형태는 원형이 아니며, 제3 방향(X3)으로 길쭉한 바(bar)형태일 수 있다. 상기 비트라인 콘택(DC)은 비트라인(BL)과 중첩된다.
본 예에 있어서는 비트라인 콘택(DC)은 높이에 상관 없이 균일한 폭을 가지므로 비트라인 콘택(DC)과 스토리지 노드 패드(XP) 간의 거리가 상대적으로 멀어질 수 있다. 이로써 BBD 불량을 개선할 수 있다.
상기 비트라인(BL)은 비트라인 확산방지 패턴(331) 및 비트라인 배선 패턴(332) 외에 비트라인 폴리실리콘 패턴(333)을 더 포함할 수 있다. 비트라인 폴리실리콘 패턴(333)은 상기 비트라인 콘택(DC)과 비트라인 확산방지 패턴(331) 사이 그리고 층간절연막(420)과 비트라인 확산방지 패턴(331) 사이에 개재될 수 있다. 상기 비트라인 폴리실리콘 패턴(333)은 상기 비트라인 콘택(DC)과 일체형으로 이루어질 수 있다. 상기 비트라인 폴리실리콘 패턴(333)과 상기 비트라인 콘택(DC)은 서로 동일한 불순물이 동일한 농도로 도핑된 폴리실리콘을 포함할 수 있다. 상기 비트라인 폴리실리콘 패턴(333)과 상기 비트라인 콘택(DC) 사이에는 경계면이 없을 수 있다.
스토리지 노드 패드들(XP) 사이에는 패드 분리 패턴(38)이 개재된다. 상기 패드 분리 패턴(38)과 스토리지 노드 패드들(XP) 사이에는 보조 절연 패턴(401)이 개재될 수 있다. 보조 절연 패턴(401)은 패드 분리 패턴(38)과 다른 물질을 포함할 수 있다. 상기 보조 절연 패턴(401)은 패드 분리 패턴(38)을 구성하는 물질의 유전율보다 작은 유전율을 가지는 물질을 포함할 수 있다. 예를 들면, 패드 분리 패턴(38)은 실리콘 질화물을 포함하고, 상기 보조 절연 패턴(401)은 실리콘 산화물을 포함할 수 있다. 패드 분리 패턴(38), 패드 분리 패턴(38) 및 보조 절연 패턴(401)의 상부면들은 서로 공면을 이룰 수 있다.
상기 층간절연막(420)은 차례로 적층된 제1 내지 제3 층간 절연막들(407, 409, 411)을 포함할 수 있다. 상기 제2 및 제3 층간 절연막들(409, 411)의 측벽들은 비트라인(BL)의 측벽과 정렬될 수 있다. 제1 층간 절연막(407)은 상기 제2 및 제3 층간 절연막들(409, 411) 보다 넓은 폭을 가질 수 있다. 제1 층간 절연막(407)의 측벽은 제1 스페이서(323)의 측벽과 정렬될 수 있다. 상기 제1 내지 제3 층간 절연막들(407, 409, 411)은 각각 서로에 대하여 식각 선택성을 가지는 절연 물질을 포함할 수 있다. . 상기 제1 내지 제3 층간 절연막들(407, 409, 411)은 각각 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 층간 절연막(407)은 실리콘 산화물을 포함할 수 있다. 상기 제2 층간 절연막(409)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를 들면 하프늄 산화물, 알루미늄 산화물, 루테늄 산화물, 이리듐 산화물 중 적어도 하나일 수 있다. 상기 제3 층간 절연막(411)은 실리콘 질화물을 포함할 수 있다.
본 예의 반도체 메모리 소자에서는 비트라인 콘택(DC)과 스토리지 노드 패드(XP) 사이에 도 1b의 콘택 절연 패턴(30r)이 개재되지 않는다. 비트라인 콘택(DC)은 콘택홀(DCH) 안에 배치되며, 스페이서 라이너(321)가 콘택홀(DCH)의 바닥면과 내측벽을 콘포말하게 덮을 수 있다. 매립 절연 패턴(341)은 상기 콘택홀(DCH)을 채울 수 있다. 상기 비트라인 콘택(DC)과 스토리지 노드 패드(XP) 사이에는 상기 매립 절연 패턴(341)과 스페이서 라이너(321)가 개재될 수 있다.
도 21b의 B-B'단면에서 비트라인 (BL) 아래에서 비트라인 콘택(DC)와 패드 분리 패턴(38) 사이에는 콘택 절연 패턴(DCL)이 개재될 수 있다. 상기 콘택 절연 패턴(DCL)은 제1 콘택 절연 패턴(403)과 제2 콘택 절연 패턴(405)을 포함할 수 있다. 상기 제1 콘택 절연 패턴(403)은 상기 콘택홀(DCH)의 측벽인 패드 분리 패턴(38)의 측벽 그리고 층간절연막(420)의 측벽과 접한다. 제2 콘택 절연 패턴(405)은 비트라인 콘택(DC)의 측벽과 접한다. 상기 제1 콘택 절연 패턴(403)은 상기 제2 콘택 절연 패턴(405)의 하부면을 덮을 수 있다. 제1 콘택 절연 패턴(403)과 제2 콘택 절연 패턴(405)은 서로 다른 물질을 포함할 수 있다. 예를 들면, 제 1 콘택 절연 패턴(403)은 실리콘 질화물을 포함할 수 있고, 상기 제2 콘택 절연 패턴(405)은 실리콘 산화물을 포함할 수 있다.
제1 콘택 절연 패턴(403)은 도 22b와 같이 비트라인(BL) 옆에서 콘택홀(DCH)의 측벽을 덮을 수 있다. 제1 콘택 절연 패턴(403)은 스페이서 라이너(321)과 스토리지 노드 패드(XP) 사이에 개재될 수 있다.
본 예에 있어서, 패드 분리 패턴(38)의 상부면은 상기 비트라인 콘택(DC)의 상부면보다 낮을 수 있다. 상기 비트라인 콘택(DC)의 하부면은 상기 스토리지 노드 패드(XP)의 하부면 보다 낮을 수 있다. 상기 비트라인 콘택(DC)과 상기 스토리지 노드 패드(XP)은 기판(301)의 측면 또는 활성부(ACT)의 측면과 접하지 않을 수 있다. 그 외의 구성은 도 1a 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 23a 내지 도 33a는 도 21a의 평면을 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 23b 내지 도 27b, 도 27c 및 도 28b 내지 도 33b는 도 21b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 23b 내지 도 33b는 각각 도 23a 내지 도 33a의 A-A'선 및 B-B'선으로 자른 단면도들에 해당한다.
도 23a 및 도 23b를 참조하면, 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 기판(301)에 소자분리 패턴들(302)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 그리고 워드라인들(WL), 워드라인 캐핑 패턴들(310) 및 제 1 및 제 2 불순물 영역들(3d, 3b)을 형성할 수 있다. 그리고 상기 기판(301) 상에 도전막(20)을 형성할 수 있다. 상기 도전막(20)은 예를 들면 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 도전막(20)을 형성하기 전에, 도 4c에서 설명한 소자분리 패턴(302)의 상부를 선택적으로 제거하여 활성부들(ACT)의 (또는 상기 기판(301)의) 측벽들(301_S)을 노출시키는 공정이 추가적으로 진행될 수도 있다.
도 24a 및 도 24b를 참조하면, 상기 도전막(20) 상에 마스크 패턴들(MK1)을 형성한다. 상기 마스크 패턴들(MK1)은 상기 도전막(20)과 식각 선택성을 가지는 물질로 예를 들면 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 어느 하나를 포함할 수 있다. 상기 마스크 패턴들(MK1)은 제2 방향(X2)과 제3 방향(X3)을 따라 2차원적으로 배열되어 어레이를 이루는 직사각형들 형태로 형성될 수 있다. 상기 마스크 패턴들(MK1)은 상기 제2 불순물 영역들(3b)와 중첩될 수 있다. 상기 마스크 패턴들(MK1)을 식각 마스크로 이용하여 상기 도전막(20)을 식각하여 도전 패턴들(20p)을 형성하고 이들 사이에서 갭 영역들(GP)이 형성될 수 있다. 상기 갭 영역들(GP)은 소자 분리 패턴(302), 활성부들(ACT), 워드라인 캐핑 패턴(310) 및 게이트 유전막(307)을 부분적으로 노출시킬 수 있다.
도 25a 및 도 25b를 참조하면, 열산화 공정을 진행하여 도전 패턴들(20p)의 측면 상에 보조 절연 패턴들(401)을 형성할 수 있다. 상기 갭 영역(GP)에 의해 노출된 활성부들(ACT)의 표면에도 상기 보조 절연 패턴들(401)이 형성될 수 있다. 상기 보조 절연 패턴들(401)은 실리콘 산화물로 형성될 수 있다. 그리고 패드 분리막을 적층하여 상기 갭 영역들(GP)을 채우고 에치백하여 상기 갭 영역들(GP) 안에 패드 분리 패턴(38)을 형성할 수 있다. 패드 분리 패턴(38)은 평면적으로 격자 형태를 가질 수 있다.
도 23a 내지 도 25b에서, 2차원적으로 어레이를 이루는 직사각형 형태들의 마스크 패턴들(MK1)을 이용하여 상기 도전막(20)을 한번에 식각하고 패드 분리 패턴(38)을 형성하였다. 그러나, 다른 예에 있어서, 마스크 패턴들은 각각 제2 방향(X2)으로 길쭉한 라인 형태를 가지고 도전막은 식각되어 제2방향(X2)으로 길쭉한 라인 형태의 예비 도전 패턴들을 형성하고, 이들 사이에 라인 형태의 제1 패드 분리 패턴이 형성될 수 있다. 그리고 그 후에, 제3 방향(X3)으로 길쭉한 라인 형태의 추가적인 마스크 패턴을 이용하여 예비 도전 패턴들과 제1 패드 분리 패턴을 식각하여, 최종적으로 2차원적으로 어레이를 이루는 직사각형 형태들의 도전 패턴들(20p)을 형성하고, 이들 사이에 제2 패드 분리 패턴을 채워 최종적으로 격자 형태의 패드 분리 패턴(38)을 형성할 수도 있다.
도 25a 및 도 25b, 그리고 도 26a 및 도 26b를 참조하면, 상기 마스크 패턴들(MK1)을 제거하여 상기 도전 패턴들(20p)의 상부면을 노출시킬 수 있다. 상기 도전 패턴들(20p)과 상기 패드 분리 패턴(38) 상에 층간절연막(420)을 형성한다. 상기 층간절연막(420)은 차례로 적층된 제1 내지 제3 층간 절연막들(407, 409, 411)을 포함할 수 있다. 상기 제1 층간절연막(407)은 예를 들면 실리콘 산화물을 포함하고, 상기 제2 층간절연막(409)은 금속산화물을 포함할 수 있다. 상기 제3 층간절연막(411)은 실리콘 질화물을 포함할 수 있다.
도 26a 및 도 26b 그리고 도 27a 및 도 27b를 참조하면, 상기 제1 불순물 영역들(3d) 상의 상기 층간절연막(420)과 상기 패드 분리 패턴(38)을 식각하여 상기 제1 불순물 영역들(3d)을 노출시키는 콘택홀들(DCH)을 형성할 수 있다. 이때, 상기 패드 분리 패턴(38)에 인접한 상기 도전 패턴들(20p)도 일부 식각되어 스토리지 노드 패드들(XP)이 형성될 수 있다. 상기 기판(301)의 전면 상에 제1 콘택 절연막과 희생막을 콘포말하게 순차적으로 형성한 후에 제1 콘택 절연막과 희생막에 대하여 이방성 식각 공정을 진행하여, 콘택홀들(DCH)의 내벽을 순차적으로 덮는 제1 콘택 절연 패턴(403)과 희생 패턴(404)을 형성할 수 있다. 제1 콘택 절연 패턴(403)과 희생 패턴(404)은 각각 서로에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 제1 콘택 절연 패턴(403)은 실리콘 질화물을 포함할 수 있고, 희생 패턴(404)은 실리콘 산화물을 포함할 수 있다.
도 27c를 참조하면, 상기 기판(301)의 전면 상에 폴리실리콘막(333L), 비트라인 확산방지막(331L), 비트라인 배선막(332L) 및 비트라인 캐핑막(337L)을 순차적으로 형성할 수 있다. 폴리실리콘막(333L)에는 불순물이 도핑될 수 있다. 폴리실리콘막(333L)은 상기 콘택홀(DCH)을 채울 수 있다. 상기 폴리실리콘막(333L)을 적층 후에 CMP 또는 에치백 공정을 진행하여 상기 폴리실리콘막(333L)의 상부면이 평탄해지도록 할 수 있다.
도 27c, 도 28a 및 도 28b를 참조하면, 상기 비트라인 캐핑막(337L), 비트라인 배선막(332L), 비트라인 확산방지막(331L) 및 폴리실리콘막(333L)을 순차적으로 식각하여 상기 층간절연막(420)의 상부면을 노출시키는 동시에 비트라인 캐핑 패턴(337) 및 비트라인(BL)을 형성한다. 상기 비트라인(BL) 아래에 상기 콘택홀(DCH)을 채우는 예비 비트라인 콘택(333p)이 위치할 수 있다. 그리고 상기 비트라인 캐핑 패턴(337)과 상기 비트라인(BL)의 측벽을 순차적으로 덮는 제1 보호 스페이서(413) 및 제2 보호 스페이서(415)를 형성할 수 있다. 상기 제1 보호 스페이서(413) 및 제2 보호 스페이서(415)은 서로에 대해 식각 선택성을 가지는 물질을 포함할 수 있다. 상기 제2 보호 스페이서(415)은 상기 희생 패턴(404)과 동일한 물질을 포함할 수 있다. 상기 제1 보호 스페이서(413)은 상기 비트라인 캐핑 패턴(337) 및 제3 층간절연막(411)과도 식각 선택성을 가지는 물질을 포함할 수 있다. 상기 제1 보호 스페이서(413)은 예를 들면, SiOC를 포함할 수 있다.
도 28a 및 도 28b 그리고 도 29a 및 도 29b를 참조하면, 상기 희생 패턴(404)을 제거하여 예비 비트라인 콘택(333p)과 제1 콘택 절연 패턴(403) 사이에 보이드 영역(VD)을 형성할 수 있다. 이때 상기 희생 패턴(404)과 동일한 물질로 이루어지는 상기 제2 보호 스페이서(415)도 같이 제거될 수 있다. 이로써 상기 제2 보호 스페이서(415)의 측벽이 노출될 수 있다. 이때 상기 제1 보호 스페이서(413)은 상기 비트라인 캐핑 패턴(337) 및 비트라인(BL)을 보호할 수 있다. 상기 보이드 영역(VD)은 상기 비트라인(BL) 아래에도 형성될 수 있다.
도 29a 및 도 29b 그리고 도 30a 및 도 30b를 참조하면, 상기 제1 보호 스페이서(413)을 제거할 수 있다. 그리고 상기 비트라인 캐핑 패턴(337)을 식각 마스크로 이용하여 상기 예비 비트라인 콘택(333p)을 식각하여 비트라인 콘택(DC)을 형성할 수 있다. 이때 상기 보이드 영역(VD)에 의해 상기 예비 비트라인 콘택(333p)을 식각하는 에천트가 상기 콘택홀(DCH) 안으로 침투하기가 용이하여 상기 비트라인 콘택(DC)이 높이에 상관없이 균일한 폭을 가지도록 형성될 수 있다. 상기 식각 공정에서, 상기 제1 콘택 절연 패턴(403)은 스토리지 노드 패드(XP)가 식각되지 않도록 보호할 수 있다. 상기 식각 공정에서, 스토리지 노드 패드(XP)의 측면을 덮는 상기 제1 콘택 절연 패턴(403)는 제거될 수 있다. 또는 다른 예에 있어서, 스토리지 노드 패드(XP)의 측면을 덮는 상기 제1 콘택 절연 패턴(403)은 잔존할 수도 있다. 이렇게 잔존하는 경우 도 22b의 구조가 형성될 수 있다. 상기 식각 공정에 의해 상기 층간절연막(420)의 제3 및 제2 층간절연막들(411, 409)도 식각되어 제1 층간절연막(407)의 상부면이 노출될 수 있다.
도 31a 및 도 31b를 참조하면, 상기 기판(301)의 전면 상에 스페이서 라이너(321)을 콘포말하게 형성할 수 있다. 이때 상기 스페이서 라이너(321)의 일부는 상기 비트라인(BL) 아래의 보이드 영역(VD)도 채워 제2 콘택 절연 패턴(405)을 구성할 수 있다. 상기 스페이서 라이너(321) 상에 매립 절연막(미도시)을 적층하여 상기 콘택홀(DCH)을 채울 수 있다. 매립 절연막에 대하여 에치백 공정을 진행하여 상기 콘택홀(DCH) 안에 매립 절연 패턴(341)을 형성할 수 있다.
도 32a 및 도 32b를 참조하면, 상기 기판(301)의 전면 상에 제1 스페이서막을 콘포말하게 적층하고 에치백하여 상기 스페이서 라이너(321)의 측벽을 덮는 제1 스페이서(323)을 형성한다. 이때 제1 층간절연막(407)도 식각되어 상기 스토리지 노드 패드들(XP)의 상부면이 노출될 수 있다. 또한, 상기 매립 절연 패턴(341)과 상기 스페이서 라이너(321)도 부분적으로 노출될 수 있다. 그리고 상기 기판(301)의 전면 상에 제2 스페이서막을 콘포말하게 적층하고 에치백하여 상기 제1 스페이서(323)의 측벽을 덮는 제2 스페이서(325)을 형성한다. 이로써 비트라인 스페이서(SP)를 형성할 수 있다.
도 33a 및 도 33b를 참조하면, 도 16a 및 도 16b를 참조하여 설명한 바와 같이, 희생 매립 패턴들(42)과 노드 분리 패턴들(44)을 형성한다. 상기 희생 매립 패턴들(42)을 제거하여 매립 절연 패턴(341)과 상기 스토리지 노드 패드들(XP)을 노출시킨다. 식각 공정을 진행하여 상기 비트라인들(BL) 사이에서 노출된 매립 절연 패턴(341)과 상기 스토리지 노드 패드들(XP)을 일부 식각하여 상기 스토리지 노드 패드들(XP)을 노출시키는 스토리지 노드 콘택홀(BCH)을 형성한다. 후속 공정은 도 1a 및 도 1b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 34a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 34a에서 랜딩 패드(LP)의 도시는 생략되었다. 도 34b는 본 발명의 실시예들에 따라 도 34a를 A-A’선 및 B-B’선으로 자른 단면도이다. 도 35는 도 34b의 ‘P2’ 부분을 확대한 도면이다.
도 34a, 도 34b 및 도 35를 참조하면, 비트라인 콘택(DC)은 평면적으로 원형 또는 타원형 형태를 가질 수 있다. 스토리지 노드 패드(XP)의 평면적 크기는 도 1a를 참조하여 설명한 스토리지 노드 패드(XP)의 평면적 크기와 조금씩 다를 수 있다. 스토리지 노드 패드(XP)의 형태는 도 1a를 참조하여 설명한 스토리지 노드 패드(XP)와 유사할 수 있다.
비트라인 콘택(DC)와 스토리지 노드 패드(XP) 사이에는 콘택 절연 패턴(DCL)이 개재될 수 있다. 콘택 절연 패턴(DCL)은 도 37a에 개시된 바와 같이 평면적으로 링 형태를 가질 수 있다. 콘택 절연 패턴(DCL)은 비트라인 콘택(DC)을 둘러쌀 수 있다. 콘택 절연 패턴(DCL)은 비트라인(BL) 옆에서 제2 높이(H2)를 가질 수 있다. 콘택 절연 패턴(DCL)은 상기 비트라인(BL) 아래에서 상기 제2 높이(H2)보다 큰 제3 높이(H3)를 가질 수 있다.
콘택 절연 패턴(DCL)은 실리콘 질화물의 유전율보다 작은 유전율을 가지는 물질을 포함할 수 있다. 이렇게 낮은 유전율을 가지는 콘택 절연 패턴(DCL)이 비트라인 콘택(DC)와 스토리지 노드 패드(XP) 사이에 개재되어 BBD 불량을 개선할 수 있다. 상기 콘택 절연 패턴(DCL)은 제4 폭(W4)을 가질 수 있다. 개재되어 BBD 불량을 개선하기에 적절한 상기 제4 폭(W4)은 약 4nm~10nm일 수 있다.
상기 비트라인 콘택(DC)의 상부는 제1 폭(W1)을 가질 수 있다. 상기 비트라인 콘택(DC)의 하부는 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 상기 비트라인 콘택(DC)의 중간 부분은 상기 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다.
상기 콘택 절연 패턴(DCL)은 연장되어 상기 비트라인 콘택(DC)의 상부 옆에 인접할 수 있다. 상기 콘택 절연 패턴(DCL)과 상기 비트라인 콘택(DC)의 상부 사이에는 매립 절연 패턴(341)이 개재될 수 있다. 상기 매립 절연 패턴(341)은 아래로 갈수록 폭이 좁아질 수 있다.
상기 비트라인 콘택(DC)의 하부면은 스토리지 노드 패드들(XP)의 하부면보다 낮을 수 있다. 상기 비트라인 콘택(DC)의 상부면은 패드 분리 패턴(38)의 상부면보다 높을 수 있다. 제1 스토리지 노드 패드(XP(1))는 제2 활성부(ACT(2))의 일 측벽(301_S)과 접할 수 있다. 제2 스토리지 노드 패드(XP(2))는 제3 활성부(ACT(3))의 일 측벽(301_S)과 접할 수 있다.
패드 분리 패턴(38)과 비트라인(BL) 사이에는 층간절연막(420)이 개재될 수 있다. 상기 층간절연막(420)은 차례로 적층된 제1 및 제2 층간절연막들(407, 409)을 포함할 수 있다. 제1 및 제2 층간절연막들(407, 409)은 각각 서로 다른 물질을 포함할 수 있다. 예를 들면 상기 제1 층간절연막(407)은 실리콘 산화물을 포함할 수 있다. 상기 제2 층간절연막(409)은 실리콘 질화물을 포함할 수 있다. 상기 층간절연막(420)의 측벽은 제1 스페이서(323)의 측벽과 정렬될 수 있다. 그 외의 구성은 도 1a 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 36a 및 도 37a는 도 34a의 평면도를 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 36b, 도 36c 그리고 도 37b 내지 도 37f는 도 34b의 단면을 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 36b 및 도 37b는 각각 도 36a 및 도 37a의 A-A'선 및 B-B'선으로 자른 단면도들에 해당한다.
도 36a 및 도 36b를 참조하면, 도 4c와 같이 소자분리 패턴(302)의 상부를 선택적으로 제거하여 활성부들(ACT)의 (또는 상기 기판(301)의) 측벽들(301_S)을 노출된 상태에서 기판(301)의 전면 상에 도 23b처럼 도전막(20)을 형성한다. 그리고 상기 도전막(20) 상에 마스크 패턴들(MK1)을 형성한다. 마스크 패턴들(MK1)을 식각 마스크로 이용하여 상기 도전막(20)을 식각하여 도전 패턴들(20p)을 형성하고 이들 사이에 갭 영역(GP)을 형성한다. 상기 식각 공정에 의해 상기 소자 분리 패턴(302) 및 상기 기판(301)의 일부도 식각될 수 있다. 상기 도전 패턴들(20p)의 평면 형태는 도 24a에 개시된 바와 동일/유사하나, 그 크기나 위치가 조금씩 다를 수 있다.
도 36b 및 도 36c를 참조하면, 패드 분리막을 적층하여 상기 갭 영역들(GP)을 채우고 에치백하여 상기 갭 영역들(GP) 안에 패드 분리 패턴(38)을 형성할 수 있다. 패드 분리 패턴(38)은 평면적으로 격자 형태를 가질 수 있다. 패드 분리 패턴(38)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물로 형성될 수 있다. 패드 분리 패턴(38)은 평면적으로 격자 형태를 가질 수 있다.
상기 마스크 패턴들(MK1)을 제거하여 상기 도전 패턴들(20p)의 상부면을 노출시킬 수 있다. 상기 도전 패턴들(20p)과 상기 패드 분리 패턴(38) 상에 층간절연막(420)을 형성한다. 상기 층간절연막(420)은 차례로 적층된 제1 내지 제3 층간 절연막들(407, 409, 411)을 포함할 수 있다. 상기 제1 층간절연막(407)과 상기 제3 층간절연막(411)은 예를 들면 실리콘 산화물을 포함하고, 상기 제2 층간절연막(409)은 실리콘 질화물을 포함할 수 있다.
도 36c, 도 37a 및 도 37b를 참조하면, 상기 제1 불순물 영역들(3d) 상의 상기 층간절연막(420)과 상기 패드 분리 패턴(38)을 식각하여 상기 제1 불순물 영역들(3d)을 노출시키는 콘택홀들(DCH)을 형성할 수 있다. 이때, 상기 패드 분리 패턴(38)에 인접한 상기 도전 패턴들(20p)도 일부 식각되어 스토리지 노드 패드들(XP)이 형성될 수 있다. 그리고 상기 기판(301)의 전면 상에 콘택 절연막을 콘포말하게 형성한 후 이방성 식각하여 상기 콘택홀들(DCH) 안에 콘택 절연 패턴(DCL)을 형성하고, 상기 제1 불순물 영역들(3d)을 노출시킨다. 상기 이방성 식각 공정에서 상기 제3 층간절연막(411)이 제거되고 상기 제2 층간절연막(409)의 상부면이 노출될 수 있다. 상기 콘택 절연 패턴(DCL)은 예를 들면 실리콘 산화물을 포함할 수 있다.
도 37c를 참조하면, 폴리실리콘막을 형성하여 상기 콘택홀들(DCH)을 채우고 에치백하여 상기 제2 층간절연막(409)의 상부면을 노출시키는 동시에 상기 콘택홀들(DCH) 안에 예비 비트라인 콘택(333p)을 형성한다. 상기 기판(301)의 전면 상에 비트라인 확산방지막(331L), 비트라인 배선막(332L) 및 비트라인 캐핑막(337L)을 순차적으로 형성할 수 있다.
도 37c 및 도 37d를 참조하면, 상기 비트라인 캐핑막(337L), 비트라인 배선막(332L), 및 비트라인 확산방지막(331L)을 순차적으로 식각하여 상기 층간절연막(420)의 상부면을 노출시키는 동시에 비트라인 캐핑 패턴(337) 및 비트라인(BL)을 형성한다. 상기 비트라인(BL) 아래에 예비 비트라인 콘택(333p)을 식각하여 비트라인 콘택(DC)을 형성할 수 있다. 이때 상기 비트라인(BL) 옆에서 상기 비트라인 콘택(DC)의 하부는 상기 콘택 절연 패턴(DCL)과 접하도록 형성될 수 있다. 상기 비트라인 콘택(DC) 옆에 리세스 영역(R1)이 형성된다.
도 37d 및 도 37e를 참조하면, 상기 기판(301)의 전면 상에 스페이서 라이너(321)을 콘포말하게 형성할 수 있다. 상기 스페이서 라이너(321) 상에 매립 절연막(미도시)을 적층하여 상기 리세스 영역(R1)을 채울 수 있다. 매립 절연막에 대하여 에치백 공정을 진행하여 상기 콘택홀(DCH) 안에 매립 절연 패턴(341)을 형성할 수 있다.
도 37e 및 도 37f를 참조하면, 상기 기판(301)의 전면 상에 제1 스페이서막을 콘포말하게 적층하고 에치백하여 상기 스페이서 라이너(321)의 측벽을 덮는 제1 스페이서(323)을 형성한다. 이때 상기 층간절연막(420)도 식각되어 상기 스토리지 노드 패드들(XP)의 상부면이 노출될 수 있다. 또한, 상기 매립 절연 패턴(341)도 부분적으로 노출될 수 있다. 그리고 상기 기판(301)의 전면 상에 제2 스페이서막을 콘포말하게 적층하고 에치백하여 상기 제1 스페이서(323)의 측벽을 덮는 제2 스페이서(325)을 형성한다. 이로써 비트라인 스페이서(SP)를 형성할 수 있다. 후속 공정은 도 33a 및 도 33b 그리고 도 1a 및 도 1b를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판에 배치되어 제1 활성부를 정의하는 소자분리 패턴;
상기 제1 활성부 상의 제1 스토리지 노드 패드;
상기 기판 내에 배치되며 상기 제1 활성부를 가로지르는 워드라인;
상기 제1 스토리지 노드 패드 상에 위치하며 상기 워드라인과 교차하는 비트라인;
상기 비트라인의 일측에 배치되며 상기 제1 스토리지 노드 패드에 인접하는 스토리지 노드 콘택; 및
상기 스토리지 노드 콘택과 상기 제1 스토리지 노드 패드 사이에 개재되는 오믹층을 포함하되,
상기 오믹층의 하부면은 라운드지는 반도체 메모리 소자. - 제1 항에 있어서,
상기 소자 분리 패턴에 의해 정의되며 상기 제1 활성부에 인접하는 제2 활성부;
상기 제2 활성부 상에 배치되는 제2 스토리지 노드 패드;
상기 제1 스토리지 노드 패드와 상기 제2 스토리지 노드 패드 사이의 패드 분리 패턴; 및
상기 워드라인 상의 워드라인 캐핑 패턴을 더 포함하며,
상기 패드 분리 패턴은 연장되어 상기 워드라인 캐핑 패턴의 상부면과 접하는 반도체 메모리 소자. - 제2 항에 있어서,
상기 제1 스토리지 노드 패드와 상기 패드 분리 패턴 사이 그리고 상기 제2 스토리지 노드 패드와 상기 패드 분리 패턴 사이에 개재되는 보조 절연 패턴을 더 포함하되,
상기 보조 절연 패턴은 상기 패드 분리 패턴과 서로 다른 물질을 가지는 반도체 메모리 소자. - 제2 항에 있어서,
상기 패드 분리 패턴은 연장되어 상기 제1 스토리지 노드 패드와 상기 제2 스토리지 노드 패드의 상부면들을 덮는 반도체 메모리 소자. - 제4 항에 있어서,
상기 소자 분리 패턴에 의해 정의되며 상기 제1 활성부에 인접하며 상기 제2 비트라인 아래에 위치하는 제2 활성부; 및
상기 비트라인과 상기 제2 활성부 사이에 개재되는 비트라인 콘택을 더 포함하되,
상기 비트라인 콘택의 상부면은 상기 패드 분리 패턴의 상부면과 같은 레벨에 위치하는 반도체 메모리 소자. - 제2 항에 있어서,
상기 제1 스토리지 노드 패드, 상기 제2 스토리지 노드 패드 및 상기 패드 분리 패턴의 상부면들은 서로 같은 레벨에 위치하는 반도체 메모리 소자. - 제2 항에 있어서,
상기 비트라인은 상기 패드 분리 패턴 상을 가로지르고,
상기 반도체 메모리 소자는:
상기 비트라인 측벽을 덮는 제1 스페이서; 및
상기 패드 분리 패턴과 상기 비트라인 사이에 차례로 개재되는 제1 내지 제3 절연 패턴들을 더 포함하며,
상기 제1 및 제2 절연 패턴들의 측벽들은 상기 비트라인의 측벽과 정렬되고,
상기 제3 절연 패턴의 측벽은 상기 제1 스페이서의 측벽과 정렬되는 반도체 메모리 소자. - 제1 항에 있어서,
상기 스토리지 노드 콘택은 폴리실리콘을 배제하는 반도체 소자. - 제1 항에 있어서,
상기 소자 분리 패턴에 의해 정의되며 상기 제1 활성부에 인접하며 상기 제2 비트라인 아래에 위치하는 제2 활성부; 및
상기 비트라인과 상기 제2 활성부 사이에 개재되는 비트라인 콘택을 더 포함하되,
상기 소자분리 패턴은 상기 기판의 상기 제1 활성부의 제1 측면을 노출시키고,
상기 비트라인 콘택은 상기 제1 측면과 접하는 반도체 메모리 소자. - 제 9 항에 있어서,
상기 기판의 상기 제1 활성부는 상기 소자분리 패턴에 의해 노출되며 상기 제1 측면과 반대되는 제2 측면을 가지고,
상기 비트라인 콘택은 상기 제2 측면과 더 접하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 소자 분리 패턴에 의해 정의되며 상기 제1 활성부에 인접하며 상기 제2 비트라인 아래에 위치하는 제2 활성부; 및
상기 비트라인과 상기 제2 활성부 사이에 개재되는 비트라인 콘택을 더 포함하되,
상기 비트라인 콘택의 하부의 폭은 상기 비트라인의 상부 폭 보다 넓은 반도체 메모리 소자. - 제11 항에 있어서,
상기 비트라인 콘택은 중간 부분의 폭은 상기 비트라인 콘택의 하부의 폭보다 넓은 반도체 메모리 소자. - 제 1 항에 있어서,
상기 소자 분리 패턴에 의해 정의되며 상기 제1 활성부에 인접하며 상기 제2 비트라인 아래에 위치하는 제2 활성부; 및
상기 비트라인과 상기 제2 활성부 사이에 개재되는 비트라인 콘택을 더 포함하되,
상기 스토리지 노드 패드의 하단은 상기 비트라인 콘택의 하단과 동일하거나 보다 높은 레벨에 위치하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 소자분리 패턴은 상기 기판의 상기 제1 활성부의 제1 측면을 노출시키고,
상기 제1 스토리지 노드는 상기 제1 측면과 접하는 반도체 메모리 소자. - 제 14항에 있어서,
상기 기판의 상기 제1 활성부는 상기 소자분리 패턴에 의해 노출되며 상기 제1 측면과 반대되는 제2 측면을 가지고,
상기 제1 스토리지 노드는 상기 제2 측면과 접하는 반도체 메모리 소자. - 제1 항에 있어서,
상기 소자 분리 패턴에 의해 정의되며 상기 제1 활성부에 인접하며 상기 제2 비트라인 아래에 위치하는 제2 활성부;
상기 비트라인과 상기 제2 활성부 사이에 개재되는 비트라인 콘택; 및
상기 비트라인 콘택의 하부와 상기 제1 스토리지 노드 패드 사이에 개재되는 콘택 절연 패턴을 더 포함하되,
상기 콘택 절연 패턴은 실리콘 질화물의 유전율보다 낮은 유전율을 가지는 물질을 포함하는 반도체 메모리 소자. - 제16 항에 있어서,
상기 비트라인 콘택의 상부와 상기 콘택 절연 패턴 사이에 개재되는 매립 절연 패턴을 더 포함하되,
상기 매립 절연 패턴은 상기 기판에 가까울수록 폭이 작아지는 반도체 메모리 소자. - 제16 항에 있어서,
상기 콘택 절연 패턴은 상기 비트라인 아래로 연장되며,
상기 콘택 절연 패턴은 상기 비트라인 콘택과 상기 제1 스토리지 노드 패드 사이에서 제1 높이를 가지고, 상기 비트라인 아래에서 상기 제1 높이보다 큰 제2 높이를 가지는 반도체 메모리 소자. - 기판에 배치되어 제1 활성부를 정의하는 소자분리 패턴;
상기 제1 활성부 상의 제1 스토리지 노드 패드;
상기 기판 내에 배치되며 상기 제1 활성부를 가로지르는 워드라인;
상기 제1 스토리지 노드 패드 상에 위치하며 상기 워드라인과 교차하는 비트라인; 및
상기 비트라인의 일측에 배치되며 상기 제1 스토리지 노드 패드에 인접하는 스토리지 노드 콘택을 포함하되,
상기 스토리지 노드 콘택은 콘택 금속 패턴과 이의 측벽과 하부면을 감싸는 콘택 확산 방지 패턴을 포함하고,
상기 콘택 확산 방지 패턴의 하부면은 라운드지는 반도체 메모리 소자. - 기판에 배치되어 제1 방향으로 나란히 인접한 제 1 내지 제3 활성부들을 정의하는 소자분리 패턴;
상기 제1 내지 제3 활성부들 상에 각각 배치되는 제1 내지 제3 불순물 영역들;
상기 기판 내에 배치되며 상기 제1 및 제2 활성부들을 가로지르는 워드라인;
상기 워드라인 상의 워드라인 캐핑 패턴;
상기 제1 활성부 상에 배치되는 비트라인 콘택;
상기 비트라인 콘택 상에 위치하며 상기 워드라인과 교차하는 비트라인;
상기 제2 활성부 상에 배치되는 제1 스토리지 노드 패드;
상기 제3 활성부 상에 배치되는 제2 스토리지 노드 패드;
상기 제1 스토리지 노드 패드와 상기 제2 스토리지 노드 패드 사이의 패드 분리 패턴;
상기 비트라인 콘택의 상부와 상기 제1 스토리지 노드 패드 사이의 매립 절연 패턴; 및
상기 매립 절연 패턴의 하부와 상기 제1 스토리지 노드 패드 사이의 콘택 절연 패턴을 포함하되,
상기 콘택 절연 패턴은 실리콘 질화물의 유전율보다 작은 유전율을 가지는 물질을 포함하고,
상기 콘택 절연 패턴은 4nm~10nm의 폭을 가지는 반도체 메모리 소자.
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