CN115411039A - 半导体存储器件 - Google Patents

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CN115411039A CN202210591218.3A CN202210591218A CN115411039A CN 115411039 A CN115411039 A CN 115411039A CN 202210591218 A CN202210591218 A CN 202210591218A CN 115411039 A CN115411039 A CN 115411039A
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安容奭
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李基硕
李明东
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Abstract

一种半导体存储器件，包括：器件隔离图案，在衬底上并限定第一有源部分；在第一有源部分上的第一存储节点焊盘；在衬底中并延伸跨过第一有源部分的字线；在第一存储节点焊盘上并跨越字线的位线；在位线的一侧上并与第一存储节点焊盘相邻的存储节点接触；以及在存储节点接触和第一存储节点焊盘之间的欧姆接触层。欧姆接触层的底表面被圆化。

Description

半导体存储器件
技术领域
本发明构思涉及半导体存储器件及制造其的方法。
背景技术
半导体器件因其小尺寸、多功能性和/或低制造成本而在电子工业中具有优势。然而，随着电子工业的显著发展，半导体器件正在高度集成。为了高集成度，半导体器件的图案的线宽正在减小。然而，需要新的曝光技术和/或昂贵的曝光技术来形成高度集成的半导体器件的精细图案。因此，最近对新的集成技术进行了各种研究。
发明内容
本发明构思的一些实施方式提供了可靠性提高的半导体存储器件。
本发明构思的一些实施方式提供了一种制造半导体存储器件的方法，该方法能够减少缺陷。
根据本发明构思的一些实施方式，一种半导体存储器件可以包括：器件隔离图案，在衬底上并且限定第一有源部分；在第一有源部分上的第一存储节点焊盘；字线，在衬底中并延伸跨过第一有源部分；在第一存储节点焊盘上并跨越字线的位线；存储节点接触，在位线的一侧并与第一存储节点焊盘相邻；以及在存储节点接触和第一存储节点焊盘之间的欧姆接触层。欧姆接触层的底表面可以被圆化。
根据本发明构思的一些实施方式，一种半导体存储器件可以包括：器件隔离图案，在衬底上并且限定第一有源部分；在第一有源部分上的第一存储节点焊盘；字线，在衬底中并延伸跨过第一有源部分；在第一存储节点焊盘上并跨越字线的位线；以及在位线的一侧并与第一存储节点焊盘相邻的存储节点接触。存储节点接触可以包括接触金属图案和接触扩散阻挡图案，接触扩散阻挡图案围绕接触金属图案的侧壁和接触金属图案的底表面。接触扩散阻挡图案的底表面可以被圆化。
根据本发明构思的一些实施方式，一种半导体存储器件可以包括：器件隔离图案，在衬底上并且限定在第一方向上彼此并排相邻的第一有源部分、第二有源部分和第三有源部分；分别在第一有源部分、第二有源部分和第三有源部分中的第一杂质区、第二杂质区和第三杂质区；字线，在衬底中并延伸跨过第一有源部分和第二有源部分；在字线上的字线覆盖图案；在第一有源部分上的位线接触；在位线接触上并跨越字线的位线；在第二有源部分上的第一存储节点焊盘；在第三有源部分上的第二存储节点焊盘；在第一存储节点焊盘和第二存储节点焊盘之间的焊盘分离图案；在第一存储节点焊盘和位线接触的上部之间的掩埋电介质图案；以及在第一存储节点焊盘和位线接触的下部之间的接触电介质图案。接触电介质图案可以包括其介电常数小于硅氮化物的介电常数的材料，或可以由其介电常数小于硅氮化物的介电常数的材料形成。接触电介质图案可以具有在约4nm和约10nm之间的宽度。
根据本发明构思的一些实施方式，一种制造半导体存储器件的方法可以包括：在衬底上形成器件隔离图案，以限定多个有源部分中的每个；去除器件隔离图案的上部以暴露所述多个有源部分的侧壁；在有源部分中形成多个第一杂质区和多个第二杂质区；形成覆盖衬底的导电层；蚀刻所述导电层以形成多个第一导电图案和第二导电图案，所述多个第一导电图案分别重叠所述多个第一杂质区，所述多个第一导电图案中的每个第一导电图案为圆形形状，并且第二导电图案重叠所述多个第二杂质区；形成覆盖相应的第一导电图案的多个接触覆盖图案；去除第二导电图案的上部以减小第二导电图案的厚度；蚀刻第二导电图案以形成分别重叠所述多个第二杂质区的多个存储节点焊盘；在所述多个存储节点焊盘中的两个相邻存储节点焊盘之间形成焊盘分离图案；在所述多个第一导电图案上形成多条位线；以及蚀刻位线下方的所述多个第一导电图案以形成多个位线接触。
根据本发明构思的一些实施方式，一种制造半导体存储器件的方法可以包括：在衬底上形成器件隔离图案以限定多个有源部分中的每个；在所述多个有源部分中形成多个第一杂质区和多个第二杂质区；形成覆盖衬底的整个表面的导电层；蚀刻所述导电层以形成彼此间隔开的多个导电图案，所述多个导电图案重叠所述多个第二杂质区，所述衬底和所述器件隔离图案被部分暴露于所述多个导电图案中的两个相邻导电图案之间的间隙区域；形成填充间隙区域的焊盘分离图案，当在平面图中观察时，焊盘分离图案具有栅格形状，并且重叠所述多个第一杂质区域；在导电图案和焊盘分离图案上形成层间电介质层；在所述多个第一杂质区上部分蚀刻层间电介质层、焊盘分离图案和所述多个导电图案，以形成暴露所述多个第一杂质区的接触孔，并形成多个存储节点焊盘；形成覆盖接触孔的内侧壁的接触电介质图案；形成填充接触孔的多晶硅层；在多晶硅层上顺序堆叠含金属层和覆盖层；以及顺序蚀刻覆盖层、含金属层和多晶硅层，以形成位线和在位线下方的位线接触。
附图说明
图1A示出了根据本发明构思的一些实施方式的半导体存储器件的平面图。
图1B示出了沿图1A的线A-A'和B-B'截取的剖视图。
图2A至图2C示出了图1A的部分P1的放大图。
图3A示出了图1B的部分P2的放大图。
图3B示出了图1B的部分P3的放大图。
图4A至图17A示出了显示制造图1A的半导体存储器件的方法的平面图。
图4B、图4C、图5B至图13B、图13C、以及图14B至图17B示出了显示制造图1B的半导体存储器件的方法的剖视图。
图18示出了根据本发明构思的一些实施方式的半导体存储器件的平面图。
图19示出了图18的部分P1的放大图。
图20示出了平面图，显示制造具有图18的平面图的半导体存储器件的方法。
图21A示出了平面图，显示根据本发明构思的一些实施方式的半导体存储器件。
图21B示出了沿图21A的线A-A'和B-B'截取的剖视图。
图22A和图22B示出了图21B的部分P2的放大图。
图23A至图33A示出了平面图，显示制造具有图21A的平面图的半导体存储器件的方法。
图23B至图27B、图27C、图28B至图33B示出了显示制造图21B的半导体存储器件的方法的剖视图。
图34A示出了平面图，显示根据本发明构思的一些实施方式的半导体存储器件。
图34B示出了沿图34A的线A-A'和B-B'截取的剖视图。
图35示出了图34B的部分P2的放大图。
图36A和图37A示出了平面图，显示制造具有图34A的平面图的半导体存储器件的方法。
图36B、图36C、以及图37B至图37F示出了剖视图，显示制造具有图34B的剖视图的半导体存储器件的方法。
具体实施方式
现将参照附图详细描述本发明构思的一些实施方式，以帮助清楚地解释本发明构思。
图1A示出了根据本发明构思的一些实施方式的半导体存储器件的平面图。图1B示出了沿着图1A的线A-A'和B-B'截取的剖视图。图2A至图2C示出了显示图1A的部分P1的放大图。图3A示出了显示图1B的部分P2的放大图。图3B示出了显示图1B的部分P3的放大图。
参照图1A和图1B，有源部分ACT可以由设置在衬底301中的器件隔离图案302限定。每个有源部分ACT可以具有孤立的形状。当在平面中观察时(即，当在平面图中观察时)，每个有源部分ACT可以具有沿着第一方向X1伸长的条形。当在平面中观察时，有源部分ACT可以对应于衬底301的被器件隔离图案302围绕的部分。衬底301可以包括半导体材料或者可以由半导体材料形成。有源部分ACT可以在第一方向X1上彼此平行布置，使得有源部分ACT中的一个可以具有与有源部分ACT中的相邻有源部分ACT的中心部分相邻的端部。每个器件隔离图案302可以具有由选自例如硅氧化物、硅氮氧化物和硅氮化物中的至少一种形成的单层或多层结构。
器件隔离图案302可以具有比有源部分ACT的(或衬底301的)顶表面301_U低的顶表面302_U。因此，器件隔离图案302可以暴露有源部分ACT的(或衬底301的)侧壁301_S。有源部分ACT可以具有突出超过器件隔离图案302的上部。
字线WL可以跨过有源部分ACT延伸。字线WL可以设置在形成于器件隔离图案302中和有源部分ACT中的凹槽GR1中。字线WL可以平行于与第一方向X1相交的第二方向X2。字线WL可以由导电材料形成。栅极电介质层307可以设置在每条字线WL和每个凹槽GR1的内表面之间。尽管未示出，但是凹槽GR1可以具有在器件隔离图案302中相对较深并且在有源部分ACT中相对较浅的底表面。每条字线WL可以具有弯曲的底表面。栅极电介质层307可以包括选自热氧化物、硅氮化物、硅氮氧化物和高k电介质中的至少一种，或者可以由选自热氧化物、硅氮化物、硅氮氧化物和高k电介质中的至少一种形成，并且例如可以包括热氧化物，或者可以由热氧化物形成。栅极电介质层307可以具有比有源部分ACT的(或衬底301的)顶表面301_U低的顶表面307_U。例如，栅极电介质层307的顶表面307_U可以位于与器件隔离图案302的顶表面302_U的水平相同的水平。
第一杂质区3d可以设置在每个有源部分ACT的位于一对字线WL之间的中央部分中，一对第二杂质区3b可以分别设置在每个有源部分ACT的相反边缘部分中。第一和第二杂质区3d和3b可以掺有例如N型杂质。第一杂质区3d可以对应于公共漏极区，第二杂质区3b可以对应于源极区。晶体管可以由每条字线WL及其相邻的第一和第二杂质区3d和3b构成。由于字线WL设置在凹槽GR1中，每条字线WL可以在其下方具有沟道区，该沟道区的长度在有限的平面面积内增大。因此，可以最小化短沟道效应。
字线WL可以具有比有源部分ACT的(或衬底301的)顶表面301_U低的顶表面WL_U。字线覆盖图案310可以设置在每条字线WL上。字线覆盖图案310可以具有沿着字线WL的纵向方向延伸的线形形状(即，直线形状)，并且可以覆盖字线WL的整个顶表面WL_U。凹槽GR1可以具有未被字线WL占据的内部空间，并且字线覆盖图案310可以填充凹槽GR1的未被占据的内部空间。字线覆盖图案310可以由例如硅氮化物层形成。字线覆盖图案310可以具有高于栅极电介质层307的顶表面307_U和/或高于器件隔离图案302的顶表面302_U的顶表面。
位线BL可以设置在衬底301上。位线BL可以跨过字线覆盖图案310和字线WL延伸。如图1A中所公开的，位线BL可以平行于与第一和第二方向X1和X2相交的第三方向X3。位线BL可以包括顺序堆叠的位线扩散阻挡图案331和位线布线图案332，或者可以由顺序堆叠的位线扩散阻挡图案331和位线布线图案332形成。位线扩散阻挡图案331可以包括选自钛、钛氮化物(TiN)、钛硅氮化物(TiSiN)、钽、钽氮化物和钨氮化物中的至少一种，或者可以由选自钛、钛氮化物(TiN)、钛硅氮化物(TiSiN)、钽、钽氮化物和钨氮化物中的至少一种形成。位线布线图案332可以包括诸如钨、铝、铜、钌和铱的金属，或者可以由诸如钨、铝、铜、钌和铱的金属形成。尽管未示出，位线BL还可以包括位线扩散阻挡图案331下方的多晶硅图案，该多晶硅图案掺有杂质。位线覆盖图案337可以设置在每条位线BL上。位线覆盖图案337可以由诸如硅氮化物层的电介质材料形成。
位线接触DC可以设置在位线BL和有源部分ACT的第一杂质区3d之间。位线接触DC可以包括例如掺杂质的多晶硅，或者可以由例如掺杂质的多晶硅形成。如图2A至图2C所示，当在平面中观察时，位线接触DC可以具有圆形或椭圆形形状。位线接触DC可以具有比单条位线BL和单个第一杂质区3d彼此重叠的位置的平面面积大的平面面积。位线接触DC的平面面积可以大于单个第一杂质区3d的平面面积。
如图2A所示，有源部分ACT的第一杂质区3d可以具有四个衬底侧壁301_S，例如，第一衬底左侧壁301_S(L1)、第一衬底后侧壁301_S(B1)、第一衬底右侧壁301_S(R1)和第一衬底前侧壁301_S(F1)，这四个衬底侧壁301_S沿顺时针方向布置，四个衬底侧壁301_S的上部可以被暴露而不被器件隔离图案302或栅极电介质层307覆盖。位线接触DC可以覆盖暴露的第一衬底左侧壁301_S(L1)、第一衬底后侧壁301_S(B1)、第一衬底右侧壁301_S(R1)和第一衬底前侧壁301_S(F1)。
参照图1B和图3A，位线接触DC可以在位线接触DC的顶表面DC_U处具有第一宽度W1。位线接触DC在其下部可以具有比第一宽度W1大的第二宽度W2。位线接触DC可以具有在从位线接触DC的上部朝向其下部的方向上增加的宽度。位线接触DC可以具有位于向下远离衬底301的顶表面301_U第一高度H1的水平处的底端DC_B。位线接触DC的顶表面DC_U可以位于与焊盘分离图案38的顶表面的水平基本相同的水平处。
在本发明构思中，位线接触DC和有源部分ACT的第一杂质区3d之间的接触面积可以增加，因此，位线接触DC和有源部分ACT(或第一杂质区3d)之间的接触电阻可以降低，结果半导体存储器件可以以高速和低功率操作。
存储节点焊盘XP可以设置在有源部分ACT的第二杂质区3b上。存储节点焊盘XP可以包括例如掺杂质的多晶硅，或者可以由例如掺杂质的多晶硅形成。当在如图2A至图2C所示的平面中观察时，存储节点焊盘XP可以具有类似于矩形的形状。存储节点焊盘XP可以具有沿顺时针方向布置的焊盘左侧壁XP_S(L)、焊盘后侧壁XP_S(B)、焊盘右侧壁XP_S(R)和焊盘前侧壁XP_S(F)。存储节点焊盘XP的焊盘左侧壁XP_S(L)可以在远离与该焊盘左侧壁XP_S(L)相邻的位线接触DC的方向(例如，第二方向X2)上凹陷。当在平面中观察时，如图2A和图2C所示，焊盘后侧壁XP_S(B)和焊盘前侧壁XP_S(F)可以不与沟槽GR1的内侧壁或栅极电介质层307的外侧壁307_S对准(或重叠)，或者如图2B所示，可以与沟槽GR1的内侧壁或栅极电介质层307的外侧壁307_S对准(或重叠)。
存储节点焊盘XP在第三方向X3上可以具有第三宽度W3。第三宽度W3可以等于或大于相邻凹槽GR1之间的间隔DS1。存储节点焊盘XP可以具有大于单个第二杂质区3b的平面面积的平面面积。存储节点焊盘XP可以覆盖有源部分ACT的第二杂质区3b的至少两个侧壁(参见图3A的301_S(3)和301_S(4))。有源部分ACT的侧壁在第二方向X2上彼此相反。
参照图2C，有源部分ACT的第二杂质区3b可以具有沿顺时针方向布置的第二衬底左侧壁301_S(L2)、第二衬底后侧壁301_S(B2)、第二衬底右侧壁301_S(R2)和第二衬底前侧壁301_S(F2)，侧壁301_S(L2)、301_S(B2)、301_S(R2)和301_S(F2)的上部可以被暴露，而不被器件隔离图案302或栅极电介质层307覆盖。第二衬底前侧壁301_S(F2)可以是圆化的。如图2C所示，存储节点焊盘XP可以覆盖第二衬底左、后、右和前侧壁301_S(L2)、301_S(B2)、301_S(R2)和301_S(F2)的全部。在本发明构思中，存储节点焊盘XP和有源部分ACT的第二杂质区3b之间的接触面积可以增加，因此存储节点焊盘XP和有源部分ACT(或第二杂质区3b)之间的接触电阻可以减小，结果半导体存储器件可以以高速和低功率操作。
存储节点焊盘XP可以具有位于向下远离衬底301的顶表面301_U第一高度H1的水平处的底端XP_B。存储节点焊盘XP的底端XP_B和位线接触DC的底端DC_B可以位于同一水平处，或者位于向下远离衬底301的顶表面301_U第一高度H1的位置。存储节点焊盘XP可以具有比位线接触DC的顶表面DC_U低的顶表面XP_U。接触电介质图案30r可以插设在位线接触DC和其相邻的存储节点焊盘XP之间。接触电介质图案30r可以包括其介电常数小于硅氮化物的介电常数的材料，诸如硅氧化物，或者可以由所述材料形成。因此，可以增加接触电介质图案30r的绝缘性能(即，可以降低接触电介质图案30r的介电常数)以减少位线接触DC和存储节点焊盘XP之间的干扰(即，耦合)，因此可以改善BBD(位线对掩埋接触干扰)特性并增加半导体存储器件的可靠性。
间隔物衬垫321可以包括硅氮化物、硅氧化物或硅氮氧化物，或可以由硅氮化物、硅氧化物或硅氮氧化物形成。例如，间隔物衬垫321可以包括硅氧化物，或者可以由硅氧化物形成。
当在平面中观察时，接触电介质图案30r可以具有如图12A所示的环状或环形形状，并可以围绕位线接触DC。接触电介质图案30r的一部分可以从位线BL向下延伸，如图1B中线B-B'的剖视图所示。接触电介质图案30r可以具有在位线接触DC和其相邻的存储节点焊盘XP之间的第一电介质部分30r(1)，并且还可以包括在位线BL下方的第二电介质部分30r(2)。第一电介质部分30r(1)可以具有第二高度H2。第二电介质部分30r(2)可以具有大于第二高度H2的第三高度H3。接触电介质图案30r可以与位线BL的底表面接触。将理解，当一元件被称为“连接”或“联接”到另一元件或“在另一元件上”时，它可以直接连接或联接到所述另一元件或直接在所述另一元件上，或者可以存在中间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件，或者被称为“接触”另一元件或“与另一元件接触”时，在接触点处不存在中间元件。
接触电介质图案30r可以具有第四宽度W4，如图1B所示。第四宽度W4可以对应于位线接触DC与其相邻的存储节点焊盘XP之间的间隔。第四宽度W4可以被称为接触电介质图案30r的厚度。第四宽度W4可以在例如约4nm至约10nm的范围内(即，可以具有约4nm和约10nm之间的宽度)。诸如“约”或“近似”的术语可以反映仅以相对较小的方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的量、大小、取向或布局。例如，从“约0.1至约1”的范围可以包括诸如在0.1周围0％-5％的偏差至1周围0％-5％的偏差的范围，特别是如果这种偏差保持与所列范围相同的效果。
接触电介质图案30r可以具有位于与器件隔离图案302的顶表面302_U的水平相同或比器件隔离图案302的顶表面302_U的水平低的水平处的底表面30r_B。接触电介质图案30r的底表面30r_B可以位于与栅极电介质层307的顶表面307_U的水平相同或比栅极电介质层307的顶表面307_U的水平低的水平。接触电介质图案30r的底表面30r_B可以位于与字线覆盖图案310的顶表面的水平相同或比字线覆盖图案310的顶表面的水平低的水平。
位线BL和位线覆盖图案337可以具有覆盖有位线间隔物SP的侧壁。位线间隔物SP可以包括沿着远离位线BL和位线覆盖图案337的侧壁的方向顺序布置的间隔物衬垫321、第一间隔物323和第二间隔物325。间隔物衬垫321、第一间隔物323和第二间隔物325可以独立地包括硅氧化物、硅氮化物、硅氮氧化物和硅碳氧化物(SiOC)中的一种或者可以由硅氧化物、硅氮化物、硅氮氧化物和硅碳氧化物(SiOC)中的一种形成。间隔物衬垫321和第一间隔物323可以包括彼此相同的材料或者可以由彼此相同的材料形成，例如硅氧化物。在一些实施方式中，间隔物衬垫321可以包括相对于第一间隔物323具有蚀刻选择性的材料，或可以由相对于第一间隔物323具有蚀刻选择性的材料形成，并且间隔物衬垫321可以包括硅氮化物或可以由硅氮化物形成，第一间隔物323可以包括硅氧化物或可以由硅氧化物形成。第二间隔物325可以包括相对于第一间隔物323具有蚀刻选择性的电介质材料(诸如硅氮化物)，或者可以由相对于第一间隔物323具有蚀刻选择性的电介质材料(诸如硅氮化物)形成。
间隔物衬垫321可以包括例如硅氧化物或可以由例如硅氧化物形成。因为硅氧化物具有比硅氮化物的介电常数小的介电常数，所以位线间隔物SP的绝缘性能可以随着位线间隔物SP中硅氮化物的比例变小以及随着位线间隔物SP中硅氧化物的比例变大而增大。在本发明构思的一些实施方式中，因为间隔物衬垫321包括硅氧化物或由硅氧化物形成，所以位线间隔物SP的绝缘性能可以增大(即，间隔物衬垫321的介电常数可以降低)以减少位线BL和将在下面讨论的存储节点接触BC之间的干扰。因此，可以改善BBD特性并增加半导体存储器件的可靠性。
凹陷区域R1可以由位线接触DC的侧壁、接触电介质图案30r的顶表面和存储节点焊盘XP的侧壁限定。间隔物衬垫321可以延伸以共形地覆盖凹陷区域R1的内侧壁和底表面，或者覆盖位线接触DC的侧壁、接触电介质图案30r的顶表面和存储节点焊盘XP的侧壁。间隔物衬垫321可以在其上提供有填充凹陷区域R1的掩埋电介质图案341。第二间隔物325可以具有比第一间隔物323的底端低的底端。
参照图3A，第一有源部分ACT(1)、第二有源部分ACT(2)和第三有源部分ACT(3)可以沿第二方向X2线性排列。第一有源部分ACT(1)可以具有第一衬底侧壁301_S(1)和第二衬底侧壁301_S(2)，该第一衬底侧壁301_S(1)和第二衬底侧壁301_S(2)彼此相反且被暴露而没有被器件隔离图案302覆盖。第一杂质区3d可以形成在第一有源部分ACT(1)中。位线接触DC可以覆盖第一衬底侧壁301_S(1)、第二衬底侧壁301_S(2)和第一有源部分ACT(1)的顶表面。第二有源部分ACT(2)可以具有第三衬底侧壁301_S(3)和第四衬底侧壁301_S(4)，该第三衬底侧壁301_S(3)和第四衬底侧壁301_S(4)彼此相反且被暴露而没有被器件隔离图案302覆盖。第一存储节点焊盘XP(1)可以覆盖第三衬底侧壁301_S(3)、第四衬底侧壁301_S(4)和第二有源部分ACT(2)的顶表面。第三有源部分ACT(3)可以具有第五衬底侧壁301_S(5)和第六衬底侧壁301_S(6)，该第五衬底侧壁301_S(5)和第六衬底侧壁301_S(6)彼此相反且被暴露而没有被器件隔离图案302覆盖。第二存储节点焊盘XP(2)可以覆盖第五衬底侧壁301_S(5)、第六衬底侧壁301_S(6)和第三有源部分ACT(3)的顶表面。将理解，尽管术语第一、第二、第三等可以在这里用来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应该受这些术语的限制。除非上下文另有说明，这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开，例如作为命名惯例。因此，在不脱离本发明的教导的情况下，下面在说明书的一个部分中讨论的第一元件、部件、区域、层或部分可以在说明书的另一部分或权利要求中被称为第二元件、部件、区域、层或部分。此外，在某些情况下，即使在说明书中术语没有使用“第一”、“第二”等来描述，它在权利要求中仍可以被称为“第一”或“第二”，以便将不同的要求保护的元件彼此区分开。
焊盘分离图案38可以插设在相邻的存储节点焊盘XP之间，例如，在图3A所示的第一存储节点焊盘XP(1)和第二存储节点焊盘XP(2)之间。焊盘分离图案38可以延伸为覆盖第一存储节点焊盘XP(1)的顶表面和第二存储节点焊盘XP(2)的顶表面XP_U。焊盘分离图案38可以具有位于第一存储节点焊盘XP(1)和第二存储节点焊盘XP(2)之间的分离部分38(S)。焊盘分离图案38可以包括电介质材料(例如硅氮化物)，或者可以由电介质材料(例如硅氮化物)形成。如图3A所示，焊盘分离图案38可以具有位于与器件隔离图案302的顶表面302_U的水平相同或比器件隔离图案302的顶表面302_U的水平低的水平处的底表面38_B。例如，焊盘分离图案38的一部分可以突出到器件隔离图案302中。如图3A或图3B所示，焊盘分离图案38的底表面38_B可以位于与存储节点焊盘XP的底端XP_B的水平相同或比存储节点焊盘XP的底端XP_B的水平低的水平处。
如图1B中线B-B'的剖视图所示，焊盘分离图案38也可以设置在位线BL下方，并可以与接触电介质图案30r中包括的第二电介质部分30r(2)的侧壁、字线覆盖图案310的顶表面、栅极电介质层307的顶表面307_U和器件隔离图案302的顶表面302_U接触。焊盘分离图案38可以与位线BL的底表面接触。
如图3A所示，第一位线BL(1)可以位于覆盖第一有源部分ACT(1)的第一杂质区3d的位线接触DC上。与第一位线BL(1)相邻的第二位线BL(2)可以位于焊盘分离图案38上，并且可以与分离部分38(S)垂直重叠。
存储节点接触BC可以插设在相邻的位线BL之间，例如，在图3A所示的第一位线BL(1)和第二位线BL(2)之间。存储节点接触BC可以设置在相邻的位线BL之间的存储节点接触孔BCH中。尽管在图1A和图1B中未示出，但是如图17A和图17B所示，多个节点分离图案44可以设置在相邻的位线间隔物SP之间。节点分离图案44可以在位线间隔物SP之间线形地排列并彼此间隔开。节点分离图案44可以与字线WL重叠。存储节点接触孔BCH可以限定在位线间隔物SP之间和节点分离图案44之间。节点分离图案44可以包括电介质材料(例如硅氧化物)，或者可以由电介质材料(例如硅氧化物)形成。
存储节点接触BC可以包括接触金属图案313和接触扩散阻挡图案311，或可以由接触金属图案313和接触扩散阻挡图案311形成，接触扩散阻挡图案311围绕接触金属图案313的侧壁和底表面。接触扩散阻挡图案311可以具有均匀的厚度而与位置无关，或者可以共形地覆盖存储节点接触孔BCH的侧壁和底表面。接触金属图案313和接触扩散阻挡图案311都可以包括金属。接触扩散阻挡图案311可以包括例如选自钛、钛氮化物(TiN)、钛硅氮化物(TiSiN)、钽、钽氮化物和钨氮化物中的至少一种，或者可以由例如选自钛、钛氮化物(TiN)、钛硅氮化物(TiSiN)、钽、钽氮化物和钨氮化物中的至少一种形成。接触金属图案313可以包括例如钨、铝或铜，或者可以由例如钨、铝或铜形成。接触扩散阻挡图案311可以具有圆化的底表面。接触金属图案313也可以具有圆化的底表面。接触金属图案313的圆化的底表面可以增加存储节点焊盘XP和接触金属图案313之间的接触面积，并且可以降低它们之间的接触电阻。
在本发明构思中，存储节点焊盘XP可以与衬底301的侧壁301_S接触，因此在存储节点接触BC和第二杂质区3b之间可以显著降低接触电阻。在一些实施方式中，存储节点接触BC可以不包括硅，诸如多晶硅。例如，存储节点接触BC可以包括不含硅的导电材料，诸如金属和金属氮化物。例如，存储节点接触BC可以由诸如选自钛、钽、钨、铝和铜中的至少一种的金属、以及诸如钛氮化物(TiN)、钛硅氮化物(TiSiN)、钽氮化物和钨氮化物的金属氮化物形成。在一些实施方式中，存储节点接触BC可以包括接触扩散阻挡图案311下方的多晶硅图案，但是与接触金属图案313的厚度相比，多晶硅图案可以具有相对小的尺寸或相对薄的层。存储节点接触BC中多晶硅的量的增加可增加存储节点接触BC中出现空隙的可能性，因此可需要高温退火工艺来去除空隙。退火工艺可增加除存储节点接触BC之外的部分上的工艺缺陷的出现的可能性。
存储节点接触BC中多晶硅的量的增加可以使存储节点接触BC具有相对大于金属的电阻的电阻，tRDL(最后数据进入行预充电时间(Last Data-in to Row pre-chargeTiming))缺陷可变得更大。可以执行高温退火工艺来降低多晶硅的电阻。高温退火可在衬底(或存储节点焊盘)和由多晶硅制成的存储节点接触之间的界面处形成空隙，结果tRDL缺陷可变得更大。
相比之下，根据本发明构思，由于存储节点接触BC不包括硅(诸如多晶硅)而包括金属，因此可以降低电阻，从而可以抑制tRDL缺陷，且可以不需要高温退火工艺，从而可以实现简化的制造工艺。
在本发明构思的一些实施方式中，由于存储节点接触BC不包括硅(诸如多晶硅)而包括金属，因此可以在低温下执行除退火工艺以外的工艺(例如金属沉积)。因此，可以减少或防止工艺缺陷。低温工艺可以使用硅氧化物来形成间隔物衬垫321，因此位线间隔物SP的绝缘性能可以增大。
存储节点接触BC可以具有低于存储节点焊盘XP的顶表面XP_U的底端BC_E。存储节点接触BC的底端BC_E可以位于向下远离存储节点焊盘XP的顶表面XP_U第四高度H4的水平处。存储节点接触BC的底端BC_E可以低于第二间隔物325的底端。欧姆接触层309可以插设在存储节点接触BC和存储节点焊盘XP之间。欧姆接触层309可以包括金属硅化物(诸如钴硅化物)，或者可以由金属硅化物(诸如钴硅化物)形成。欧姆接触层309可以具有圆化截面。在一些实施方式中，欧姆接触层309可以具有圆化的底表面。存储节点焊盘XP可以在与欧姆接触层309接触的接触表面(或顶表面)处被圆化。因为这种圆化的接触表面具有比平坦接触表面的接触面积大的接触面积，所以可以减小电阻。因此，可以抑制tRDL缺陷。
参照图1B，接触扩散阻挡图案311可以具有位于与位线覆盖图案337的顶表面337_U的水平相同水平处的顶表面311_U。接触金属图案313可以具有位于与接触扩散阻挡图案311的顶表面311_U的水平相同水平处并且与接触扩散阻挡图案311的顶表面311_U共面的顶表面。着落焊盘LP可以位于相应的存储节点接触BC上。当在如图1A所示的平面中观察时，着落焊盘LP可以每个都具有孤立的岛形状。围绕一个着落焊盘LP的六个着落焊盘LP可以构成规则的六边形形状。着落焊盘LP可以被布置成形成蜂窝形状。
着落焊盘LP可以与接触扩散阻挡图案311的顶表面311_U、位线覆盖图案337的顶表面337_U和接触金属图案313的顶表面同时接触。着落焊盘LP可以包括与接触金属图案313的材料相同的材料或者可以由与接触金属图案313的材料相同的材料形成。着落焊盘分离图案LPS可以设置在着落焊盘LP之间。着落焊盘分离图案LPS的一部分可以插设在存储节点接触BC和其相邻的位线间隔物SP之间。因此，着落焊盘分离图案LPS可以具有比位线间隔物SP的顶端低的底端。
数据存储图案DSP可以设置在相应的着落焊盘LP上。数据存储图案DSP每个可以是包括底电极、电介质层和顶电极的电容器。半导体存储器件可以是动态随机存取存储器(DRAM)。在一些实施方式中，数据存储图案DSP可以每个包括磁性隧道结图案。半导体存储器件可以是磁性随机存取存储器(MRAM)。不同地，数据存储图案DSP可以每个包括相变材料或可变电阻材料。半导体存储器件可以是相变随机存取存储器(PRAM)或电阻式随机存取存储器(ReRAM)。
在本发明构思中，位线接触DC和存储节点焊盘XP的结构可以降低接触电阻，因此半导体存储器件可以以高速和低功率操作。
图4A至图17A示出了显示制造图1A的半导体存储器件的方法的平面图。图4B、图4C、图5B至图13B、图13C以及图14B至图17B示出了剖视图，显示制造图1B的半导体存储器件的方法。图4B至图17B分别对应于沿着图4A至图17A的线A-A'和B-B'截取的剖视图。
参照图4A和图4B，可以在衬底301中形成器件隔离图案302以限定有源部分ACT。器件隔离沟槽可以形成在衬底301中，并且器件隔离图案302可以填充器件隔离沟槽。有源部分ACT和器件隔离图案302可以被图案化以形成凹槽GR1。在该步骤中，可以适当地控制衬底301和器件隔离图案302的蚀刻条件，使得器件隔离图案302可以比衬底301更容易被蚀刻。因此，凹槽GR1可以具有弯曲的底表面。栅极电介质层307可以共形地形成在凹槽GR1中。栅极电介质层307可以通过热氧化、化学气相沉积和原子层沉积中的一种或更多种来形成。可以堆叠栅极导电层以填充凹槽GR1，然后可以回蚀刻栅极导电层以形成字线WL。一对字线WL可以跨过每个有源部分ACT延伸。诸如硅氮化物层的电介质层可以堆叠在衬底301上以填充凹槽GR1，然后可以蚀刻电介质层以在每条字线WL上形成字线覆盖图案310。字线覆盖图案310和器件隔离图案302可以用作掩模，以将杂质掺到有源部分ACT中，从而形成第一和第二杂质区3d和3b。
参照图4B和图4C，可以选择性地去除器件隔离图案302的上部。在该步骤中，可以部分地去除栅极电介质层307。器件隔离图案302的上部的选择性去除可以是例如湿蚀刻工艺，其中氢氟酸(HF)用于去除硅氧化物。上述工艺可以暴露有源部分ACT的(或衬底301的)侧壁301_S。字线覆盖图案310的侧壁可以被暴露。由于如上所述有源部分ACT的(或衬底301的)侧壁301_S被暴露，衬底301和将在下面讨论的位线接触DC之间的接触面积可以增加，并且衬底301和将在下面讨论的存储节点焊盘XP之间的接触面积可以增加。
参照图5A和图5B，可以在衬底301的整个表面上形成导电层20。导电层20可以是例如掺杂质的多晶硅层。导电层20的形成可以包括沉积多晶硅层和执行离子注入工艺以将杂质掺到多晶硅层中。在一些实施方式中，导电层20的形成可以包括沉积多晶硅层，同时多晶硅层被原位掺有杂质。导电层20可以形成为具有从衬底301的顶表面301_U测量的第一厚度TH1。可以在导电层20的整个表面上顺序形成第一掩模层(未示出)和第二掩模图案24。第一掩模层可以包括相对于导电层20具有蚀刻选择性的材料(诸如硅氧化物)，或者可以由相对于导电层20具有蚀刻选择性的材料(诸如硅氧化物)形成。第二掩模图案24可以包括相对于第一掩模层具有蚀刻选择性的材料(诸如旋涂硬掩模(SOH)和无定形碳层(ACL))，或者可以由相对于第一掩模层具有蚀刻选择性的材料(诸如旋涂硬掩模(SOH)和无定形碳层(ACL))形成。第二掩模图案24可以形成为具有多个第一孔HL1。第一孔HL1可以与第一杂质区3d重叠。第二掩模图案24可以用作蚀刻掩模，使得第一掩模层可以被蚀刻以形成第一掩模图案22并暴露导电层20的顶表面。第一掩模图案22可以具有与第二掩模图案24的平面形状相同的平面形状。第一孔HL1可以被转移到第一掩模图案22。第一掩模图案22可以比第二掩模图案24厚。
参照图6A和图6B，第一牺牲层26可以共形地形成在衬底301的整个表面上。第一牺牲层26可以包括例如通过原子层沉积(ALD)形成的硅氧化物，或者可以由例如通过原子层沉积(ALD)形成的硅氧化物形成。第一牺牲层26可以形成为具有不足以填充第一孔HL1的厚度。第一牺牲层26可以覆盖第二掩模图案24的顶表面和侧表面、第一掩模图案22的侧表面、以及暴露在第一孔HL1内的导电层20的顶表面。可以形成第二牺牲图案28来填充第一孔HL1。第二牺牲图案28可以由例如具有优异填充性能的旋涂硬掩模(SOH)形成。第二牺牲图案28的形成可以包括执行旋涂工艺和固化工艺以形成旋涂硬掩模(SOH)层来填充第一孔HL1，然后执行回蚀刻工艺以暴露第一牺牲层26的顶表面。
参照图6A、图6B、图7A和图7B，可以对第一牺牲层26选择性地执行蚀刻工艺。在该步骤中，第二牺牲图案28可以不被蚀刻。蚀刻工艺可以暴露第二掩模图案24的顶表面。可以执行蚀刻工艺，使得第一孔HL1中的第一牺牲层26可以被去除以暴露导电层20。暴露在第一孔HL1内的导电层20可以被去除以形成暴露器件隔离图案302的顶表面、栅极电介质层307的顶表面和字线覆盖图案310的顶表面的第二孔HL2。第二孔HL2的形成可以将导电层20分成第一导电图案20d和第二导电图案20pb。第一导电图案20d和第二导电图案20pb可以每个具有图5B的第一厚度TH1。
当在平面中观察时，第一导电图案20d可以具有圆形形状，并可以重叠第一杂质区3d。第二导电图案20pb可以同时覆盖两个相邻的第二杂质区3b。当在平面中观察时，第二导电图案20pb可以具有网格形状。
第二孔HL2可以形成为具有环状或环形形状，如图7A所示。在该步骤中，位于第二牺牲图案28下方的第一牺牲层26可以不被蚀刻，而是可以保留以形成剩余的牺牲图案26a。蚀刻工艺还可以部分地去除器件隔离图案302的上部、栅极电介质层307的上部和字线覆盖图案310的上部。剩余的牺牲图案26a可以由例如硅氧化物形成。
参照图7A、图7B、图8A和图8B，可以将第二掩模图案24和第二牺牲图案28全部去除，以暴露剩余的牺牲图案26a的顶表面和第一掩模图案22的顶表面。当第二掩模图案24和第二牺牲图案28两者都由旋涂硬掩模(SOH)形成时，可以执行灰化工艺以去除第二掩模图案24和第二牺牲图案28。剩余的牺牲图案26a的顶表面可以形成为低于第一掩模图案22的顶表面。可以在衬底301的整个表面上形成接触电介质层，从而填充第二孔HL2，然后可以执行化学机械抛光(CMP)或回蚀刻工艺，以在第二孔HL2中形成接触覆盖图案30。接触覆盖图案30可以包括电介质材料(诸如硅氧化物)，或者可以由电介质材料(诸如硅氧化物)形成。接触覆盖图案30可以覆盖剩余的牺牲图案26a和第一导电图案20d。
参照图8A、图8B、图9A和图9B，可以去除第一掩模图案22以暴露第二导电图案20pb。可以执行回蚀刻工艺以去除第二导电图案20pb的上部，因此第二导电图案20pb的厚度可以变为小于图5B的第一厚度TH1的第二厚度TH2。在该步骤中，接触覆盖图案30可以保护第一导电图案20d。
参照图10A和图10B，可以在接触覆盖图案30和第二导电图案20pb上形成第三掩模图案32。第三掩模图案32可以由例如旋涂硬掩模(SOH)、无定形碳层(ACL)、硅氮化物、硅氮氧化物或光致抗蚀剂形成。第三掩模图案32可以沿着第二方向X2和第三方向X3二维布置。第三掩模图案32可以位于相邻栅极电介质层307之间的器件隔离图案302和衬底301上。两个相邻的第三掩模图案32可以同时重叠单个接触覆盖图案30。第二导电图案20pb和接触覆盖图案30可以暴露在第三掩模图案32之间。第三掩模图案32可以通过使用诸如双重图案化技术(DPT)、四重图案化技术(QPT)和光刻-蚀刻-光刻-蚀刻(LELE)的图案化工艺来形成。
参照图10A、图10B、图11A和图11B，第三掩模图案32可以用作蚀刻掩模以蚀刻第二导电图案20pb，从而形成彼此间隔开的存储节点焊盘XP。空间36可以在存储节点焊盘XP的两个相邻存储节点焊盘之间。空间36可以暴露器件隔离图案302。在该步骤中，接触覆盖图案30和剩余的牺牲图案26a可以保护第一导电图案20d并且防止第一导电图案20d被蚀刻。接触覆盖图案30的上部也可以在蚀刻工艺中被部分蚀刻。器件隔离图案302的上部可以在存储节点焊盘XP之间被部分蚀刻。存储节点焊盘XP可以每个具有图9B的第二厚度TH2。
参照图11A、图11B、图12A和图12B，可以去除第三掩模图案32以暴露存储节点焊盘XP的顶表面和接触覆盖图案30的顶表面。可以在衬底301的整个表面上形成焊盘分离层(未示出)以填充存储节点焊盘XP之间的空间36，然后可以执行化学机械抛光(CMP)工艺。这样，可以去除第一导电图案20d上的接触覆盖图案30，以暴露第一导电图案20d的顶表面，同时形成覆盖第一导电图案20d的侧壁的接触电介质图案30r。接触覆盖图案30的一部分可以形成为接触电介质图案30r。当在平面中观察时，接触电介质图案30r可以具有环状或环形形状。可以形成焊盘分离图案38以填充存储节点焊盘XP之间的空间36并覆盖存储节点焊盘XP的顶表面。焊盘分离图案38可以是焊盘分离层(未示出)的一部分。
参照图13A和图13B，可以在第一导电图案20d、接触电介质图案30r和焊盘分离图案38上依次形成位线扩散阻挡层(未示出)和位线布线层(未示出)，然后可以在位线布线层上形成位线覆盖图案337。位线覆盖图案337可以用作蚀刻掩模，以顺序蚀刻位线布线层和位线扩散阻挡层，从而形成位线布线图案332和位线扩散阻挡图案331。因此，可以形成位线BL。
参照图13B和图13C，可以执行蚀刻工艺以形成位线接触DC。位线覆盖图案337可以用作蚀刻掩模，以蚀刻暴露在位线覆盖图案337的侧面的第一导电图案20d，以形成位线接触DC。也可以蚀刻暴露在位线覆盖图案337的所述侧面的接触电介质图案30r，因此可以去除接触电介质图案30r的上部，并且可以在位线接触DC的侧面形成凹陷区域R1。凹陷区域R1可以暴露存储节点焊盘XP的侧壁和焊盘分离图案38的侧壁。在蚀刻工艺中，可以适当地调节工艺参数，以允许位线接触DC具有倾斜的侧壁和在向下方向上增加的宽度。
参照图14A和图14B，可以在衬底301的整个表面上共形地形成间隔物衬垫321。可以在间隔物衬垫321上形成掩埋电介质层(未示出)，以填充凹陷区域R1。掩埋电介质层可以经历回蚀刻工艺，以在凹陷区域R1中形成掩埋电介质图案341。焊盘分离图案38的顶表面可以被暴露，而间隔物衬垫321可以保留在位线BL的侧壁上和位线覆盖图案337的侧壁上。
参照图15A和图15B，可以在衬底301的整个表面上共形地形成第一间隔物层，然后可以回蚀刻第一间隔物层以形成覆盖间隔物衬垫321的侧壁的第一间隔物323。在该步骤中，掩埋电介质图案341和焊盘分离图案38可以在掩埋电介质图案341的上部和焊盘分离图案38的上部被部分蚀刻。第二间隔物层可以共形地形成在衬底301的整个表面上，然后第二间隔物层可以被回蚀刻以形成覆盖第一间隔物323的侧壁的第二间隔物325。因此，可以形成位线间隔物SP。
参照图16A和图16B，可以在衬底301的整个表面上形成牺牲掩埋层，以填充位线BL之间的空间，并可以执行回蚀刻工艺和图案化工艺，以在位线BL之间形成牺牲掩埋图案42。牺牲掩埋图案42可以由例如硅氧化物、原硅酸四乙酯(TEOS)或东燃硅氮烷(TOSZ，tonensilazene)形成。节点分离孔44H可以形成在位线BL之间和在牺牲掩埋图案42中。牺牲掩埋图案42可以重叠存储节点焊盘XP。可以在衬底301的整个表面上形成节点分离层以填充节点分离孔44H，然后可以回蚀刻节点分离层以形成节点分离图案44。节点分离图案44可以包括例如硅氧化物或者可以由例如硅氧化物形成。
参照图16A、图16B、图17A和图17B，可以去除牺牲掩埋图案42以暴露掩埋电介质图案341和焊盘分离图案38。可以执行蚀刻工艺来蚀刻暴露在位线BL之间的掩埋电介质图案341和焊盘分离图案38，以形成暴露存储节点焊盘XP的存储节点接触孔BCH。在该步骤中，位线间隔物SP的上部也可以被部分蚀刻。存储节点焊盘XP的上部可以被部分蚀刻。
参照图17A、图17B、图1A和图1B，可以在衬底301的整个表面上共形地形成接触扩散阻挡层(未显示)，然后在接触扩散阻挡层上形成接触金属层(未显示)，以填充存储节点接触孔BCH。接触扩散阻挡层和接触金属层可以都包括金属，并且可以通过在比退火工艺的温度(例如，约1000℃)低的温度(例如，几百摄氏度或者从约300℃至约400℃)下执行的工艺(例如，沉积)来形成。
随后可以执行化学机械抛光(CMP)工艺，以暴露位线覆盖图案337的顶表面，同时形成接触扩散阻挡图案311和接触金属图案313。接触扩散阻挡层的一部分可以形成为接触扩散阻挡图案311。接触金属层的一部分可以形成为接触金属图案313。接触扩散阻挡图案311和接触金属图案313可以构成存储节点接触BC。随后，可以在存储节点接触BC和位线覆盖图案337上形成导电层，然后可以蚀刻导电层以形成着落焊盘LP并在着落焊盘LP之间形成沟槽。可以用电介质层填充沟槽，然后可以执行回蚀刻工艺或化学机械抛光(CMP)工艺以形成着落焊盘分离图案LPS。
根据本发明构思的一些实施方式，一种制造半导体存储器件的方法可以包括形成其面积大于第二杂质区3b的面积的存储节点焊盘XP，并形成暴露存储节点焊盘XP的存储节点接触孔BCH。因此，当形成存储节点接触孔BCH时，可以可靠地确保未对准余量。因此，可以减少工艺缺陷。
图18示出了根据本发明构思的一些实施方式的半导体存储器件的平面图。图19示出了显示图18的部分P1的放大图。
参照图18和图19，对于根据本实施方式的半导体存储器件，当在平面中观察时，位线接触DC可以具有类似于矩形的形状，并可以具有向内凹陷的侧壁DC_S。当在平面中观察时，存储节点焊盘XP可以具有朝着位线接触DC突出的焊盘左侧壁XP_S(L)。其他构造可以与参照图1A至图3B讨论的构造相同或相似。
图20示出了平面图，显示制造具有图18的平面图的半导体存储器件的方法。
参照图20，第二掩模图案24可以不形成为具有如图5A所示的网格形状，而是可以形成为具有如图20所示的多个孤立的岛形状。第二掩模图案24可以暴露重叠第一杂质区3d的导电层20的顶表面。导电层20可以在其被第二掩模图案24暴露的顶表面上构成网格形状。后续工艺可以与参照图5A至17B讨论的工艺相同或相似。
图21A示出了平面图，显示根据本发明构思的一些实施方式的半导体存储器件。图21A中省略了着落焊盘LP。图21B示出了沿着图21A的线A-A'和B-B'截取的剖视图。图22A和图22B示出了显示图21B的部分P2的放大图。
参照图21A、图21B和图22A，在一些实施方式中，位线接触DC可以具有均匀的宽度而与高度无关。例如，位线接触DC可以在位线接触DC的上部具有第一宽度W1，在其下部具有第二宽度W2，并且第一宽度W1可以与第二宽度W2基本相同。第一宽度W1可以是第二宽度W2的约0.9倍至约1.1倍。当在如图21A所示的平面中观察时，位线接触DC可以不具有圆形形状，而是具有在第三方向X3上伸长的条形形状。位线接触DC可以重叠位线BL。
在一些实施方式中，由于位线接触DC具有均匀的宽度而与高度无关，因此可以在位线接触DC和存储节点焊盘XP之间提供相对较大的距离。因此，可以抑制BBD缺陷(即，由BBD引起的缺陷)。
除了位线扩散阻挡图案331和位线布线图案332之外，位线BL还可以包括位线多晶硅图案333。位线多晶硅图案333可以插设在位线接触DC和位线扩散阻挡图案331之间以及在层间电介质层420和位线扩散阻挡图案331之间。位线多晶硅图案333和位线接触DC可以整体连接成单个整体件。位线多晶硅图案333和位线接触DC可以包括以相同浓度掺有相同的杂质的多晶硅，或者可以由以相同浓度掺有相同的杂质的多晶硅形成。在位线多晶硅图案333和位线接触DC之间可以不存在边界。
焊盘分离图案38可以插设在存储节点焊盘XP之间。辅助电介质图案401可以插设在焊盘分离图案38和存储节点焊盘XP之间。辅助电介质图案401可以包括与焊盘分离图案38的材料不同的材料，或者可以由与焊盘分离图案38的材料不同的材料形成。辅助电介质图案401可以包括其介电常数小于包括在焊盘分离图案38中的材料的介电常数的材料，或可以由其介电常数小于包括在焊盘分离图案38中的材料的介电常数的材料形成。例如，焊盘分离图案38可以包括硅氮化物或者可以由硅氮化物形成，辅助电介质图案401可以包括硅氧化物或者可以由硅氧化物形成。焊盘分离图案38和辅助电介质图案401可以具有彼此共面的顶表面。焊盘分离图案38的顶表面和存储节点焊盘XP的顶表面可以处于彼此相同的水平。
层间电介质层420可以包括顺序堆叠的第一、第二和第三层间电介质层407、409和411。第二和第三层间电介质层409和411可以具有与位线BL的侧壁对准的侧壁。第一层间电介质层407可以具有比第二和第三层间电介质层409和411的宽度大的宽度。第一层间电介质层407可以具有与第一间隔物323的侧壁对准的侧壁。第一、第二和第三层间电介质层407、409和411中的每个可以包括相对于第一、第二和第三层间电介质层407、409和411中的任何一个中包括的材料具有蚀刻选择性的电介质材料，或可以由相对于第一、第二和第三层间电介质层407、409和411中的任何一个中包括的材料具有蚀刻选择性的电介质材料形成。第一、第二和第三层间电介质层407、409和411可以包括彼此不同的材料。例如，第一层间电介质层407可以包括硅氧化物或者可以由硅氧化物形成。第二层间电介质层409可以包括金属氧化物或者可以由金属氧化物形成。金属氧化物可以是例如选自铪氧化物、铝氧化物、钌氧化物和铱氧化物中的至少一种。第三层间电介质层411可以包括硅氮化物或者可以由硅氮化物形成。
根据一些实施方式的半导体存储器件可以配置为使得图1B的接触电介质图案30r不插设在位线接触DC和存储节点焊盘XP之间。位线接触DC可以设置在接触孔DCH中，并且可以共形地覆盖接触孔DCH的底表面和内侧壁。掩埋电介质图案341可以填充接触孔DCH。掩埋电介质图案341和间隔物衬垫321可以插设在位线接触DC和存储节点焊盘XP之间。
如图21B的B-B'剖面所示，位线BL可以在其下方提供有接触电介质图案DCL，接触电介质图案DCL插设在位线接触DC和焊盘分离图案38之间。接触电介质图案DCL可以包括第一接触电介质图案403和第二接触电介质图案405。第一接触电介质图案403可以与接触孔DCH的侧壁接触，或者与焊盘分离图案38的侧壁和层间电介质层420的侧壁接触。第二接触电介质图案405可以与位线接触DC的侧壁接触。第一接触电介质图案403可以覆盖第二接触电介质图案405的底表面。第一接触电介质图案403和第二接触电介质图案405可以包括彼此不同的材料。例如，第一接触电介质图案403可以包括硅氮化物或者可以由硅氮化物形成，第二接触电介质图案405可以包括硅氧化物或者可以由硅氧化物形成。
如图22B所示，在位线BL的侧面，第一接触电介质图案403可以覆盖接触孔DCH的侧壁。第一接触电介质图案403可以插设在间隔物衬垫321和存储节点焊盘XP之间。
在一些实施方式中，焊盘分离图案38可以具有低于位线接触DC的顶表面的顶表面。位线接触DC可以具有低于存储节点焊盘XP的底表面的底表面。位线接触DC和存储节点焊盘XP可以不与衬底301的侧表面或有源部分ACT的侧表面接触。其他构造可以与参照图1A至图3B讨论的那些构造相同或相似。
图23A至图33A示出了平面图，显示制造具有图21A的平面图的半导体存储器件的方法。图23B至图27B、图27C以及图28B至图33B示出了剖视图，显示制造图21B的半导体存储器件的方法。图23B至图33B分别对应于沿着图23A至图33A的线A-A'和B-B'截取的剖视图。
参照图23A和图23B，如参照图4A和图4B所述，可以通过在衬底301中形成器件隔离图案302来限定有源部分ACT。之后，可以形成字线WL、字线覆盖图案310以及第一和第二杂质区3d和3b。可以在衬底301上形成导电层20。导电层20可以是例如掺杂质的多晶硅层。在形成导电层20之前，如图4C中所讨论的，可以额外执行工艺，其中选择性地去除器件隔离图案302的上部，以暴露有源部分ACT的(或衬底301的)侧壁301_S。
参照图24A和图24B，可以在导电层20上形成掩模图案MK1。掩模图案MK1可以包括相对于导电层20具有蚀刻选择性的材料，诸如硅氧化物、硅氮化物和硅氮氧化物，或者可以由相对于导电层20具有蚀刻选择性的材料，诸如硅氧化物、硅氮化物和硅氮氧化物形成。掩模图案MK1可以形成为具有沿着第二方向X2和第三方向X3二维布置的矩形形状，从而构成阵列。掩模图案MK1可以重叠第二杂质区3b。掩模图案MK1可以用作蚀刻掩模以蚀刻导电层20，从而形成导电图案20p和导电图案20p之间的间隙区域GP。间隙区域GP可以部分暴露器件隔离图案302、有源部分ACT、字线覆盖图案310和栅极电介质层307。
参照图25A和图25B，可以执行热氧化工艺以在导电图案20p的侧表面上形成辅助电介质图案401。辅助电介质图案401可以形成在有源部分ACT的暴露于间隙区域GP的表面上。辅助电介质图案401可以由硅氧化物形成。可以形成焊盘分离层以填充间隙区域GP，然后可以回蚀刻焊盘分离层以在间隙区域GP中形成焊盘分离图案38。当在平面中观察时，焊盘分离图案38可以具有栅格形状。
如在图23A至图25B中所述，可以使用具有构成二维阵列的矩形形状的掩模图案MK1，使得导电层20可以被蚀刻一次，然后形成焊盘分离图案38。在一些实施方式中，掩模图案可以形成为每个具有在第二方向X2上伸长的线形形状，导电层20可以被蚀刻以形成具有在第二方向X2上伸长的线形形状的初步导电图案，并且线形第一焊盘分离图案可以形成在初步导电图案之间。之后，可以使用具有在第三方向X3上伸长的线形形状的附加掩模图案来蚀刻初步导电图案和第一焊盘分离图案，以形成构成二维阵列且具有矩形形状的导电图案20p，然后可以通过形成填充在导电图案20p之间的第二焊盘分离图案来最终形成栅格形焊盘分离图案38。
参照图25A、图25B、图26A和图26B，可以去除掩模图案MK1以暴露导电图案20p的顶表面。可以在导电图案20p和焊盘分离图案38上形成层间电介质层420。层间电介质层420可以包括顺序堆叠的第一、第二和第三层间电介质层407、409和411。例如，第一层间电介质层407可以包括硅氧化物或者可以由硅氧化物形成，第二层间电介质层409可以包括金属氧化物或者可以由金属氧化物形成。第三层间电介质层411可以包括硅氮化物或者可以由硅氮化物形成。
参照图26A、图26B、图27A和图27B，可以蚀刻第一杂质区3d上的焊盘分离图案38和层间电介质层420，以形成暴露第一杂质区3d的接触孔DCH。在该步骤中，也可以部分蚀刻邻近焊盘分离图案38的导电图案20p以形成存储节点焊盘XP。第一接触电介质层和牺牲层可以共形地且顺序地形成在衬底301的整个表面上，然后可以经历各向异性蚀刻工艺以形成顺序覆盖接触孔DCH的内壁的第一接触电介质图案403和牺牲图案404。第一接触电介质图案403和牺牲图案404中的一个可以由相对于第一接触电介质图案403和牺牲图案404中的另一个具有蚀刻选择性的材料形成。例如，第一接触电介质图案403可以包括硅氮化物或者可以由硅氮化物形成，牺牲图案404可以包括硅氧化物或者可以由硅氧化物形成。
参照图27C，可以在衬底301的整个表面上顺序形成多晶硅层333L、位线扩散阻挡层331L、位线布线层332L和位线覆盖层337L。多晶硅层333L可以掺有杂质。多晶硅层333L可以填充接触孔DCH。在形成多晶硅层333L之后，可以对多晶硅层333L执行化学机械抛光(CMP)工艺或回蚀刻工艺，以为后续工艺提供平坦的顶表面。
参照图27C、图28A和图28B，可以顺序蚀刻位线覆盖层337L、位线布线层332L、位线扩散阻挡层331L和多晶硅层333L，以暴露层间电介质层420的顶表面，并同时形成位线覆盖层图案337和位线BL。位线BL可以在其下方提供有填充接触孔DCH的初步位线接触333p。第一保护间隔物413和第二保护间隔物415可以形成为顺序覆盖位线覆盖图案337的侧壁和位线BL的侧壁。第一和第二保护间隔物413和415中的一个可以包括相对于第一和第二保护间隔物413和415中的另一个具有蚀刻选择性的材料或者可以由相对于第一和第二保护间隔物413和415中的另一个具有蚀刻选择性的材料形成。第二保护间隔物415可以包括与牺牲图案404相同的材料，或者可以由与牺牲图案404相同的材料形成。第一保护间隔物413可以包括相对于位线覆盖图案337和第三层间电介质层411具有蚀刻选择性的材料，或者可以由相对于位线覆盖图案337和第三层间电介质层411具有蚀刻选择性的材料形成。第一保护间隔物413可以包括例如SiOC或者可以由例如SiOC形成。
参照图28A、图28B、图29A和图29B，可以去除牺牲图案404以在初步位线接触333p和第一接触电介质图案403之间形成空隙区域VD。在该步骤，也可以去除由与牺牲图案404的材料相同的材料形成的第二保护间隔物415。因此，第一保护间隔物413可以具有暴露的侧壁。第一保护间隔物413可以保护位线覆盖图案337和位线BL。空隙区域VD也可以形成在位线BL下方。
参照图29A、图29B、图30A和图30B，可以去除第一保护间隔物413。可以执行蚀刻工艺，其中位线覆盖图案337可以用作蚀刻掩模来蚀刻初步位线接触333p以形成位线接触DC。蚀刻初步位线接触333p的蚀刻剂可以容易地通过空隙区域VD被引入到接触孔DCH中，因此位线接触DC可以形成为具有均匀的宽度而与高度无关。当执行蚀刻工艺时，第一接触电介质图案403可以保护存储节点焊盘XP不被蚀刻。蚀刻工艺可以去除覆盖存储节点焊盘XP的侧表面的第一接触电介质图案403。在一些实施方式中，第一接触电介质图案403可以保留在存储节点焊盘XP的侧表面上。可以形成图22B的结构。在蚀刻工艺中，层间电介质层420的第三层间电介质层411和第二层间电介质层409可以被蚀刻以暴露第一层间电介质层407的顶表面。
参照图31A和图31B，可以在衬底301的整个表面上共形地形成间隔物衬垫321。间隔物衬垫321的一部分可以填充位线BL下方的空隙区域VD，以构成第二接触电介质图案405。掩埋电介质层(未示出)可以形成在间隔物衬垫321上，以填充接触孔DCH。掩埋电介质层可以经历回蚀刻工艺，以在接触孔DCH中形成掩埋电介质图案341。
参照图32A和图32B，可以在衬底301的整个表面上共形地形成第一间隔物层，然后可以回蚀刻第一间隔物层以形成覆盖间隔物衬垫321的侧壁的第一间隔物323。在该步骤，第一层间电介质层407也可以被蚀刻以暴露存储节点焊盘XP的顶表面。掩埋电介质图案341和间隔物衬垫321也可以被部分暴露。可以在衬底301的整个表面上共形地形成第二间隔物层，然后可以回蚀刻第二间隔物层以形成覆盖第一间隔物323的侧壁的第二间隔物325。因此，可以形成位线间隔物SP。
参照图33A和图33B，如参照图16A和图16B所讨论的，可以形成牺牲掩埋图案42和节点分离图案44。可以去除牺牲掩埋图案42以暴露掩埋电介质图案341和存储节点焊盘XP。可以执行蚀刻工艺来蚀刻暴露在位线BL之间的掩埋电介质图案341和存储节点焊盘XP，从而形成暴露存储节点焊盘XP的存储节点接触孔BCH。后续工艺可以与参照图1A和图1B讨论的工艺相同或相似。
图34A示出了平面图，显示根据本发明构思的一些实施方式的半导体存储器件。图34A中省略了着落焊盘LP。图34B示出了沿着图34A的线A-A'和B-B'截取的剖视图。图35示出了显示图34B的部分P2的放大图。
参照图34A、图34B和图35，当在平面中观察时，位线接触DC可以具有圆形或椭圆形。存储节点焊盘XP的平面尺寸可以与参照图1A讨论的存储节点焊盘XP的平面尺寸略有不同。存储节点焊盘XP的形状可以类似于参照图1A讨论的存储节点焊盘XP的形状。
接触电介质图案DCL可以插设在位线接触DC和存储节点焊盘XP之间。如图37A所示，当在平面中观察时，接触电介质图案DCL可以具有环形形状。接触电介质图案DCL可以围绕位线接触DC。接触电介质图案DCL可以在位线BL的侧面具有第二高度H2。在位线BL下方，接触电介质图案DCL可以具有大于第二高度H2的第三高度H3。
接触电介质图案DCL可以包括其介电常数小于硅氮化物的介电常数的材料，或可由其介电常数小于硅氮化物的介电常数的材料形成。具有这种小介电常数的接触电介质图案DCL可以插设在位线接触DC和存储节点焊盘XP之间，这种构造可以抑制BBD缺陷。接触电介质图案DCL可以具有第四宽度W4。可以给出约4nm至约10nm的值作为适于抑制BBD缺陷的第四宽度W4。如果接触电介质图案DCL具有小于4nm的宽度，则位线接触DC和存储节点焊盘XP之间的耦合增加，从而可出现BBD缺陷。如果接触电介质图案DCL具有大于10nm的宽度，则位线接触DC的宽度将更窄，这增加了位线接触DC的电阻。
位线接触DC的上部可以具有第一宽度W1。位线接触DC的下部可以具有比第一宽度W1大的第二宽度W2。位线接触DC的中间部分可以具有比第二宽度W2大的第三宽度W3。在一些实施方式中，位线接触DC的顶表面可以具有第一宽度W1，位线接触DC的底表面可以具有第二宽度W2。位线接触DC的中间部分可以是位线接触DC的顶表面和底表面之间的部分，并且第三宽度W3可以大于第二宽度W2。
接触电介质图案DCL可以延伸为邻接位线接触DC的上部的侧面。掩埋电介质图案341可以插设在接触电介质图案DCL和位线接触DC的上部之间。掩埋电介质图案341可以具有在向下方向上减小的宽度。例如，掩埋电介质图案341可以具有向下减小的宽度。
位线接触DC可以具有低于存储节点焊盘XP的底表面的底表面。位线接触DC可以具有高于焊盘分离图案38的顶表面的顶表面。第一存储节点焊盘XP(1)可以与第二有源部分ACT(2)的一个侧壁301_S接触。第二存储节点焊盘XP(2)可以与第三有源部分ACT(3)的一个侧壁301_S接触。
层间电介质层420可以插设在焊盘分离图案38和位线BL之间。层间电介质层420可以包括顺序堆叠的第一层间电介质层407和第二层间电介质层409。第一层间电介质层407和第二层间电介质层409可以包括彼此不同的材料。例如，第一层间电介质层407可以包括硅氧化物或者可以由硅氧化物形成。第二层间电介质层409可以包括硅氮化物或者可以由硅氮化物形成。层间电介质层420可以具有与第一间隔物323的侧壁对准的侧壁。其他构造可以与参照图1A至图3B讨论的那些构造相同或相似。
图36A和图37A为平面图，显示制造具有图34A的平面图的半导体存储器件的方法。图36B、图36C和图37B至图37F示出了剖视图，显示制造具有图34B的剖视图的半导体存储器件的方法。图36B和图37B分别对应于沿着图36A和图37A的线A-A'和B-B'截取的剖视图。
参照图36A和图36B，如在图4C中所讨论的，可以执行工艺，其中在有源部分ACT的(或衬底301的)侧壁301_S被暴露的状态下，选择性地去除器件隔离图案302的上部，以在衬底301的整个表面上形成导电层20。可以在导电层20上形成掩模图案MK1。掩模图案MK1可以用作蚀刻掩模以蚀刻导电层20，从而形成导电图案20p和导电图案20p之间的间隙区域GP。蚀刻工艺可以部分蚀刻器件隔离图案302和衬底301。导电图案20p的平面形状可以与图24A所示的相同或相似，但是导电图案20p的尺寸或位置可以与图24A所示的稍微不同。
参照图36B和图36C，焊盘分离层可以被形成以填充间隙区域GP，然后可以被回蚀刻以在间隙区域GP中形成焊盘分离图案38。当在平面中观察时，焊盘分离图案38可以具有栅格形状。焊盘分离图案38可以由硅氮化物、硅氧化物或硅氮氧化物形成。当在平面中观察时，焊盘分离图案38可以具有栅格形状。
可以去除掩模图案MK1以暴露导电图案20p的顶表面。可以在导电图案20p和焊盘分离图案38上形成层间电介质层420。层间电介质层420可以包括顺序堆叠的第一层间电介质层407、第二层间电介质层409和第三层间电介质层411。例如，第一层间电介质层407和第三层间电介质层411可以包括硅氧化物或者可以由硅氧化物形成，第二层间电介质层409可以包括硅氮化物或者可以由硅氮化物形成。
参照图36C、图37A和图37B，可以蚀刻第一杂质区3d上的焊盘分离图案38和层间电介质层420，以形成暴露第一杂质区3d的接触孔DCH。在该步骤中，也可以部分蚀刻邻近焊盘分离图案38的导电图案20p以形成存储节点焊盘XP。可以在衬底301的整个表面上共形地形成接触电介质层，然后可以执行各向异性蚀刻工艺，其中可以各向异性地蚀刻接触电介质层以在接触孔DCH中形成接触电介质图案DCL并暴露第一杂质区3d。各向异性蚀刻工艺可以去除第三层间电介质层411并暴露第二层间电介质层409的顶表面。接触电介质图案DCL可以包括例如硅氧化物，或者可以由例如硅氧化物形成。
参照图37C，多晶硅层可以形成为填充接触孔DCH，然后可以被回蚀刻以暴露第二层间电介质层409的顶表面，同时在接触孔DCH中形成初步位线接触333p。可以在衬底301的整个表面上顺序形成位线扩散阻挡层331L、位线布线层332L和位线覆盖层337L。
参照图37C和图37D，可以顺序蚀刻位线覆盖层337L、位线布线层332L和位线扩散阻挡层331L，以暴露层间电介质层420的顶表面，并同时形成位线覆盖图案337和位线BL。可以蚀刻初步位线接触333p以在位线BL下方形成位线接触DC。在该步骤，在位线BL的侧面，位线接触DC可以形成为具有与接触电介质图案DCL接触的下部。凹陷区域R1可以形成在位线接触DC的侧面上。
参照图37D和图37E，可以在衬底301的整个表面上共形地形成间隔物衬垫321。可以在间隔物衬垫321上形成掩埋电介质层(未示出)，以填充凹陷区域R1。掩埋电介质层可以经历回蚀刻工艺，以在接触孔DCH中形成掩埋电介质图案341。
参照图37E和图37F，第一间隔物层可以共形地形成在衬底301的整个表面上，然后可以被回蚀刻以形成覆盖间隔物衬垫321的侧壁的第一间隔物323。在该步骤，层间电介质层420也可以被蚀刻以暴露存储节点焊盘XP的顶表面。掩埋电介质图案341也可以被部分暴露。可以在衬底301的整个表面上共形地形成第二间隔物层，然后可以回蚀刻第二间隔物层以形成覆盖第一间隔物323的侧壁的第二间隔物325。因此，可以形成位线间隔物SP。后续工艺可以与参照图33A、图33B、图1A和图1B讨论的工艺相同或相似。
根据本发明构思的半导体存储器件可以配置为使欧姆接触层在其与存储节点焊盘接触的底表面处被圆化，因此可以增加接触面积以降低电阻。因此，可以抑制tRDL缺陷。与存储节点焊盘相邻的存储节点接触可以不包括多晶硅，而是包括其电阻低的金属，因此可以有效地抑制tRDL缺陷。
在根据本发明构思的半导体存储器件中，衬底可以突出超过器件隔离图案，因此可以增加位线接触和存储节点焊盘中的每个与衬底之间的接触面积。因此，可以减小接触电阻，并且半导体存储器件可以以高速度和低功率操作。覆盖位线的侧壁的间隔物衬垫可以包括二氧化硅，因此位线间隔物可以增加绝缘性能。结果，半导体存储器件的可靠性可以增加。
对于根据本发明构思的一些实施方式的半导体存储器件，硅氧化物可以包含在插设于存储节点焊盘和位线接触之间的接触电介质图案中，因此可以抑制BBD缺陷。对于根据本发明构思的其他实施方式的半导体存储器件，位线接触可以具有均匀的宽度而与高度无关，因此可以增加位线接触和存储节点焊盘之间的间隔以抑制BBD缺陷。
在根据本发明构思制造半导体存储器件的方法中，器件隔离图案可以被蚀刻以暴露衬底的侧表面。因此，在位线接触和衬底的侧表面之间以及在存储节点焊盘和衬底的侧表面之间可以增大接触面积。为此，存储节点接触可以形成为不包括多晶硅而包括金属，因此可以不需要高温退火工艺，这可以防止工艺缺陷。存储节点焊盘可以形成为具有比第二杂质区的面积大的面积，并且存储节点接触孔可以形成为暴露存储节点焊盘。因此，当形成存储节点接触孔时，可以可靠地确保未对准余量。总之，可以减少工艺缺陷。
尽管已结合附图中所示的本发明构思的一些实施方式对本发明构思进行了描述，但本领域技术人员将理解，在不脱离本发明构思的技术精神和基本特征的情况下，可以进行各种改变和修改。对于本领域技术人员来说将明显的，在不脱离本发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。
本申请要求于2021年5月27日在韩国知识产权局提交的韩国专利申请第10-2021-0068170号和于2021年8月25日在韩国知识产权局提交的韩国专利申请第10-2021-0112645号的优先权，这两个申请的公开内容通过引用全部包含于此。

Claims (20)

1.一种半导体存储器件，包括：
器件隔离图案，在衬底上并且限定第一有源部分；
第一存储节点焊盘，在所述第一有源部分上；
字线，在所述衬底中并延伸跨过所述第一有源部分；
位线，在所述第一存储节点焊盘上并跨越所述字线；
存储节点接触，在所述位线的一侧并与所述第一存储节点焊盘相邻；以及
欧姆接触层，在所述存储节点接触和所述第一存储节点焊盘之间，
其中所述欧姆接触层的底表面被圆化。
2.根据权利要求1所述的半导体存储器件，还包括：
第二有源部分，由所述器件隔离图案限定并与所述第一有源部分相邻；
第二存储节点焊盘，在所述第二有源部分上；
焊盘分离图案，在所述第一存储节点焊盘和所述第二存储节点焊盘之间；以及
字线覆盖图案，在所述字线上，
其中所述焊盘分离图案接触所述字线覆盖图案的顶表面。
3.根据权利要求2所述的半导体存储器件，还包括：
第一辅助电介质图案，在所述第一存储节点焊盘和所述焊盘分离图案之间；以及
第二辅助电介质图案，在所述第二存储节点焊盘和所述焊盘分离图案之间，
其中所述焊盘分离图案在所述第一辅助电介质图案和所述第二辅助电介质图案之间，以及
其中所述第一辅助电介质图案和所述第二辅助电介质图案中的每个包括与所述焊盘分离图案的材料不同的材料。
4.根据权利要求2所述的半导体存储器件，
其中所述焊盘分离图案接触所述第一存储节点焊盘的顶表面和所述第二存储节点焊盘的顶表面。
5.根据权利要求4所述的半导体存储器件，还包括：
在所述位线和第三有源部分之间的位线接触，
其中所述第三有源部分在所述位线下方，以及
其中所述位线接触的顶表面在与所述焊盘分离图案的顶表面的水平相同的水平处。
6.根据权利要求2所述的半导体存储器件，
其中所述第一存储节点焊盘的顶表面、所述第二存储节点焊盘的顶表面和所述焊盘分离图案的顶表面处于彼此相同的水平。
7.根据权利要求2所述的半导体存储器件，
其中所述位线跨越所述焊盘分离图案，
其中所述半导体存储器件还包括：
第一间隔物，覆盖所述位线的侧壁；以及
第一电介质层、第二电介质层和第三电介质层，顺序地插设在所述焊盘分离图案和所述位线之间，
其中所述第一电介质层接触所述焊盘分离图案，
其中所述第二电介质层和所述第三电介质层在所述第一电介质层和所述位线之间，
其中所述第二电介质层的侧壁和所述第三电介质层的侧壁与所述位线的侧壁对准，以及
其中所述第一电介质层的侧壁与所述第一间隔物的侧壁对准。
8.根据权利要求1所述的半导体存储器件，
其中所述存储节点接触由金属和金属氮化物形成。
9.根据权利要求1所述的半导体存储器件，还包括：
由所述器件隔离图案限定并与所述第一有源部分相邻的第二有源部分，所述第二有源部分在所述位线下方；以及
在所述位线和所述第二有源部分之间的位线接触，
其中所述器件隔离图案暴露所述衬底的所述第二有源部分的第一侧表面，以及
其中所述位线接触与所述第二有源部分的所述第一侧表面接触。
10.根据权利要求9所述的半导体存储器件，
其中所述衬底的所述第二有源部分具有第二侧表面，所述第二侧表面由所述器件隔离图案暴露并且与所述第一侧表面相反，以及
其中所述位线接触进一步与所述第二有源部分的所述第二侧表面接触。
11.根据权利要求1所述的半导体存储器件，还包括：
由所述器件隔离图案限定并与所述第一有源部分相邻的第二有源部分，所述第二有源部分在所述位线下方；以及
在所述位线和所述第二有源部分之间的位线接触，
其中所述位线接触的底表面具有第一宽度，所述位线接触的顶表面具有第二宽度，所述第一宽度大于所述第二宽度。
12.根据权利要求11所述的半导体存储器件，
其中所述位线接触的中间部分是所述位线接触的在所述位线接触的所述底表面和所述位线接触的所述顶表面之间的部分，以及
其中所述位线接触的所述中间部分的第三宽度大于所述位线接触的所述底表面的所述第一宽度。
13.根据权利要求1所述的半导体存储器件，还包括：
由所述器件隔离图案限定并与所述第一有源部分相邻的第二有源部分，所述第二有源部分在所述位线下方；以及
在所述位线和所述第二有源部分之间的位线接触，
其中所述第一存储节点焊盘的底端在与所述位线接触的底端的水平相同或比所述位线接触的底端的水平高的水平。
14.根据权利要求1所述的半导体存储器件，
其中所述器件隔离图案暴露所述衬底的所述第一有源部分的第一侧表面，以及
其中所述第一存储节点焊盘与所述第一有源部分的所述第一侧表面接触。
15.根据权利要求14所述的半导体存储器件，
其中所述衬底的所述第一有源部分具有第二侧表面，所述第二侧表面由所述器件隔离图案暴露并且与所述第一有源部分的所述第一侧表面相反，以及
其中所述第一存储节点焊盘与所述第一有源部分的所述第二侧表面接触。
16.根据权利要求1所述的半导体存储器件，还包括：
由所述器件隔离图案限定并与所述第一有源部分相邻的第二有源部分，所述第二有源部分在所述位线下方；
在所述位线和所述第二有源部分之间的位线接触；以及
在所述第一存储节点焊盘和所述位线接触的下部之间的接触电介质图案，
其中所述接触电介质图案包括其介电常数小于硅氮化物的介电常数的材料。
17.根据权利要求16所述的半导体存储器件，还包括：
在所述接触电介质图案和所述位线接触的上部之间的掩埋电介质图案，
其中所述掩埋电介质图案具有向下减小的宽度。
18.根据权利要求16所述的半导体存储器件，
其中所述接触电介质图案在所述位线下方向下延伸，
其中所述接触电介质图案在所述位线接触和所述第一存储节点焊盘之间具有第一高度，以及
其中所述接触电介质图案在所述位线下方具有第二高度，所述第二高度大于所述第一高度。
19.一种半导体存储器件，包括：
器件隔离图案，在衬底上并且限定第一有源部分；
第一存储节点焊盘，在所述第一有源部分上；
字线，在所述衬底中并延伸跨过所述第一有源部分；
位线，在所述第一存储节点焊盘上并跨越所述字线；以及
存储节点接触，在所述位线的一侧并与所述第一存储节点焊盘相邻，
其中所述存储节点接触包括：
接触金属图案；以及
接触扩散阻挡图案，围绕所述接触金属图案的侧壁和所述接触金属图案的底表面，以及
其中所述接触扩散阻挡图案的底表面被圆化。
20.一种半导体存储器件，包括：
器件隔离图案，在衬底上并且限定在第一方向上彼此并排相邻的第一有源部分、第二有源部分和第三有源部分；
第一杂质区、第二杂质区和第三杂质区，分别在所述第一有源部分、所述第二有源部分和所述第三有源部分中；
字线，在所述衬底中并延伸跨过所述第一有源部分和所述第二有源部分；
字线覆盖图案，在所述字线上；
位线接触，在所述第一有源部分上；
位线，在所述位线接触上并跨越所述字线；
第一存储节点焊盘，在所述第二有源部分上；
第二存储节点焊盘，在所述第三有源部分上；
焊盘分离图案，在所述第一存储节点焊盘和所述第二存储节点焊盘之间；
掩埋电介质图案，在所述第一存储节点焊盘和所述位线接触的上部之间；以及
接触电介质图案，在所述第一存储节点焊盘和所述位线接触的下部之间，
其中所述接触电介质图案包括其介电常数小于硅氮化物的介电常数的材料，以及
其中所述接触电介质图案具有在4nm和10nm之间的宽度。
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