CN117135909A - 半导体存储器件及其制造方法 - Google Patents

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CN117135909A CN202310175147.3A CN202310175147A CN117135909A CN 117135909 A CN117135909 A CN 117135909A CN 202310175147 A CN202310175147 A CN 202310175147A CN 117135909 A CN117135909 A CN 117135909A
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金恩靓
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Abstract

公开了一种半导体存储器件，包括：有源图案，在彼此相交的第一方向和第二方向上彼此间隔开，每个有源图案具有中心部分、第一端部和第二端部；位线接触部，设置在中心部分上并且在第一方向和第二方向上彼此间隔开；分离绝缘图案，每个分离绝缘图案设置于在第一方向和第二方向上彼此相邻的位线接触部之间；中间绝缘图案，每个中间绝缘图案设置于在第一方向上彼此相邻的位线接触部与分离绝缘图案之间；以及连接图案，每个连接图案设置于在第二方向上彼此相邻的位线接触部与分离绝缘图案之间。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本专利申请要求于2022年5月27日在韩国知识产权局递交的韩国专利申请No.10-2022-0065304的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种半导体器件，并且更具体地，涉及一种半导体存储器件及其制造方法。
背景技术
半导体器件由于其小尺寸、多功能特性和/或制造成本低而广泛用于电子工业中。然而，随着电子工业的发展，半导体器件已经高度集成。包括在半导体器件中的图案的宽度已经减小以增加半导体器件的集成密度。然而，由于需要新的曝光技术和/或昂贵的曝光技术来形成精细图案，因此难以高度集成半导体器件。因此，已经研究了在增加半导体器件的集成密度的同时容易地制造半导体器件的各种技术。
发明内容
在一方面，一种半导体存储器件可以包括：有源图案，在彼此相交的第一方向和第二方向上彼此间隔开，每个有源图案具有中心部分、第一端部和第二端部；位线接触部，设置在中心部分上并且在第一方向和第二方向上彼此间隔开；分离绝缘图案，每个分离绝缘图案设置于在第一方向和第二方向上彼此相邻的位线接触部之间；中间绝缘图案，每个中间绝缘图案设置于在第一方向上彼此相邻的位线接触部与分离绝缘图案之间；以及连接图案，每个连接图案设置于在第二方向上彼此相邻的位线接触部与分离绝缘图案之间。
在一方面，一种半导体存储器件可以包括：有源图案，在彼此相交的第一方向和第二方向上彼此间隔开，每个有源图案具有中心部分、第一端部和第二端部；位线接触部，设置在中心部分上并且在第一方向和第二方向上彼此间隔开；分离绝缘图案，每个分离绝缘图案在彼此相邻的位线接触部之间在与第一方向和第二方向相交的第三方向上延伸；以及连接图案，每个连接图案设置于在第二方向上彼此相邻的位线接触部与分离绝缘图案之间。
在一方面，一种半导体存储器件可以包括：有源图案，在彼此相交的第一方向和第二方向上彼此间隔开，每个有源图案具有中心部分、第一端部和第二端部；字线，在有源图案中，在第二方向上延伸；位线接触部，设置在中心部分上并且在第一方向和第二方向上彼此间隔开；位线，在位线接触部上，在第一方向上延伸；分离绝缘图案，每个分离绝缘图案设置于在第一方向和第二方向上彼此相邻的位线接触部之间；接触插塞，设置在位线之间；中间绝缘图案，每个中间绝缘图案设置于在第一方向上彼此相邻的位线接触部与分离绝缘图案之间；连接图案，每个连接图案将第一端部和第二端部中的每一个连接到接触插塞中的在第二方向上的彼此相邻的位线接触部与分离绝缘图案之间的每一个接触插塞；着接焊盘，在接触插塞上；以及数据存储图案，通过接触插塞和着接焊盘连接到第一端部和第二端部。
在一方面，一种制造半导体存储器件的方法可以包括：在衬底中形成器件隔离图案以限定有源图案，每个有源图案包括中心部分、第一端部和第二端部；在衬底上形成连接线，连接线在第一方向上彼此间隔开并在与第一方向相交的第二方向上延伸；形成在平面图中与中心部分间隔开的第一凹陷区域以将连接线分为初步连接图案；形成填充第一凹陷区域的分离绝缘图案；在中心部分上形成第二凹陷区域以将初步连接图案划分为连接图案；以及形成设置在第二凹陷区域中的位线接触部。
附图说明
通过参照附图详细描述示例实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1是示出了根据一些实施例的半导体存储器件的框图。
图2是图1的“P1”部分的平面图。
图3是图2的“P2”部分的放大图。
图4A和图4B分别是沿图2的线A-A’和B-B’的截面图。
图5和图6是图4A的“P3”部分的放大图。
图7是图1的“P1”部分的平面图。
图8是图7的“P4”部分的放大图。
图9是图1的“P1”部分的平面图。
图10、图1 1A、图1 1B、图12、图13A、图13B、图14、图15A、图15B、图16、图17A和图17B是示出了制造图2的半导体存储器件的方法中的阶段的图。
图18和图19是图17A的“P5”部分的放大图。
图20至图22是图1的“P1”部分的平面图。
具体实施方式
图1是示出了根据一些实施例的半导体存储器件的框图。
参照图1，半导体存储器件可以包括单元块CB和围绕每个单元块CB的外围块PB。每个单元块CB可以包括单元电路，例如存储集成电路。外围块PB可以包括操作单元电路所需的各种外围电路，并且外围电路可以电连接到单元电路。
外围块PB可以包括读出放大器电路SA和子字线驱动电路SWD。例如，读出放大器电路SA可以通过单元块CB介于其间而彼此面对，并且子字线驱动电路SWD可以通过单元块CB介于其间而彼此面对。外围块PB还可以包括例如用于驱动读出放大器的电源和接地驱动电路。
图2是与图1的单元块CB中的“P1”部分相对应的平面图，以示出根据一些实施例的半导体存储器件。图3是图2的“P2”部分的放大图。图4A和图4B分别是沿图2的线A-A’和B-B’的截面图。图5是图4A的“P3”部分的放大图。
参照图2、图3、图4A、图4B和图5，可以设置衬底100。衬底100可以是半导体衬底，例如硅衬底、锗衬底或硅-锗衬底
器件隔离图案120可以设置在衬底100中并且可以限定有源图案AP。有源图案AP可以在彼此相交(例如，垂直)的第一方向D1和第二方向D2上彼此间隔开。第一方向D1和第二方向D2可以平行于衬底100的底表面。有源图案AP可以具有彼此分离的岛形，并且每个有源图案AP可以具有在第三方向D3上纵向延伸的条形。第三方向D3可以平行于衬底100的底表面并且可以与第一方向D1和第二方向D2相交。有源图案AP可以是在平面图中观察时衬底100被器件隔离图案120包围的部分。有源图案AP可以具有在垂直于衬底100的底表面的第四方向D4上突出的形状。器件隔离图案120可以包括绝缘材料，例如氧化硅或氮化硅中的至少一种。
字线WL可以设置在有源图案AP中。字线WL可以在第二方向D2上延伸并且可以在第一方向D1上彼此间隔开。字线WL可以设置在有源图案AP和器件隔离图案120中提供的沟槽中。例如，在第一方向D1上彼此相邻的一对字线WL可以与每个有源图案AP相交。
每条字线WL可以包括栅电极GE、栅极介电图案GI和栅极封盖图案GC。栅电极GE可以在第二方向D2上穿透有源图案AP和器件隔离图案120。栅极介电图案GI可以设置在栅电极GE与有源图案AP之间，以及栅电极GE与器件隔离图案120之间。栅极封盖图案GC可以设置在栅电极GE上以覆盖栅电极GE。
每个有源图案AP可以具有中心部分CA、第一端部EA1和第二端部EA2。中心部分CA可以是有源图案AP的设置在与有源图案AP相交的一对字线WL之间的部分。第一端部EA1和第二端部EA2可以是有源图案AP的在第三方向D3上设置在有源图案AP的两个边缘处的其他部分。例如，中心部分CA的顶表面CAa可以位于比第一端部EA1和第二端部EA2的顶表面EAa低的高度(或水平)处。
例如，如图3所示，有源图案AP可以包括在第一方向D1上彼此相邻的第一有源图案AP1和第二有源图案AP2。第一有源图案AP1的第一端部EA1可以设置为与第二有源图案AP2的第二端部EA2相邻。例如，第一有源图案AP1的第一端部EA 1可以在第二方向D2上与第二有源图案AP2的第二端部EA2相邻。
第一掺杂剂区域111可以设置在中心部分CA中，并且第二掺杂剂区域112可以设置在第一端部EA1和第二端部EA2中。第一掺杂剂区域111可以包括具有与第二掺杂剂区域112的导电类型相同的导电类型(例如，N型)的掺杂物。
位线接触部DC可以设置在每个有源图案AP的中心部分CA上。可以设置多个位线接触部DC，并且位线接触部DC可以在第一方向D1和第二方向D2上彼此间隔开。每个位线接触部DC可以连接到对应的第一掺杂剂区域111(即，对应的中心部分CA)。
第二凹陷区域RE2可以设置在中心部分CA上，并且每个第二凹陷区域RE2可以被限定为由中心部分CA、器件隔离图案120、稍后要描述的中间绝缘图案150和稍后要描述的连接图案XP包围的区域。例如，器件隔离图案120、中间绝缘图案150和连接图案XP可以通过第二凹陷区域RE2的内侧表面暴露。每个位线接触部DC可以设置在每个第二凹陷区域RE2中。例如，每个位线接触部DC的至少一部分可以设置在每个第二凹陷区域RE2中。位线接触部DC的底表面DCb可以位于比器件隔离图案120的顶表面以及第一端部EA1和第二端部EA2的顶表面EAa低的高度处。位线接触部DC可以包括掺杂或未掺杂掺杂剂的多晶硅。
接触间隔物220可以设置在每个第二凹陷区域RE2的内侧表面的一部分上。接触间隔物220可以设置在对应的位线接触部DC与对应的栅极封盖图案GC之间，并且可以在对应的位线接触部DC与稍后要描述的中间绝缘图案150之间延伸。接触间隔物220可以包括例如氮化硅、氧化硅或氮氧化硅中的至少一种，并且可以是单层或多层。
第一填充图案240和第二填充图案250可以填充第二凹陷区域RE2的剩余部分。第一填充图案240可以设置在接触间隔物220与对应的位线接触部DC之间。第一填充图案240和第二填充图案250中的每一个可以包括例如氮化硅、氧化硅或氮氧化硅中的至少一种，并且可以是单层或多层。
当在平面图中观察时，分离绝缘图案130可以设置于在第一方向D1和第二方向D2上彼此相邻的位线接触部DC之间。分离绝缘图案130可以设置于在第一方向D1上彼此相邻的字线WL之间。可以设置多个分离绝缘图案130，并且分离绝缘图案130可以在第一方向D1和第二方向D2上彼此间隔开。分离绝缘图案130可以与第一端部EA1和第二端部EA2相邻设置。例如，每个分离绝缘图案130可以设置于在第一方向D1彼此相邻的一对有源图案AP中的一个有源图案AP1的第一端部EA1与该对有源图案AP中的另一个有源图案AP2的第二端部EA2之间。
第一凹陷区域RE1可以与第一端部EA1和第二端部EA2相邻设置，并且每个第一凹陷区域RE1可以被限定为在第一端部EA1与第二端部EA2之间被器件隔离图案120和稍后要描述的连接图案XP包围的区域。分离绝缘图案130可以设置在第一凹陷区域RE1中并且可以穿透器件隔离图案120的上部。
第二凹陷区域RE2的底表面可以位于比第一凹陷区域RE1的底表面高的高度处(例如，相对于衬底100的底部)。位线接触部DC的底表面DCb可以位于比分离绝缘图案130的底表面130b高的高度处。从第一端部EA1和第二端部EA2的顶表面EAa到位线接触部DC的底表面DCb的深度DT1可以小于从第一端部EA1和第二端部EA2的顶表面EAa到分离绝缘图案130的底表面130b的深度DT2。
当在平面图中观察时，每个分离绝缘图案130可以具有圆形或椭圆形。例如，每个分离绝缘图案130可以具有在第一方向D1和第二方向D2上凸出的形状。因此，每个分离绝缘图案130的中心部分在第二方向D2上的宽度可以大于每个分离绝缘图案130的边缘部分在第二方向D2上的宽度，例如，如图3的平面图所示。在关于在第二方向D2上的宽度的描述中，分离绝缘图案130的中心部分可以被限定为与其相邻的字线WL等距间隔开的部分，例如，分离绝缘图案130的中心部分可以在第一方向D1(图3)上与每条相邻的字线WL等距。分离绝缘图案130的边缘部分可以被限定为与相邻的字线WL竖直重叠的部分，例如，分离绝缘图案130的边缘部分可以被限定为分离绝缘图案130沿第一方向D1的与字线WL相邻的相对部分(图3)。然而，分离绝缘图案130的形状不限于此，并且在某些实施例中，每个分离绝缘图案130可以具有多边形形状。分离绝缘图案130可以包括例如氧化硅、氮化硅或氮氧化硅中的至少一种，并且可以是单层或多层。
中间绝缘图案150可以设置于在第一方向D1上彼此相邻的位线接触部DC与分离绝缘图案130之间。可以设置多个中间绝缘图案150，并且中间绝缘图案150可以在第一方向D1上彼此间隔开。例如，中间绝缘图案150可以在第二方向D2上延伸。中间绝缘图案150的至少一部分可以与字线WL竖直重叠并且可以覆盖字线WL的顶表面(即，栅极封盖图案GC的顶表面)。中间绝缘图案150的底表面可以位于比分离绝缘图案130的底表面130b高的高度处(例如，相对于衬底100的底部)。中间绝缘图案150的顶表面可以位于与分离绝缘图案130的顶表面基本相同的高度处并且可以与分离绝缘图案130的顶表面基本共面。
位线接触部DC可以包括在第一方向D1上布置的一行位线接触部DC，例如，位线接触部DC可以在第一方向D1上布置为第一行。分离绝缘图案130可以包括在第一方向D1上布置的一行分离绝缘图案130，例如，分离绝缘图案130可以在第一方向D 1上布置为第二行。每行位线接触部DC和每行分离绝缘图案130可以在第一方向D1上交替布置，例如，第一行位线接触部DC以及第二行分离绝缘图案130可以在第一方向D1上交替布置以限定第三行。每个中间绝缘图案150可以设置在每行位线接触部DC与每行分离绝缘图案130之间。
连接图案XP可以设置于在第二方向D2上彼此相邻的分离绝缘图案130与位线接触部DC之间。当在平面图中观察时，连接图案XP可以设置于在第一方向D1上彼此相邻的中间绝缘图案150之间。可以设置多个连接图案XP，并且连接图案XP可以在第一方向D1和第二方向D2上彼此间隔开。
单个分离绝缘图案130可以设置在一对连接图案XP之间，并且该对连接图案XP可以通过分离绝缘图案130在第二方向D2上彼此间隔开。分离绝缘图案130的中心部分在第一方向D1上的宽度可以基本等于或大于该对连接图案XP中的每一个连接图案在第一方向D1上的宽度。在关于在第一方向D1上的宽度的描述中，分离绝缘图案130的中心部分可以被限定为与该对连接图案XP等距间隔开的部分。该对连接图案XP可以关于分离绝缘图案130镜像对称。连接图案XP可以通过中间绝缘图案150与在第一方向D1上与其相邻的其他连接图案XP间隔开。
连接图案XP可以包括面向相邻的分离绝缘图案130的第一表面S1和面向相邻的位线接触部DC的第二表面S2。例如，当在平面图中观察时，第一表面S1可以具有从相邻的分离绝缘图案130凹陷的轮廓。例如，当在平面图中观察时，第二表面S2可以具有从相邻的位线接触部DC凹陷的轮廓。例如，第一表面S1可以沿相邻的第一凹陷区域RE1的轮廓形成，并且第二表面S2可以沿相邻的第二凹陷区域RE2的轮廓形成。连接图案XP的中心部分在第二方向D2上的宽度可以小于连接图案XP的边缘部分在第二方向D2上的宽度。连接图案XP的中心部分可以被限定为与相邻的字线WL等距间隔开的部分。连接图案XP的边缘部分可以被限定为连接图案XP的面向第一方向D1的一些表面。
每个连接图案XP可以连接到对应的第二掺杂剂区域112(即，对应的第一端部EA1或对应的第二端部EA2)。连接图案XP的顶表面可以位于与分离绝缘图案130的顶表面基本相同的高度处。连接图案XP的底表面可以位于与位线接触部DC的底表面DCb基本相同的高度或更高的高度处。例如，如图5所示，连接图案XP的底表面可以位于比位线接触部DC的底表面DCb高的高度处。例如，连接图案XP可以包括掺杂或未掺杂掺杂剂的多晶硅或金属材料。
位线接触部DC可以包括在第二方向D2上布置的一行位线接触部DC。分离绝缘图案130可以包括在第二方向D2上布置的一行分离绝缘图案130。每行位线接触部DC和每行分离绝缘图案130可以在第二方向D2上交替布置。连接图案XP可以包括在第二方向D2上布置的一行连接图案XP。每行连接图案XP可以设置在每行位线接触部DC与每行分离绝缘图案130之间。
位线BL可以设置在位线接触部DC和分离绝缘图案130上。可以设置多条位线BL。位线BL可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。当在平面图中观察时，位线BL可以设置在第一方向D1上交替布置的位线接触部DC和分离绝缘图案130上。
位线BL可以包括含金属图案330以及在含金属图案330与分离绝缘图案130之间的第一阻挡图案332。含金属图案330可以包括金属材料(例如，钨、钛和/或钽)或半导体材料中的至少一种。第一阻挡图案332可以包括导电金属氮化物(例如，氮化钛、氮化钨和/或氮化钽)。缓冲图案210可以设置在位线BL与分离绝缘图案130之间并且可以覆盖分离绝缘图案130的顶表面和连接图案XP的顶表面。缓冲图案210可以包括例如氧化硅、氮化硅或氮氧化硅中的至少一种，并且可以是单层或多层。
位线封盖图案350可以在每条位线BL上在第一方向D1上延伸。例如，位线封盖图案350可以包括氮化硅。
位线间隔物SPC可以覆盖位线BL的侧表面和位线封盖图案350的侧表面。位线间隔物SPC可以在位线BL的侧表面上在第一方向D1上延伸。可以设置多个位线间隔物SPC，并且位线间隔物SPC可以在第二方向D2上彼此间隔开。
位线间隔物SPC可以是单层或多层。例如，位线间隔物SPC可以包括顺序堆叠在位线BL的侧表面上的内间隔物323和外间隔物325。外间隔物325可以延伸到位线封盖图案350的顶表面上。例如，内间隔物323可以包括氧化硅。在某些实施例中，内间隔物323可以是包括空气层的空白空间(即，气隙)。例如，外间隔物325可以包括氮化硅。然而，实施例不限于此，例如，位线间隔物SPC可以由单层或三层或更多层形成。
接触插塞420可以设置在彼此相邻的位线BL之间。可以设置多个接触插塞420，并且接触插塞420可以在第一方向D1和第二方向D2上彼此间隔开。尽管图中未示出，接触插塞420可以通过字线WL上的栅栏图案在第一方向D1上彼此间隔开。例如，栅栏图案可以包括氮化硅。
接触插塞420可以连接到对应的连接图案XP。接触插塞420可以通过对应的连接图案XP连接到对应的第二掺杂剂区域112(即，对应的第一端部EA1或对应的第二端部EA2)。接触插塞420的上部可以沿第二方向D2从接触插塞420的下部偏移(例如水平偏移)。接触插塞420可以包括掺杂或未掺杂掺杂剂的多晶硅或金属材料。
第二阻挡图案410可以设置在接触插塞420与位线间隔物SPC之间以及接触插塞420与连接图案XP之间。第二阻挡图案410可以包括导电金属氮化物(例如，氮化钛、氮化钨和/或氮化钽)。欧姆图案425可以设置在第二阻挡图案410与连接图案XP之间。欧姆图案425可以包括金属硅化物。
着接焊盘430可以设置在接触插塞420上。可以设置多个着接焊盘430，并且着接焊盘430可以在第一方向D1和第二方向D2上彼此间隔开。着接焊盘430可以连接到对应的接触插塞420。着接焊盘430可以覆盖位线封盖图案350的顶表面。着接焊盘430可以包括金属材料(例如，钨、钛和/或钽)。
当在平面图中观察时，间隙填充图案440可以围绕着接焊盘430中的每一个。间隙填充图案440可以设置在彼此相邻的着接焊盘430之间。当在平面图中观察时，间隙填充图案440可以具有包括孔的网格形状，着接焊盘430设置在这些孔中。例如，间隙填充图案440可以包括氮化硅、氧化硅或氮氧化硅中的至少一种。在某些实施例中，间隙填充图案440可以是包括空气层的空白空间(即，气隙)。
数据存储图案DSP可以设置在着接焊盘430上。可以设置多个数据存储图案DSP，并且数据存储图案DSP可以在第一方向D1和第二方向D2上彼此间隔开。数据存储图案DSP可以通过对应的着接焊盘430、对应的接触插塞420和对应的连接图案XP连接到对应的第二掺杂剂区域112(即，对应的第一端部EA1或对应的第二端部EA2)。
在一些示例中，数据存储图案DSP可以是包括下电极、介电层和上电极的电容器。在这种情况下，根据实施例的半导体存储器件可以是动态随机存取存储器件(DRAM)。对于某些示例，数据存储图案DSP可以包括磁隧道结图案。在这种情况下，根据实施例的半导体存储器件可以是磁随机存取存储器件(MRAM)。对于某些示例，数据存储图案DSP可以包括相变材料或可变电阻材料。在这种情况下，根据实施例的半导体存储器件可以是相变随机存取存储器件(PRAM)或电阻式随机存取存储器件(ReRAM)。然而，实施例不限于此，例如，数据存储图案DSP可以包括能够存储数据的其他各种结构和/或材料中的至少一种。
图6是图4A的“P3”部分的放大图(即，对应于图5)。在下文中，为了便于解释，将省略对与上述相同的特征和组件的描述。
参照图6，位线接触部DC可以设置在有源图案AP的中心部分CA上的第二凹陷区域RE2中。第二凹陷区域RE2可以设置在比有源图案AP的第一端部EA1和第二端部EA2的顶表面EAa高的高度处。中心部分CA的顶表面CAa可以被第二凹陷区域RE2的底表面暴露，并且中心部分CA的顶表面CAa可以位于与第一端部EA1和第二端部EA2的顶表面EAa基本相同的高度处。例如，位线接触部DC的底表面DCb可以位于与连接图案XP的底表面基本相同的高度处，并且可以位于比分离绝缘图案130的底表面130b高的高度处。
图7和图9是与图1的“P|1”部分相对应的平面图，以示出根据一些实施例的半导体存储器件。图8是图7的“P4”部分的放大图。在下文中，为了便于解释，将省略对与上述相同的特征和组件的描述。
参照图7和图8，分离绝缘图案130可以在第五方向D5上延伸。第五方向D5可以与第一方向至第三方向D1、D2和D3相交，并且可以平行于衬底100的底表面。每个分离绝缘图案130可以设置在彼此相邻的位线接触部DC之间并且可以与相邻的位线接触部DC间隔开。位线接触部DC可以设置在彼此相邻的分离绝缘图案130之间，并且一行位线接触部DC可以在相邻的分离绝缘图案130之间在第五方向D5上布置。
例如，如图8所示，第一有源图案AP1和第二有源图案AP2可以设置为在第一方向D1上彼此相邻。第三有源图案AP3可以设置为在第二方向D2上与第一有源图案AP1相邻。第四有源图案AP4可以设置为在第一方向D1上与第三有源图案AP3相邻并且可以在第二方向D2上与第二有源图案AP2相邻。分离绝缘图案130中的一个可以在第五方向D5上跨过第一有源图案AP1的第一端部EA1与第二有源图案AP2的第二端部EA2之间，以及第三有源图案AP3的第一端部EA1与第四有源图案AP4的第二端部EA2之间。这里，一个分离绝缘图案130可以与位线接触部DC间隔开并且可以在第五方向D5上延伸。
每个中间绝缘图案150可以设置于在第一方向D1上彼此相邻的位线接触部DC与分离绝缘图案130之间。每个中间绝缘图案150可以具有在第二方向D2上纵向延伸的条形。当在平面图中观察时，中间绝缘图案150的一些表面可以面向第一方向D1，并且中间绝缘图案150的其他表面可以面向垂直于第五方向D5的方向。
每个连接图案XP可以设置于在第二方向D2上彼此相邻的位线接触部DC与分离绝缘图案130之间。每个连接图案XP可以包括面向与其相邻的分离绝缘图案130的第一表面S1和面向与其相邻的位线接触部DC的第二表面S2。第一表面S1可以在第五方向D5上延伸。当在平面图中观察时，第二表面S2可以具有从相邻的位线接触部DC凹陷的轮廓。
参照图9，分离绝缘图案130可以在第五方向D6上延伸。第六方向D6可以与第一方向至第三方向和第五方向D1、D2、D3和D5相交并且可以平行于衬底100的底表面。
每个中间绝缘图案150可以具有在第二方向D2上纵向延伸的条形。当在平面图中观察时，中间绝缘图案150的一些表面可以面向第一方向D1，并且中间绝缘图案150的其他表面可以面向垂直于第六方向D6的方向。
每个连接图案XP可以包括面向与其相邻的分离绝缘图案130的第一表面S1和面向与其相邻的位线接触部DC的第二表面S2。第一表面S1可以在第六方向D6上延伸。当在平面图中观察时，第二表面S2可以具有从相邻的位线接触部DC凹陷的轮廓。
图10、图1 1A、图1 1B、图12、图13A、图13B、图14、图15A、图15B、图16、图17A和图17B是示出了制造图2的半导体存储器件的方法中的阶段的图，图10、图12、图14和图16是与图1的“P1”部分相对应的平面图，图11A、图13A、图15A和图17A分别是沿图10、图12、图14和图16的线A-A’截取的截面图，并且图1|1B、图13B、图15B和图17B分别是沿图10、图12、图14和图16的线B-B’截取的截面图。图18是图17A的“P5”部分的放大图。下面将描述根据一些实施例的制造半导体存储器件的方法。为便于解释，下文将省略对与上述相同特征的描述。
参照图10、图11A和图11B，可以在衬底100中形成器件隔离图案120和有源图案AP。器件隔离图案120和有源图案AP的形成可以包括：通过图案工艺在衬底100中形成凹槽，并用绝缘材料填充凹槽以形成器件隔离图案120。有源图案AP可以是衬底100的未形成凹槽的部分。
每个有源图案AP可以包括中心部分CA、第一端部EA1和第二端部EA2。可以将掺杂剂注射或注入到有源图案AP中以在中心部分CA中形成第一掺杂剂区域111并在第一端部EA1和第二端部EA2中形成第二掺杂剂区域112。例如，第一掺杂剂区域111和第二掺杂剂区域112可以包括具有相同导电类型(例如，N型)的掺杂剂。
字线WL可以形成在形成于衬底100的上部中的沟槽中。字线WL的形成可以包括：在有源图案AP和器件隔离图案120上形成掩模图案，使用掩模图案作为蚀刻掩模执行各向异性蚀刻工艺以形成沟槽，以及用字线WL填充沟槽。字线WL可以在第一方向D1上彼此间隔开并且可以在有源图案AP中在第二方向D2上延伸。例如，用字线WL填充沟槽可以包括：在每个沟槽的内表面上共形地沉积栅极介电图案GI，用导电层填充沟槽，对导电层执行回蚀工艺和/或抛光工艺以形成栅电极GE，以及在栅电极GE上形成填充每个沟槽的剩余部分的栅极封盖图案GC。
可以在衬底100上形成连接线XPL。连接线XPL可以在有源图案AP和器件隔离图案120上在第一方向D1上彼此间隔开，并且可以在第二方向D2上延伸。
形成连接线XPL的方法可以是多种多样的并且不限于具体实施例。例如，连接线XPL的形成可以包括：在衬底100上形成连接层，将连接层图案化以将连接层划分为在第二方向D2上延伸的连接线XPL，以及用在第二方向D2上延伸的中间绝缘图案150填充连接线XPL之间的空间。在另一示例中，连接线XPL的形成可以包括：形成设置在字线WL的上部之间并在第二方向D2上延伸的沟槽，形成填充沟槽并覆盖字线WL的连接层，以及去除连接层的上部以分别形成彼此分离并填充沟槽的连接线XPL。在这种情况下，中间绝缘图案150可以一起形成，并且中间绝缘图案150可以是栅极封盖图案GC的部分。例如，连接线XP可以包括掺杂或未掺杂掺杂剂的多晶硅或金属材料。
参照图12、图13A和图13B，第一凹陷区域RE1可以与第一端部EA1和第二端部EA2相邻形成。更具体地，每个第一凹陷区域RE1可以形成于在第一方向D1上彼此相邻的一对有源图案AP中的一个有源图案的第一端部EA1与该对有源图案AP中的另一个有源图案的第二端部EA2之间。当在平面图中观察时，每个第一凹陷区域RE1可以与中心部分CA间隔开。例如，第一凹陷区域RE1可以在第一方向D1和第二方向D2上彼此间隔开。
第一凹陷区域RE1的形成可以包括：在衬底100上形成掩模图案，以及使用掩模图案作为蚀刻掩模执行各向异性蚀刻工艺以将连接线XPL和器件隔离图案120图案化。通过各向异性蚀刻工艺可以将每条连接线XPL划分为多个初步连接图案XPP。第一凹陷区域RE1可以将初步连接图案XPP的侧表面、中间绝缘图案150的侧表面和器件隔离图案120的部分暴露到外部。
参照图14、图15A和图15B，分离绝缘图案130可以形成在第一凹陷区域RE1中。分离绝缘图案130的形成可以包括：形成分离绝缘层，例如，完全地填充第一凹陷区域RE1并覆盖初步连接图案XPP的顶表面，以及通过回蚀工艺或抛光工艺将分离绝缘层划分为多个分离绝缘图案130。在将分离绝缘层划分为分离绝缘图案130时，初步连接图案XPP的顶表面可以暴露到外部。
与第一凹陷区域RE1一样，每个分离绝缘图案130可以形成于在第一方向D1上彼此相邻的一对有源图案AP中的一个有源图案的第一端部EA1与该对有源图案AP中的另一个有源图案的第二端部EA2之间。当在平面图中观察时，每个分离绝缘图案130可以与中心部分CA间隔开。例如，分离绝缘图案130可以在第一方向D1和第二方向D2上彼此间隔开。
参照图16、图17A、图17B和图18，可以形成缓冲层以覆盖分离绝缘图案130的顶表面和初步连接图案XPP的顶表面。此后，第二凹陷区域RE2可以形成在有源图案AP的中心部分CA上。第二凹陷区域RE2的形成可以包括：在缓冲层上形成掩模图案，以及使用掩模图案作为蚀刻掩模执行各向异性蚀刻工艺以将缓冲层和初步连接图案XPP图案化。通过蚀刻工艺，缓冲图案210和连接图案XP可以分别由缓冲层和初步连接图案XPP形成，并且中心部分CA的顶表面CAa可以暴露到外部。缓冲图案210可以覆盖连接图案XP的顶表面。
第二凹陷区域RE2可以与第一凹陷区域RE1间隔开。第二凹陷区域RE2可以在第一方向D1和第二方向D2上彼此间隔开。每个第二凹陷区域RE2可以形成在彼此相邻的第一凹陷区域RE1之间。
第二凹陷区域RE2的底表面可以位于比第一凹陷区域RE1的底表面高的高度处(例如，相对于衬底100的底表面)。从第一端部EA1和第二端部EA2的顶表面EAa到第二凹陷区域RE2的底表面的深度DT3可以小于从第一端部EA1和第二端部EA2的顶表面EAa到分离绝缘图案130的底表面130b(即，第一凹陷区域RE1的底表面)的深度DT2。
第二凹陷区域RE2可以将中心部分CA、与中心部分CA相邻的器件隔离图案120、连接图案XP的侧表面、中间绝缘图案150的侧表面和缓冲图案210的侧表面暴露到外部。例如，如图18所示，中心部分CA的上部可以通过蚀刻工艺被蚀刻，并且因此中心部分CA的顶表面CAa可以位于比第一端部EA1和第二端部EA2的顶表面EAa低的高度处。器件隔离图案120的部分可以通过第二凹陷区域RE2的内侧表面暴露到外部。
再次参照图2、图3、图4A和图4B，接触间隔物220可以形成在第二凹陷区域RE2的内侧表面上。此后，可以在中心部分CA上形成位线接触部DC、位线BL和位线封盖图案350。位线接触部DC、位线BL和位线封盖图案350的形成可以包括：形成填充第二凹陷区域RE2的位线接触层，在位线接触层上顺序形成位线层、位线封盖层和掩模图案，以及使用掩模图案作为蚀刻掩模各向异性蚀刻位线接触层、位线层和位线覆盖层以形成位线接触部DC、位线BL和位线封盖图案350。位线层可以包括顺序堆叠的第一阻挡层和含金属层，并且每条位线BL可以包括分别由其形成的第一阻挡层图案332和含金属图案330。每个位线接触部DC可以形成在每个第二凹陷区域RE2中。在蚀刻工艺中，接触间隔物220的部分(例如，接触间隔物220的未被位线BL覆盖的部分)也可以被蚀刻，并且第二凹陷区域RE2的内侧表面可以暴露到外部。
此后，可以形成第一填充图案240和第二填充图案250以填充每个第二凹陷区域RE2的剩余部分。第一填充图案240和第二填充图案250的形成可以包括：形成共形地覆盖每个第二凹陷区域RE2的剩余部分的内表面的第一填充图案240，以及形成填充每个第二凹陷区域RE2的剩余部分的第二填充图案250。
位线间隔物SPC可以形成为覆盖每条位线BL的侧表面和每个位线封盖图案350的侧表面。位线间隔物SPC可以由单层或多层形成。例如，位线间隔物SPC可以包括顺序堆叠在每条位线BL的侧表面上的内间隔物323和外间隔物325。然而，实施例不限于此，并且在某些实施例中，位线间隔物SPC可以由单层或三层或更多层形成。
接触插塞420可以形成在彼此相邻的位线BL之间。接触插塞420的形成可以包括：去除缓冲图案210的在连接图案XP上的部分以将连接图案XP暴露到外部，在位线间隔物SPC和暴露的连接图案XP上共形地形成第二阻挡图案410，以及在相邻的位线BL之间形成接触插塞420。例如，接触插塞420的形成还可以包括执行回蚀工艺或抛光工艺，但实施例不限于此。在形成接触插塞420的工艺中，欧姆图案425可以形成在每个接触插塞420与每个连接图案XP之间。
即使图中未示出，栅栏图案也可以形成在相邻的位线BL之间。接触插塞420可以通过栅栏图案在第一方向D1上彼此间隔开。在一些实施例中，栅栏图案可以在形成接触插塞420之前形成，并且每个接触插塞420可以形成在相邻的位线BL之间以及在第一方向D1上彼此相邻的栅栏图案之间。在某些实施例中，栅栏图案可以在形成接触插塞420之后形成，并且每个栅栏图案可以形成在相邻的位线BL之间以及在第一方向D1上彼此相邻的接触插塞420之间。
可以在接触插塞420上形成着接焊盘430。着接焊盘430的形成可以包括：顺序形成覆盖接触插塞420的顶表面和掩模图案的着接焊盘层，以及通过使用掩模图案作为蚀刻掩模的各向异性蚀刻工艺将着接焊盘层划分为着接焊盘430。第二阻挡图案410的上部的一部分、接触插塞420的上部的一部分以及位线封盖图案350的上部的一部分可以通过蚀刻工艺被进一步蚀刻，并且因此第二阻挡图案410、接触插塞420和位线封盖图案350可以暴露到外部。此后，可以形成间隙填充图案440以覆盖暴露部分并包围每个着接焊盘430，并且可以在每个着接焊盘430上形成数据存储图案DSP。
中心部分CA的顶表面CAa应该暴露到外部以将位线接触部DC连接到有源图案AP的中心部分CA，并且第二凹陷区域RE2可以形成为暴露中心部分CA的顶表面CAa。如果在形成第二凹陷区域RE2之前在中心部分CA上形成第一凹陷区域RE1，第二凹陷区域RE2将形成得比第一凹陷区域RE 1深，从而暴露中心部分CA的顶表面CAa。
根据实施例，第一凹陷区域RE 1可以形成在与形成第二凹陷区域RE2的位置间隔开的位置处。因此，即使第二凹陷区域RE2比第一凹陷区域RE1浅，中心部分CA的顶表面CAa也可以暴露到外部。相应地，在参照图2至图5描述的用于在第二凹陷区域RE2中形成位线接触部DC的蚀刻工艺中可以减少所需的总蚀刻量，因此可以容易地制造半导体存储器件。此外，由于蚀刻量的减少，可以防止在形成位线接触部DC的工艺中对位线BL的过度蚀刻，并且因此可以提高半导体存储器件的电特性和可靠性。
图19是图17A的“P5”部分的放大图。在下文中，为了便于解释，将省略对与上述相同特征的描述。
参照图16和图19，可以通过蚀刻工艺在有源图案AP的中心部分CA上形成第二凹陷区域RE2。中心部分CA的顶表面CAa可以通过蚀刻工艺暴露到外部，并且中心部分CA可以不被蚀刻。中心部分CA的顶表面CAa可以位于与第一端部EA1和第二端部EA2的顶表面EAa基本相同的高度处。第二凹陷区域RE2可以形成在比第一端部EA1和第二端部EA2的顶表面EAa高的高度处。此后，可以执行参照图2、图3、图4A和图4B描述的后续工艺以形成图6的半导体存储器件的结构。
图20至图22是与图1的“P1”部分相对应的平面图，用于说明制造图7的半导体存储器件的方法。在下文中，为了便于解释，将省略对与上述相同特征的描述。
参照图20，第一凹陷区域RE1可以与第一端部EA1和第二端部EA2相邻形成。更具体地，每个第一凹陷区域RE1可以形成于在第一方向D1彼此相邻的一对有源图案AP中的一个有源图案的第一端部EA1与该对有源图案AP中的另一个有源图案的第二端部EA2之间。当在平面图中观察时，每个第一凹陷区域RE1可以与中心部分CA间隔开。例如，每个第一凹陷区域RE1可以在第五方向D5上延伸。
参照图21，分离绝缘图案130可以形成在第一凹陷区域RE1中。与第一凹陷区域RE1一样，每个分离绝缘图案130可以形成于在第一方向D1上彼此相邻的一对有源图案AP中的一个有源图案的第一端部EA|1与该对有源图案AP中的另一个有源图案的第二端部EA2之间。当在平面图中观察时，每个分离绝缘图案130可以与中心部分CA间隔开。例如，每个分离绝缘图案130可以在第五方向D5上延伸。
参照图22，第二凹陷区域RE2可以形成在中心部分CA上。第二凹陷区域RE2可以与第一凹陷区域RE1间隔开。第二凹陷区域RE2可以形成在彼此相邻的第一凹陷区域RE1之间。可以在相邻的第一凹陷区域RE1之间在第五方向D5上布置一行第二凹陷区域RE2。此后，可以执行参照图2、图3、图4A和图4B描述的后续工艺以形成图7的半导体存储器件的结构。
通过总结和回顾，实施例提供了一种能够容易制造的半导体存储器件及其制造方法。实施例还提供了一种具有提高的电特性和可靠性的半导体存储器件及其制造方法。
也就是说，根据实施例，在用于形成位线接触部的蚀刻工艺中可以减少所需的蚀刻量，因此可以容易地制造半导体存储器件。此外，由于蚀刻量的减少，可以防止在形成位线接触部的工艺中对位线的过度蚀刻，因此可以提高半导体存储器件的电特性和可靠性。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被说明为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器件，包括：
有源图案，在第一方向和与所述第一方向相交的第二方向上彼此间隔开，每个有源图案包括中心部分、第一端部和第二端部；
位线接触部，在所述第一方向和所述第二方向上彼此间隔开，每个位线接触部在对应的中心部分上；
分离绝缘图案，在所述位线接触部之间，每个分离绝缘图案在所述位线接触部中的在所述第一方向和所述第二方向上相邻的位线接触部之间；
中间绝缘图案，在所述位线接触部与所述分离绝缘图案之间，每个中间绝缘图案位于在所述第一方向上彼此相邻的一个位线接触部与一个分离绝缘图案之间；以及
连接图案，在所述位线接触部与所述分离绝缘图案之间，每个连接图案位于在所述第二方向上彼此相邻的一个位线接触部与一个分离绝缘图案之间。
2.根据权利要求1所述的半导体存储器件，其中，所述位线接触部的底表面在比所述分离绝缘图案的底表面高的高度处。
3.根据权利要求1所述的半导体存储器件，其中，从所述第一端部和所述第二端部的顶表面到所述位线接触部的底表面的深度小于从所述第一端部和所述第二端部的所述顶表面到所述分离绝缘图案的底表面的深度。
4.根据权利要求1所述的半导体存储器件，其中，所述中心部分的顶表面在与所述第一端部和所述第二端部的顶表面基本相同的高度处，或者在低于所述第一端部和所述第二端部的所述顶表面的高度处。
5.根据权利要求1所述的半导体存储器件，其中，每个分离绝缘图案在一对有源图案中的第一有源图案的第一端部与所述一对有源图案中的第二有源图案的第二端部之间，所述一对有源图案在所述第一方向上彼此相邻。
6.根据权利要求1所述的半导体存储器件，其中，
所述位线接触部包括在所述第一方向上布置的一行位线接触部，
所述分离绝缘图案包括在所述第一方向上布置的一行分离绝缘图案，并且
所述一行位线接触部和所述一行分离绝缘图案在所述第一方向上交替布置。
7.根据权利要求1所述的半导体存储器件，其中，
每个连接图案包括在所述第二方向上面向所述分离绝缘图案中的相邻的一个分离绝缘图案的第一表面，并且
当在平面图中观察时，所述第一表面从所述分离绝缘图案中的相邻的一个分离绝缘图案凹陷。
8.根据权利要求7所述的半导体存储器件，其中，
每个连接图案还包括在所述第二方向上面向所述位线接触部中的相邻的一个位线接触部的第二表面，并且
当在平面图中观察时，所述第二表面从所述位线接触部中的所述相邻的一个位线接触部凹陷。
9.根据权利要求1所述的半导体存储器件，其中，所述中间绝缘图案在所述第二方向上延伸并在所述第一方向上彼此间隔开。
10.根据权利要求1所述的半导体存储器件，其中，所述分离绝缘图案在与所述第一方向和所述第二方向相交的第三方向上延伸。
11.根据权利要求1所述的半导体存储器件，其中，
每个连接图案包括在所述第二方向上面向所述分离绝缘图案中的相邻的一个分离绝缘图案的第一表面，并且
所述第一表面在与所述第一方向和所述第二方向相交的第三方向上延伸。
12.根据权利要求11所述的半导体存储器件，其中，
每个连接图案还包括在所述第二方向上面向所述位线接触部中的相邻的一个位线接触部的第二表面，并且
当在平面图中观察时，所述第二表面从所述位线接触部中的所述相邻的一个位线接触部凹陷。
13.根据权利要求1所述的半导体存储器件，其中，每个中间绝缘图案具有在所述第二方向上纵向延伸的条形。
14.一种半导体存储器件，包括：
有源图案，在第一方向和与所述第一方向相交的第二方向上彼此间隔开，每个有源图案包括中心部分、第一端部和第二端部；
位线接触部，在所述第一方向和所述第二方向上彼此间隔开，每个位线接触部在对应的中心部分上；
分离绝缘图案，在所述位线接触部之间，每个分离绝缘图案在与所述第一方向和所述第二方向相交的第三方向上延伸；以及
连接图案，在所述位线接触部与所述分离绝缘图案之间，每个连接图案位于在所述第二方向上彼此相邻的一个位线接触部与一个分离绝缘图案之间。
15.根据权利要求14所述的半导体存储器件，其中，所述位线接触部的底表面在比所述分离绝缘图案的底表面高的高度处。
16.根据权利要求14所述的半导体存储器件，其中，从所述第一端部和所述第二端部的顶表面到所述位线接触部的底表面的深度小于从所述第一端部和所述第二端部的所述顶表面到所述分离绝缘图案的底表面的深度。
17.一种半导体存储器件，包括：
有源图案，在第一方向和与所述第一方向相交的第二方向上彼此间隔开，每个有源图案包括中心部分、第一端部和第二端部；
字线，在所述有源图案中，在所述第二方向上延伸；
位线接触部，在所述第一方向和所述第二方向上彼此间隔开，每个位线接触部在对应的中心部分上；
位线，在所述位线接触部上，在所述第一方向上延伸；
分离绝缘图案，在所述位线接触部之间，每个分离绝缘图案在所述位线接触部中的在所述第一方向和所述第二方向上相邻的位线接触部之间；
接触插塞，在所述位线之间；
中间绝缘图案，在所述位线接触部与所述分离绝缘图案之间，每个中间绝缘图案位于在所述第一方向上彼此相邻的一个位线接触部与一个分离绝缘图案之间；
连接图案，在所述位线接触部与所述分离绝缘图案之间，每个连接图案将所述第一端部和所述第二端部中的每一个连接到在所述第二方向上彼此相邻的所述接触插塞中的每一个接触插塞；
着接焊盘，在所述接触插塞上，以及
数据存储图案，通过所述接触插塞和所述着接焊盘连接到所述第一端部和所述第二端部。
18.根据权利要求17所述的半导体存储器件，其中，所述位线接触部的底表面在比所述分离绝缘图案的底表面高的高度处。
19.根据权利要求17所述的半导体存储器件，其中，
所述位线接触部包括在所述第一方向上布置的一行位线接触部，
所述分离绝缘图案包括在所述第一方向上布置的一行分离绝缘图案，并且
所述一行位线接触部和所述一行分离绝缘图案在所述第一方向上交替布置。
20.根据权利要求17所述的半导体存储器件，其中，所述分离绝缘图案在与所述第一方向和所述第二方向相交的第三方向上延伸。
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