CN117279371A - 半导体存储器件及其制造方法 - Google Patents

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CN117279371A CN202310349415.9A CN202310349415A CN117279371A CN 117279371 A CN117279371 A CN 117279371A CN 202310349415 A CN202310349415 A CN 202310349415A CN 117279371 A CN117279371 A CN 117279371A
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金宗赫
具滋玟
金范书
柳原锡
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Abstract

可以提供一种半导体存储器件，包括：有源图案，由器件隔离图案限定；位线，在器件隔离图案和有源图案上在第一方向上延伸；位线封盖图案，包括依次堆叠在位线的上表面上的第一封盖图案、第二封盖图案和第三封盖图案；以及屏蔽图案，覆盖位线的一侧。屏蔽图案的上表面可以在比第一封盖图案的上表面低的高度处。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求于2022年6月22日在韩国知识产权局递交的韩国专利申请No.10-2022-0076243的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思的一些示例实施例涉及半导体，并且更具体地，涉及半导体存储器件和/或其制造方法。
背景技术
由于诸如小型化、多功能和/或低制造成本等特性，半导体器件在电子工业中作为重要元件而备受关注。半导体器件可以被分类为用于存储逻辑数据的半导体存储器件、用于处理逻辑数据的半导体逻辑器件、以及包括存储元件和逻辑元件的混合半导体器件。
近来，由于电子设备的高速和低功耗的要求，嵌入其中的半导体器件也需要具有高操作速度和/或低操作电压。为了满足这些要求的特性，半导体器件变得高度集成。随着半导体器件的高集成度加深，半导体器件的电特性和可靠性可能劣化。因此，进行了许多研究以改善半导体器件的电特性和可靠性。
发明内容
本发明构思的一些示例实施例是为了提供具有改善的电特性和可靠性的半导体存储器件。
本发明构思要解决的问题不限于上述问题，并且本领域技术人员将从以下描述中清楚地理解未提及的其他问题。
根据本发明构思的示例实施例的半导体存储器件可以包括：有源图案，由器件隔离图案限定；位线，在器件隔离图案和有源图案上在第一方向上延伸；位线封盖图案，包括依次堆叠在位线的上表面上的第一封盖图案、第二封盖图案和第三封盖图案；以及屏蔽图案，覆盖位线的一侧。屏蔽图案的上表面可以在比第一封盖图案的上表面低的高度处。
根据本发明构思的示例实施例的半导体存储器件可以包括：有源图案，由器件隔离图案限定；位线，在器件隔离图案和有源图案上在第一方向上延伸；位线接触部，在有源图案和位线之间；以及屏蔽图案，覆盖位线的一侧，并在位线接触部的一侧延伸。屏蔽图案可以包括多晶硅和氧化硅中的至少一种。
根据本发明构思的示例实施例的半导体存储器件可以包括：有源图案，由器件隔离图案限定；位线，在器件隔离图案和有源图案上在第一方向上延伸，位线在与第一方向相交的第二方向上彼此间隔开；字线，在有源图案内在第二方向上延伸，并在第一方向上彼此间隔开；位线接触部，介于有源图案和位线之间，位线接触部在第一方向和第二方向上彼此间隔开；位线封盖图案，在位线的上表面上，每个位线封盖图案包括依次堆叠的第一封盖图案、第二封盖图案和第三封盖图案；位线间隔物，分别设置在位线的侧表面上；屏蔽图案，分别介于位线的侧表面和位线间隔物之间；存储节点接触部，介于相邻的位线之间，并在第一方向和第二方向上彼此间隔开；着接焊盘，在存储节点接触部上；以及数据存储图案，通过存储节点接触部和着接焊盘连接到有源图案。第一封盖图案的上表面可以在比屏蔽图案中的对应屏蔽图案的上表面高的高度处。
根据本发明构思的示例实施例的制造半导体存储器件的方法可以包括：在衬底上形成器件隔离图案以限定包括第一凹陷区的有源图案；在每个第一凹陷区中在有源图案上形成位线接触部、位线和位线封盖图案；形成覆盖位线接触部的一侧和位线的一侧的屏蔽图案；以及形成覆盖屏蔽图案的一侧和位线封盖图案的位线间隔物。位线封盖图案可以包括依次堆叠的第一封盖图案、第二封盖图案和第三封盖图案。屏蔽图案的上表面可以位于比第一封盖图案的上表面低的高度处。
附图说明
根据下列结合附图的简要描述，将更清楚地理解示例实施例。附图表示本文所描述的非限制性示例实施例。
图1是根据本发明构思的示例实施例的半导体存储器件的框图。
图2是示出了根据本发明构思的示例实施例的半导体存储器件的图，并且是与图1的部分P1相对应的平面图。
图3A和图3B分别是与图2的线A-A'和线B-B’相对应的截面图。
图4是图3A的部分P2的放大图。
图5A至图5D是图4的部分P3的放大图。
图6是与图2的线A-A'相对应的截面图。
图7A至图11B是示出了根据本发明构思的示例实施例的制造半导体存储器件的方法的图，图7A、图8A、图9A、图10A和图11A是与图2的线A-A'相对应的图，并且图7B、图8B、图9B、图10B和图11B是与图2的线B-B’相对应的截面图。
具体实施方式
在下文中，将参考附图来描述根据本发明构思的一些示例实施例。
尽管在示例性实施例的描述中使用了术语“相同”、“相等”或“同一”，但是应当理解，可以存在一些不精确性。因此，当一个元件被称为与另一元件相同时，应当理解，元件或值在期望的制造或操作公差范围(例如，±10％)内与另一元件相同。
当在本说明书中与数值相结合地使用术语“约”或“基本上”时，相关联的数值旨在包括在所述数值附近的制造或操作公差(例如，±10％)。此外，当与几何形状相结合地使用词语“约”和“基本上”时，旨在不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修改为“约”或“基本上”，将理解，这些值和形状应当被解释为包括在所述数值或形状附近的制造或操作公差(例如，±10％)。
图1是根据本发明构思的示例实施例的半导体存储器件的框图。
参考图1，半导体存储器件可以包括单元块CB和围绕每个单元块CB的外围块PB。每个单元块CB可以包括诸如存储器集成电路之类的单元电路。外围块PB可以包括用于单元电路的操作的各种外围电路，并且外围电路可以电连接到单元电路。
外围块PB可以包括读出放大器电路SA和子字线驱动器电路SWD。例如，读出放大器电路SA可以与介于其间的单元块CB彼此面对，并且子字线驱动器电路SWD可以与介于其间的单元块CB彼此面对。外围块PB还可以包括用于驱动读出放大器的电源和接地驱动器电路，但本发明构思不限于此。
图2是示出了根据本发明构思的示例实施例的半导体存储器件的图，并且是与图1的部分P1相对应的平面图。图3A和图3B分别是与图2的线A-A'和线B-B’相对应的截面图。图4是图3A的部分P2的放大图。图5A至图5D是图4的部分P3的放大图。
参考图2、图3A和图3B，可以设置衬底100。衬底100可以是半导体衬底，例如硅衬底、锗衬底、或硅锗衬底。
器件隔离图案120可以设置在衬底100中，并且可以限定有源图案AP。有源图案AP可以被设置为在彼此相交的第一方向D1和第二方向D2(例如，第二方向D2垂直于第一方向D1)上彼此间隔开。第一方向D1和第二方向D2可以平行于衬底100的下表面。
每个有源图案AP可以具有彼此分离的岛形形状，并且可以具有在第三方向D3上伸长的条形形状。第三方向D3可以平行于衬底100的下表面，并且可以与第一方向D1和第二方向D2相交(例如，可以相对于第一方向D1和第二方向D2两者倾斜)。在平面图中，有源图案AP可以是衬底100的被器件隔离图案120围绕的部分。有源图案AP可以在垂直于衬底100的下表面的第四方向D4上突出。器件隔离图案120可以包括绝缘材料，并且可以包括例如氧化硅和氮化硅中的至少一种。如本文中所使用的“A或B”、“A和B中的至少一个”、“A或B中的至少一个”、“A、B或C”、“A、B和C中的至少一个”、以及“A、B或C中的至少一个”，其中每一种表述可以包括相应短语中一起列出的配置中的任何一个、或其所有可能组合。换言之，诸如“A或B”、“A和B中的至少一个”、“A或B中的至少一个”、“A、B或C”、“A、B和C中的至少一个”、以及“A、B或C中的至少一个”之类的表述修饰整个元素列表，而非修饰列表中的单独元素。因此，例如，“A、B或C中的至少一个”与“A、B和C中的至少一个”均表示A、B、C或其任何组合。
第一杂质区111和第二杂质区112可以设置在有源图案AP中。第二杂质区112可以设置在每个有源图案AP的两个边缘区中。每个第一杂质区111可以在每个有源图案AP中介于第二杂质区112之间。第一杂质区111可以包括与第二杂质区112的杂质相同导电类型(例如，N型)的杂质。
字线WL可以设置在有源图案AP中。可以设置多条字线WL。字线WL可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。字线WL可以设置在沟槽中，该沟槽设置在有源图案AP和器件隔离图案120中。例如，在第一方向D1上彼此相邻的一对字线WL可以与对应的有源图案AP相交。
每条字线WL可以包括栅电极GE、栅极介电图案GI和栅极封盖图案GC。栅电极GE可以在第二方向D2上穿过有源图案AP和器件隔离图案120。栅极介电图案GI可以介于栅电极GE和有源图案AP之间以及栅电极GE和器件隔离图案120之间。栅极封盖图案GC可以在栅电极GE上覆盖栅电极GE。
缓冲图案210可以设置在衬底100上。缓冲图案210可以覆盖有源图案AP、器件隔离图案120和字线WL。例如，缓冲图案210可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
位线BL可以设置在器件隔离图案120和有源图案AP上。可以设置多条位线BL。位线BL可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。位线BL可以包括金属材料。例如，位线BL可以包括钨、铷、钼和钛中的至少一种。
位线接触部DC可以设置在每个有源图案AP上，或者可以设置多个位线接触部DC。位线接触部DC可以分别连接到有源图案AP中的第一杂质区111。位线接触部DC可以在第一方向D1和第二方向D2上彼此间隔开。位线接触部DC可以分别介于有源图案AP和位线BL之间。一个位线接触部DC可以将位线BL之中的对应位线BL和对应的第一杂质区111电连接。
位线接触部DC可以分别设置在第一凹陷区RS1中。第一凹陷区RS1可以设置在有源图案AP的上部和与该有源图案AP的上部相邻的器件隔离图案120上。第一凹陷区RS1可以在第一方向D1和第二方向D2上彼此间隔开。
多晶硅图案310可以设置在位线BL和缓冲图案210之间、以及在第一方向D1上彼此相邻的位线接触部DC之间。可以设置多个多晶硅图案310。多晶硅图案310的上表面可以位于与位线接触部DC的上表面相同或基本相等的高度处，并且可以是共面的。多晶硅图案310可以包括多晶硅。
第一阻挡图案332可以设置在位线BL和位线接触部DC之间、以及位线BL和多晶硅图案310之间。第一阻挡图案332可以在第一方向D1上沿位线BL延伸，并且可以在第二方向D2上彼此间隔开。第一阻挡图案332可以包括导电金属氮化物，并且可以包括例如氧化钨、氧化铷、氧化钼或氧化钛中的至少一种。第一欧姆图案(未示出)可以进一步介于第一阻挡图案332和位线接触部DC之间。第一欧姆图案可以包括金属硅化物。
位线封盖图案350可以设置在位线BL的上表面上。可以设置多个位线封盖图案350。每个位线封盖图案350可以沿对应的位线BL在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。位线封盖图案350可以与位线BL竖直地重叠。位线封盖图案350可以包括依次堆叠在对应的位线BL的上表面上的第一封盖图案351、第二封盖图案352和第三封盖图案353。位线封盖图案350可以包括氮化硅。
位线间隔物SPC可以设置在位线BL的侧表面BLs和位线封盖图案350的侧表面上。位线间隔物SPC可以覆盖位线BL的侧表面BLs和位线封盖图案350的侧表面。可以设置多个位线间隔物SPC。
例如，位线间隔物SPC可以包括第一间隔物323和第二间隔物325。第二间隔物325可以设置在位线BL的侧表面BLs上，并且第一间隔物323可以介于位线BL的侧表面BLs和第二间隔物325之间。在一些示例实施例中，第二间隔物325可以覆盖位线封盖图案350的上表面。
位线间隔物SPC可以与位线封盖图案350的侧表面接触。例如，第一间隔物323可以与位线封盖图案350的侧表面接触。位线间隔物SPC可以与位线BL的侧表面BLs间隔开。例如，第一间隔物323可以通过稍后将描述的屏蔽图案SH与位线BL的侧表面BLs间隔开。例如，第一间隔物323可以包括氧化硅，并且第二间隔物325可以包括氮化硅。作为另一示例，第一间隔物323可以包括包含空气层(例如，气隙)的空的空间。
第一掩埋图案240和第二掩埋图案250可以填充每个第一凹陷区RS1。第一掩埋图案240可以共形地覆盖第一凹陷区RS1的内表面和位线接触部DC的侧表面DCs的至少一部分(例如，位线接触部DC的侧表面DCs的在第一凹陷区RS1中的至少一部分)。例如，第一掩埋图案240可以通过稍后将描述的屏蔽图案SH与位线接触部DC的侧表面DCs间隔开。第二掩埋图案250可以填充第一凹陷区RS1的剩余部分。例如，第一掩埋图案240可以包括氧化硅，并且第二掩埋图案250可以包括氮化硅。
屏蔽图案SH可以设置在位线BL的侧表面BLs上，并且可以在位线接触部DC的侧表面DCs上延伸。可以设置多个屏蔽图案SH。一对屏蔽图案SH可以覆盖每条位线BL的两个侧表面BLs和每个位线接触部DC的两个侧表面DCs。屏蔽图案SH可以与位线BL的侧表面BLs和位线接触部DC的侧表面DCs接触。例如，屏蔽图案SH可以不与位线封盖图案350的侧表面接触。屏蔽图案SH还可以覆盖多晶硅图案310的侧表面。
屏蔽图案SH的上表面SHa可以位于比位线封盖图案350的上表面低的高度处。例如，屏蔽图案SH的上表面SHa可以位于比第一封盖图案351的上表面351a低的高度处。例如，屏蔽图案SH的上表面SHa可以位于与位线BL的上表面相同或基本相等的高度处。屏蔽图案SH的下表面可以位于与位线接触部DC的下表面相同或基本相等的高度处。
屏蔽图案SH可以介于位线BL的侧表面BLs和位线间隔物SPC之间、以及位线接触部DC的侧表面DCs和第一掩埋图案240之间。屏蔽图案SH可以将位线BL的侧表面BLs和位线间隔物SPC(例如，第一间隔物323)彼此分离。屏蔽图案SH可以将位线接触部DC的侧表面DCs和第一掩埋图案240彼此分离。例如，屏蔽图案SH可以不介于位线封盖图案350的侧表面和位线间隔物SPC之间。屏蔽图案SH可以包括多晶硅和氧化硅中的至少一种。例如，屏蔽图案SH还可以包括碳、氮和氯中的至少一种。
屏蔽图案SH可以将位线BL的侧表面BLs与位线间隔物SPC分离，并且因此可以减轻或防止由于位线间隔物SPC的第一间隔物323而导致位线BL中的金属的氧化。此外，即使在位线BL中的金属被氧化之后，屏蔽图案SH也可以将金属氧化物还原回金属。因此，可以改善半导体存储器件的电特性和可靠性。
在下文中，将参考图4和图5A至图5D来详细描述屏蔽图案SH和位线BL的一些特征和一些示例实施例。
参考图4和图5A至图5D，屏蔽图案SH可以包括第一屏蔽图案SH1和第二屏蔽图案SH2。第一屏蔽图案SH1可以是屏蔽图案SH的设置在位线BL的侧表面BLs上的区域。第二屏蔽图案SH2可以是屏蔽图案SH的设置在位线接触部DC的侧表面DCs上的另一区域。第二屏蔽图案SH2可以包括多晶硅。
在一些示例实施例中，第一屏蔽图案SH1可以包括第一部分SH1x和第二部分SH1y。第一部分SH1x可以是第一屏蔽图案SH1的设置在位线BL的侧表面BLs上的区域。第二部分SH1y可以是第一屏蔽图案SH1的设置在位线BL的侧表面BLs和第一部分SH1x之间的另一区域。例如，第一部分SH1x可以包括多晶硅。例如，第二部分SH1y可以包括氧化硅。
第一屏蔽图案SH1可以设置在第二部分SH1y的下端上方，并且第二屏蔽图案SH2可以设置在第二部分SH1y的下端下方。例如，如图5A至图5C所示，第二部分SH1y的下端可以设置在与位线BL的下表面相同或基本相等的高度处。作为另一示例，如图5D所示，第二部分SH1y的下端可以设置在位线BL的下表面下方(例如，在与第一阻挡图案332的下表面相同或基本相等的高度处)。第二部分SH1y的下端的高度可以高于位线接触部DC的上表面的高度、或与位线接触部DC的上表面的高度相同或基本相等。
根据各种示例实施例，第一宽度W1、第二宽度W2、第三宽度W3和第四宽度W4之间的关系可以以各种方式彼此不同。第一宽度W1可以是位线BL的上表面在第二方向D2上的宽度。第二宽度W2可以是在与第一宽度W1相同的高度处，一对屏蔽图案SH的第二部分SH1y之间的在第二方向D2上的距离。第三宽度W3可以是在位线BL的中点处，位线BL在第二方向D2上的宽度。该中点可以是距位线BL的上表面的距离与距位线BL的下表面的距离相同的点。第四宽度W4可以是在与第三宽度W3相同的高度处，该对屏蔽图案SH的第一部分SH1x之间的在第二方向D2上的距离。为了方便起见，尽管第三宽度W3和第四宽度W4的高度在附图中被不同地指示，但是对第三宽度W3和第四宽度W4进行定义的高度是相同的。第一宽度W1和第二宽度W2可以彼此相等。
例如，如图5A所示，第三宽度W3可以与第一宽度W1相同或基本相等，并且例如，位线BL的侧表面BLs可以具有直线形状轮廓。第四宽度W4可以大于第二宽度W2。
作为另一示例，如图5B所示，第三宽度W3可以小于第一宽度W1，并且例如，位线BL的侧表面BLs可以具有凹形轮廓。第四宽度W4可以大于第二宽度W2。
作为另一示例，如图5C所示，第三宽度W3可以小于第一宽度W1，并且例如，位线BL的侧表面BLs可以具有凹形轮廓。第四宽度W4可以与第二宽度W2相同或基本上相等。
第五宽度W5可以是屏蔽图案SH在第二方向D2上的厚度。例如，第五宽度W5可以大于0nm且小于或等于2nm。
例如，第五宽度W5可以是恒定的或基本上恒定的，而与高度无关。例如，如图5A所示，屏蔽图案SH的侧表面也可以具有与位线BL的侧表面BLs的线性轮廓相对应的线性轮廓。作为另一示例，尽管未示出，但当位线BL的侧表面BLs具有凹形轮廓时，屏蔽图案SH的侧表面也可以具有凹形轮廓。
例如，第五宽度W5可以根据高度而变化。例如，如图5B和图5C所示，即使当位线BL的侧表面BLs具有凹形轮廓时，屏蔽图案SH的侧表面也可以不具有凹形轮廓。
参考图2、图3A和图3B，存储节点接触部BC可以设置在相邻的位线BL之间。可以设置多个存储节点接触部BC，并且存储节点接触部BC可以在第一方向D1和第二方向D2上彼此间隔开。尽管未示出，但存储节点接触部BC可以通过字线WL上的围栏图案(未示出)在第一方向D1上彼此间隔开。围栏图案可以包括例如氮化硅。
存储节点接触部BC可以填充设置在有源图案AP中的第二杂质区112上的第二凹陷区RS2。存储节点接触部BC可以电连接到第二杂质区112。存储节点接触部BC可以包括掺杂或未掺杂的多晶硅、和金属材料中的至少一种。
第二阻挡图案410可以共形地覆盖位线间隔物SPC和存储节点接触部BC。第二阻挡图案410可以包括诸如氮化钛或氮化钽之类的金属氮化物。第二欧姆图案(未示出)可以进一步介于第二阻挡图案410和存储节点接触部BC之间。第二欧姆图案可以包括金属硅化物。
着接焊盘LP可以设置在存储节点接触部BC上。可以设置多个着接焊盘LP，并且着接焊盘LP可以在第一方向D1和第二方向D2上彼此间隔开。着接焊盘LP可以电连接到对应的存储节点接触部BC。着接焊盘LP可以覆盖位线封盖图案350的上表面。
着接焊盘LP可以包括下着接焊盘420和上着接焊盘430。下着接焊盘420可以是着接焊盘LP的下区域，并且可以与存储节点接触部BC竖直地重叠。上着接焊盘430可以是着接焊盘LP的上区域，并且可以在第二方向D2上从下着接焊盘420偏移。着接焊盘LP可以包括金属材料(例如，钨、钛或钽)。
填充图案440可以围绕着接焊盘LP。填充图案440可以介于相邻的着接焊盘LP之间。在平面图中，填充图案440可以具有包括被着接焊盘LP穿透的孔的网状形状。例如，填充图案440可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。作为另一示例，填充图案440可以包括包含空气层(例如，气隙)的空的空间。
数据存储图案DSP可以设置在着接焊盘LP上。可以设置多个数据存储图案DSP，并且数据存储图案DSP可以在第一方向D1和第二方向D2上彼此间隔开。数据存储图案DSP可以通过对应的着接焊盘LP和对应的存储节点接触部BC连接到对应的第二杂质区112。
数据存储图案DSP可以是例如包括下电极、介电层和上电极的电容器。在这种情况下，根据本发明构思的示例实施例的半导体存储器件可以是动态随机存取存储器(DRAM)。作为另一示例，数据存储图案DSP可以包括磁性隧道结图案。在这种情况下，根据本发明构思的示例实施例的半导体存储器件可以是磁性随机存取存储器(MRAM)。作为另一示例，数据存储图案DSP可以包括相变材料或可变电阻材料。在这种情况下，根据本发明构思的示例实施例的半导体存储器件可以是相变随机存取存储器(PRAM)或电阻式随机存取存储器(ReRAM)。然而，这些仅仅是示例性的，并且本发明构思不限于此，并且数据存储图案DSP可以包括能够存储数据的各种结构和/或材料。
图6是与图2的线A-A'相对应的截面图。为了简化描述，将省略对与上述内容重复的内容的描述。
参考图6，连接图案XP可以设置在有源图案AP中的第二杂质区112上。连接图案XP可以电连接到第二杂质区112。可以设置多个连接图案XP。连接图案XP可以通过隔离绝缘图案130彼此间隔开。例如，连接图案XP的上表面和隔离绝缘图案130的上表面可以位于相同或基本相等的高度处，并且可以彼此共面。
存储节点接触部BC可以设置在相邻的位线BL之间。可以设置多个存储节点接触部BC，并且存储节点接触部BC可以在第一方向D1和第二方向D2上彼此间隔开。尽管未示出，但存储节点接触部BC可以通过字线WL上的围栏图案(未示出)在第一方向D1上彼此间隔开。
存储节点接触部BC可以连接到对应的连接图案XP。存储节点接触部BC可以通过对应的连接图案XP电连接到对应的第二杂质区112。存储节点接触部BC的上部可以在第二方向D2上从存储节点接触部BC的下部偏移。存储节点接触部BC可以包括掺杂或未掺杂的多晶硅、或金属材料中的至少一种。
第三阻挡图案510可以设置在存储节点接触部BC和位线间隔物SPC之间、以及存储节点接触部BC和连接图案XP之间。第三阻挡图案510可以包括导电金属氮化物(例如，氮化钛、氮化钨或氮化钽)。第三欧姆图案425可以设置在第三阻挡图案510和连接图案XP之间。第三欧姆图案425可以包括金属硅化物。
着接焊盘LP可以设置在存储节点接触部BC上。可以设置多个着接焊盘LP，并且着接焊盘LP可以在第一方向D1和第二方向D2上彼此间隔开。着接焊盘LP可以连接到对应的存储节点接触部BC。着接焊盘LP可以覆盖位线封盖图案350的上表面。着接焊盘LP可以在第二方向D2上从连接图案XP偏移。着接焊盘LP可以包括金属材料(例如，钨、钛或钽)。
填充图案540可以围绕每个着接焊盘LP。填充图案540可以介于相邻的着接焊盘LP之间。在平面图中，填充图案540可以具有包括被着接焊盘LP穿透的孔的网状形状。例如，填充图案540可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。作为另一示例，填充图案540可以是包括空气层(例如，气隙)的空的空间。
图7A至图11B是示出了根据本发明构思的示例实施例的制造半导体存储器件的方法的图。图7A、图8A、图9A、图10A和图11A是与图2的线A-A'相对应的图，并且图7B、图8B、图9B、图10B和图11B是与图2的线B-B’相对应的截面图。在下文中，将参考图2和图7A至图11B来描述根据本发明构思的示例实施例的制造半导体存储器件的方法。为了简化描述，将省略对与上述内容重复的内容的描述。
参考图2、图7A和图7B，可以在衬底100上形成器件隔离图案120和有源图案AP。形成器件隔离图案120和有源图案AP可以包括：通过图案化在衬底100中形成凹槽，并用绝缘材料填充凹槽以形成器件隔离图案120。有源图案AP可以包括衬底100的未形成凹槽的区域。可以在有源图案AP中形成第一杂质区111和第二杂质区112。
可以在形成在衬底100上的沟槽中形成字线WL。形成字线WL包括：在有源图案AP和器件隔离图案120上形成掩模图案，通过使用掩模图案执行各向异性蚀刻工艺来形成沟槽，以及用字线WL填充沟槽。字线WL可以在第一方向D1上彼此间隔开，并且可以在有源图案AP内在第二方向D2上延伸。字线WL的填充可以包括：例如，在每个沟槽的内表面上共形地沉积栅极介电图案GI，用导电层填充沟槽的内部，通过对该导电层进行回蚀和/或抛光工艺来形成栅电极GE，以及在栅电极GE上形成填充沟槽的剩余部分的栅极封盖图案GC。
可以在衬底100上依次形成缓冲层210L和多晶硅层310L。缓冲层210L和多晶硅层310L可以覆盖有源图案AP的上表面、器件隔离图案120的上表面和字线WL的上表面。
此后，可以在有源图案AP上形成第一凹陷区RS1。可以设置多个第一凹陷区RS1。第一凹陷区RSI可以在第一方向D1和第二方向D2上彼此间隔开。可以在有源图案AP中的第一杂质区111上形成第一凹陷区RS1。第一凹陷区RS1可以穿过缓冲层210L和多晶硅层310L，并且可以将第一杂质区111的一部分、器件隔离图案120的一部分和栅极封盖图案GC的一部分暴露于外部。
参考图2、图8A和图8B，可以在第一凹陷区RS1中形成初步位线接触部DCp，并且初步位线接触部DCp可以填充第一凹陷区RS1。可以设置多个初步位线接触部DCp，并且可以分别在有源图案AP中的第一杂质区111上形成初步位线接触部DCp。初步位线接触部DCp的上表面可以形成在与多晶硅层310L的上表面相同或基本相等的高度处，并且可以是共面的。
可以在初步位线接触部DCp和多晶硅层310L上依次形成第一阻挡层332L、位线层BLL、位线封盖层350L和掩模图案MP。位线封盖层350L可以包括依次堆叠的第一封盖层351L、第二封盖层352L和第三封盖层353L。掩模图案MP可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。在平面图中，掩模图案MP可以在第一方向D1上与第一杂质区111相交。
参考图2、图9A和图9B，可以对位线封盖层350L、位线层BLL、第一阻挡层332L、初步位线接触部DCp和多晶硅层310L执行图案化工艺。图案化工艺可以包括使用掩模图案MP作为蚀刻掩模来执行各向异性蚀刻工艺。通过图案化工艺，可以形成位线封盖图案350、位线BL、第一阻挡图案332、位线接触部DC和多晶硅图案310，并且在平面图中，它们可以遵循掩模图案MP的形状。例如，可以不通过图案化工艺对缓冲层210L进行图案化。可以在第一阻挡图案332和位线接触部DC之间、以及第一阻挡图案332和多晶硅图案310之间进一步形成第一欧姆图案(未示出)。
位线BL可以包括金属材料。例如，位线BL可以包括钨、铷、钼和钛中的至少一种。
在图案化之后，位线BL的侧表面BLs可以暴露于外部。因此，可以在位线BL的暴露的侧表面BLs上将金属材料氧化。
参考图2、图10A和图10B，可以在位线BL的侧表面BLs和位线接触部DC的侧表面DCs上形成屏蔽图案SH。屏蔽图案SH可以覆盖位线BL的侧表面BLs和位线接触部DC的侧表面DCs。屏蔽图案SH可以包括多晶硅和氧化硅中的至少一种。
形成屏蔽图案SH包括：执行选择性多晶硅沉积工艺。通过该选择性多晶硅沉积工艺，可以在位线BL的侧表面BLs、第一阻挡图案332的侧表面、多晶硅图案310的侧表面和位线接触部DC的侧表面DCs上选择性地沉积屏蔽图案。例如，可以不在位线封盖图案350上形成屏蔽图案SH。屏蔽图案SH的上表面SHa可以形成在比第一封盖图案351的上表面351a低的高度处。
在执行选择性多晶硅沉积工艺中，二异丙基氨基硅烷(DIPAS)、SiH4、Si2H6、Si3H8、二氯硅烷(DCS)和三氯硅烷(TCS)中的至少一种可以用作沉积源。因此，屏蔽图案SH还可以包括碳、氮和氯中的至少一种。
屏蔽图案SH可以将位线BL的侧表面BLs的金属氧化物还原为金属材料。屏蔽图案SH可以与金属氧化物中的氧原子结合，并且屏蔽图案SH的与位线BL的侧表面BLs相邻的部分可以被氧化。因此，屏蔽图案SH的氧化部分可以包括氧化硅。图5A至图5D的第二部分SH1y可以包括屏蔽图案SH的氧化部分。第二部分SH1y可以包括氧化硅。图5A至图5D的第一部分SH1x可以包括屏蔽图案SH的另一未氧化部分，并且可以是屏蔽图案SH的形成在比第二部分SH1y的下端高的位置处的部分。第一部分SH1x可以包括多晶硅。图5A至图5D的第一屏蔽图案SH1可以包括第一部分SH1x和第二部分SH1y。图5A至图5D的第二屏蔽图案SH2可以是屏蔽图案SH的形成在第一部分SH1x和第二部分SH1y下方的另一部分。
此后，可以依次形成第一埋层240L和第二埋层250L。第一掩埋层240L可以共形地覆盖位线封盖图案350、屏蔽图案SH、第一凹陷区RS1的内表面和缓冲层210L。第一掩埋层240L可以包括氧化硅。第二掩埋层250L可以共形地覆盖位线封盖图案350、屏蔽图案SH和缓冲层210L，并填充第一凹陷区RS1中的剩余部分。第二掩埋层250L可以包括氮化硅。
在形成屏蔽图案SH之后，可以进一步执行退火工艺。退火工艺可以促进位线BL的还原(例如，屏蔽图案SH的氧化)。然而，本发明构思不限于此。
参考图2、图11A和图11B，可以蚀刻第一掩埋层240L和第二掩埋层250L。蚀刻工艺可以包括各向同性蚀刻工艺。通过该蚀刻工艺，可以去除第一掩埋层240L和第二掩埋层250L的上部以形成第一掩埋图案240和第二掩埋图案250。随着蚀刻工艺的进行，屏蔽图案SH的上部(例如，第一屏蔽图案SH1和第二屏蔽图案SH2的上部)和位线封盖图案350可以暴露于外部。位线BL的侧表面BLs可以不被屏蔽图案SH暴露于外部。
此后，可以依次形成覆盖屏蔽图案SH和位线封盖图案350的第一间隔物323和第二间隔物层325L。例如，形成第一间隔物323可以包括：沉积共形地覆盖屏蔽图案SH和位线封盖图案350的第一间隔物层(未示出)，以及去除第一间隔物层的一部分以分离第一间隔物323。例如，形成第二间隔物层325L可以包括：沉积共形地覆盖第一间隔物323的第二间隔物层325L。
返回参考图2、图3A和图3B，可以在相邻的位线BL之间形成存储节点接触部BC。形成存储节点接触部BC可以包括：去除第二间隔物层325L的在相邻的位线BL之间的下部，在第二杂质区112上形成第二凹陷区RS2，形成填充第二凹陷区RS2的存储节点接触层(未示出)，以及去除该存储节点接触层的上部以将存储节点接触层分成多个存储节点接触部BC。去除存储节点接触层的上部还可以包括回蚀或抛光工艺，但不限于此。
随着第二间隔物层325L的下部被去除，第二间隔物层325L可以被分成多个第二间隔物325。也就是说，可以在屏蔽图案SH和位线封盖图案350的侧表面上形成位线间隔物SPC，并且该位线间隔物SPC可以包括第一间隔物323和第二间隔物325。在形成第二凹陷区RS2的同时，可以去除缓冲层210L的一部分，并且可以形成缓冲图案210。
尽管未示出，但可以在相邻的位线BL之间形成围栏图案(未示出)。该围栏图案可以在第一方向D1上将存储节点接触部BC彼此分离。例如，可以在形成存储节点接触部BC之前形成围栏图案，并且存储节点接触部BC可以设置在相邻的位线BL之间、以及在第一方向D1上相邻的围栏图案之间。作为另一示例，可以在形成存储节点接触部BC之后形成围栏图案，并且围栏图案可以形成在相邻的位线BL、以及在第一方向D1上相邻的存储节点接触部BC之间。
此后，可以在位线间隔物SPC和存储节点接触部BC上形成第二阻挡图案410，并且该第二阻挡图案410可以共形地覆盖位线间隔物SPC和存储节点接触部BC。可以在第二阻挡图案410和存储节点接触部BC之间进一步形成第二欧姆图案(未示出)。
可以在存储节点接触部BC上形成着接焊盘LP。形成着接焊盘LP可以包括：依次形成覆盖存储节点接触部BC的上表面的着接焊盘层(未示出)和掩模图案(未示出)，以及使用掩模图案作为蚀刻掩模通过各向异性蚀刻将着接焊盘层分成多个着接焊盘LP。通过该蚀刻工艺，第二阻挡图案410的一部分、位线间隔物SPC的一部分、以及位线封盖图案350的一部分可以被进一步蚀刻以暴露于外部。此后，可以形成填充图案440以覆盖暴露的部分并围绕每个着接焊盘LP，并且可以在每个着接焊盘LP上形成数据存储图案DSP。
屏蔽图案可以减轻或防止位线中的金属材料被氧化，并且当形成了金属氧化物时，可以促进将金属氧化物还原为金属材料。因此，可以改善半导体存储器件的电特性和可靠性。
虽然上面描述了一些示例实施例，但本领域的技术人员可以理解，在不脱离所附权利要求中所定义的发明构思的精神和范围的情况下，可以做出许多修改和变化。因此，在由所附权利要求指示的本发明构思的精神和范围下，所公开的本发明构思的示例实施例在所有方面都应被认为是说明性的，而不是限制性的。

Claims (20)

1.一种半导体存储器件，包括：
有源图案，由器件隔离图案限定；
位线，在所述器件隔离图案和所述有源图案上在第一方向上延伸；
位线封盖图案，包括依次堆叠在所述位线的上表面上的第一封盖图案、第二封盖图案和第三封盖图案；以及
屏蔽图案，覆盖所述位线的一侧，
其中，所述屏蔽图案的上表面在比所述第一封盖图案的上表面低的高度处。
2.根据权利要求1所述的半导体存储器件，其中，所述屏蔽图案包括多晶硅和氧化硅中的至少一种。
3.根据权利要求2所述的半导体存储器件，其中，所述屏蔽图案还包括碳、氮和氯中的至少一种。
4.根据权利要求1所述的半导体存储器件，其中，所述位线包括钨、铷、钼和钛中的至少一种。
5.根据权利要求1所述的半导体存储器件，其中，所述屏蔽图案与所述位线的所述一侧接触。
6.根据权利要求1所述的半导体存储器件，还包括：
位线接触部，在所述有源图案和所述位线之间，
其中，所述屏蔽图案在所述位线接触部的一侧延伸。
7.根据权利要求6所述的半导体存储器件，其中
所述屏蔽图案包括：在所述位线的所述一侧的第一屏蔽图案和在所述位线接触部的所述一侧的第二屏蔽图案，并且
所述第二屏蔽图案包括多晶硅。
8.根据权利要求7所述的半导体存储器件，其中，所述第一屏蔽图案包括多晶硅和氧化硅中的至少一种。
9.根据权利要求8所述的半导体存储器件，其中
所述第一屏蔽图案包括：在所述位线的所述一侧的第一部分、以及在所述位线的所述一侧和所述第一部分之间的第二部分，
所述第一部分包括多晶硅，并且
所述第二部分包括氧化硅。
10.根据权利要求1所述的半导体存储器件，还包括：
位线间隔物，在所述位线的所述一侧，
其中，所述位线间隔物通过所述屏蔽图案与所述位线的所述一侧间隔开。
11.一种半导体存储器件，包括：
有源图案，由器件隔离图案限定；
位线，在所述器件隔离图案和所述有源图案上在第一方向上延伸；
位线接触部，在所述有源图案和所述位线之间；以及
屏蔽图案，覆盖所述位线的一侧，并在所述位线接触部的一侧延伸，
其中，所述屏蔽图案包括多晶硅和氧化硅中的至少一种。
12.根据权利要求11所述的半导体存储器件，其中，所述屏蔽图案还包括碳、氮和氯中的至少一种。
13.根据权利要求11所述的半导体存储器件，其中
所述屏蔽图案包括：在所述位线的所述一侧的第一屏蔽图案、以及在所述位线接触部的所述一侧的第二屏蔽图案，并且
所述第二屏蔽图案包括多晶硅。
14.根据权利要求13所述的半导体存储器件，其中，所述第一屏蔽图案包括多晶硅和氧化硅中的至少一种。
15.根据权利要求14所述的半导体存储器件，其中
所述第一屏蔽图案包括：在所述位线的所述一侧的第一部分、以及在所述位线的所述一侧和所述第一部分之间的第二部分，
所述第一部分包括多晶硅，并且
所述第二部分包括氧化硅。
16.根据权利要求11所述的半导体存储器件，还包括：
位线间隔物，在所述位线的所述一侧，
其中，所述位线间隔物通过所述屏蔽图案与所述位线的所述一侧间隔开。
17.根据权利要求16所述的半导体存储器件，还包括：
位线封盖图案，在所述位线的上表面上，
其中，所述位线间隔物与所述位线封盖图案的一侧接触。
18.根据权利要求11所述的半导体存储器件，其中，所述屏蔽图案与所述位线的所述一侧接触。
19.一种制造半导体存储器件的方法，所述方法包括：
在衬底上形成器件隔离图案以限定有源图案；
在所述有源图案上形成第一凹陷区；
在所述有源图案上在每一个所述第一凹陷区中形成位线接触部、位线和位线封盖图案；
形成覆盖所述位线接触部的一侧和所述位线的一侧的屏蔽图案；以及
形成覆盖所述屏蔽图案的一侧和所述位线封盖图案的位线间隔物，
其中，所述位线封盖图案包括依次堆叠的第一封盖图案、第二封盖图案和第三封盖图案，并且
其中，所述屏蔽图案的上表面位于比所述第一封盖图案的上表面低的高度处。
20.根据权利要求19所述的方法，其中，形成所述屏蔽图案包括：在所述位线接触部的所述一侧和所述位线的所述一侧上执行选择性多晶硅沉积工艺。
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