TW202401672A - 半導體記憶體裝置及其製造方法 - Google Patents

半導體記憶體裝置及其製造方法 Download PDF

Info

Publication number
TW202401672A
TW202401672A TW112104054A TW112104054A TW202401672A TW 202401672 A TW202401672 A TW 202401672A TW 112104054 A TW112104054 A TW 112104054A TW 112104054 A TW112104054 A TW 112104054A TW 202401672 A TW202401672 A TW 202401672A
Authority
TW
Taiwan
Prior art keywords
pattern
bit line
semiconductor memory
memory device
shield
Prior art date
Application number
TW112104054A
Other languages
English (en)
Inventor
金宗赫
具滋玟
金範書
柳原錫
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202401672A publication Critical patent/TW202401672A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

半導體記憶體裝置包括：主動圖案，由裝置隔離圖案界定；位元線，在裝置隔離圖案及主動圖案上在第一方向上延伸；位元線頂蓋圖案，包括依序堆疊於位元線的上表面上的第一頂蓋圖案、第二頂蓋圖案及第三頂蓋圖案；以及屏蔽圖案，覆蓋位元線的一側。屏蔽圖案的上表面可處於較第一頂蓋圖案的上表面低的高度處。

Description

半導體存儲裝置及其形成方法
[相關申請案的交叉參考]
本專利申請案主張於2022年6月22日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0076243號的優先權，所述韓國專利申請案的全部內容併入本案供參考。
本發明概念的一些實例性實施例是有關於半導體，且更具體而言，是有關於半導體記憶體裝置及/或其製造方法。
由於例如小型化、多功能性及/或低製造成本等特性，半導體裝置作為電子工業中的重要元件而備受關注。半導體裝置可被歸類為用於儲存邏輯資料的半導體記憶體裝置、用於處理邏輯資料的半導體邏輯裝置、以及包括儲存元件及邏輯元件的混合半導體裝置。
近來，由於對電子裝置的高速度及低功耗要求，亦要求嵌置於電子裝置中的半導體裝置具有高操作速度及/或低操作電壓。為了滿足該些所需的特性，半導體裝置變得高度整合。隨著半導體裝置的高整合度加深，半導體裝置的電性特性及可靠性可能劣化。因此，進行了諸多研究來改善半導體裝置的電性特性及可靠性。
本發明概念的一些實例性實施例將提供具有改善的電性特性及可靠性的半導體記憶體裝置。
本發明概念將要解決的問題並非僅限於上述問題，且熟習此項技術者根據以下說明將清楚地理解未提及的其他問題。
根據本發明概念的實例性實施例的半導體記憶體裝置可包括：主動圖案，由裝置隔離圖案界定；位元線，在裝置隔離圖案及主動圖案上在第一方向上延伸；位元線頂蓋圖案，包括依序堆疊於位元線的上表面上的第一頂蓋圖案、第二頂蓋圖案及第三頂蓋圖案；以及屏蔽圖案，覆蓋位元線的一側。屏蔽圖案的上表面可處於較第一頂蓋圖案的上表面低的高度處。
根據本發明概念的實例性實施例的半導體記憶體裝置可包括：主動圖案，由裝置隔離圖案界定；位元線，在裝置隔離圖案及主動圖案上在第一方向上延伸；位元線接觸件，位於主動圖案與位元線之間；以及屏蔽圖案，覆蓋位元線的一側並在位元線接觸件的一側上延伸。屏蔽圖案可包含複晶矽、氧化矽或其組合中的至少一者。
根據本發明概念的實例性實施例的半導體記憶體裝置可包括：主動圖案，由裝置隔離圖案界定；位元線，在裝置隔離圖案及主動圖案上在第一方向上延伸，位元線在與第一方向交叉的第二方向上彼此間隔開；字元線，在主動圖案內在第二方向上延伸，並在第一方向上彼此間隔開；位元線接觸件，夾置於主動圖案與位元線之間，位元線接觸件在第一方向及第二方向上彼此間隔開；位元線頂蓋圖案，位於位元線的上表面上，位元線頂蓋圖案中的每一者包括依序堆疊的第一頂蓋圖案、第二頂蓋圖案及第三頂蓋圖案；位元線間隔件，分別設置於位元線的側表面上；屏蔽圖案，分別夾置於位元線的側表面與位元線間隔件的側表面之間；儲存節點接觸件，夾置於相鄰的位元線之間，並在第一方向及第二方向上彼此間隔開；著陸接墊，位於儲存節點接觸件上；以及資料儲存圖案，藉由儲存節點接觸件及著陸接墊而連接至主動圖案。第一頂蓋圖案的上表面可處於較屏蔽圖案中的對應屏蔽圖案的上表面高的高度處。
根據本發明概念的實例性實施例的製造半導體記憶體裝置的方法可包括：在基板上形成裝置隔離圖案，以界定包括第一凹陷區的主動圖案；在主動圖案上在第一凹陷區中的每一者中形成位元線接觸件、位元線及位元線頂蓋圖案；形成覆蓋位元線接觸件的一側及位元線的一側的屏蔽圖案；以及形成覆蓋屏蔽圖案的一側、以及位元線頂蓋圖案的位元線間隔件。位元線頂蓋圖案可包括依序堆疊的第一頂蓋圖案、第二頂蓋圖案及第三頂蓋圖案。屏蔽圖案的上表面可定位於較第一頂蓋圖案的上表面低的高度處。
在下文中，將參照附圖來闡述根據本發明概念的一些實例性實施例。
儘管在對實例性實施例的說明中使用了用語「相同（same）」、「相等（equal）」或「同等（identical）」，但應理解，可能存在一些不精確性。因此，在將一個元件稱為與另一元件相同時，應理解，一個元件或值在期望的製造或操作公差範圍（例如，±10%）內與另一元件相同。
當在本說明書中結合數值使用用語「約（about）」或「實質上（substantially）」時，旨在使相關聯的數值包括所述數值附近的製造或操作公差（例如，±10%）。此外，當詞語「約」及「實質上」與幾何形狀結合使用時，意圖不要求幾何形狀的精確性，但所述形狀的寬容度（latitude）處於本揭露的範圍內。此外，無論數值或形狀是否被修飾為「約」或「實質上」，皆應理解，該些數值及形狀應被解釋為包括所述數值或形狀附近的製造或操作公差（例如，±10%）。
圖1是根據本發明概念實例性實施例的半導體記憶體裝置的方塊圖。
參照圖1，半導體記憶體裝置可包括胞元區塊CB、以及圍繞胞元區塊CB中的每一者的周邊區塊PB。胞元區塊CB中的每一者可包括例如記憶體積體電路等胞元電路。周邊區塊PB可包括用於胞元電路的操作的各種周邊電路，並且周邊電路可電性連接至胞元電路。
周邊區塊PB可包括感測放大器電路SA及子字元線驅動器電路SWD。舉例而言，感測放大器電路SA可面向彼此並在其間夾置有胞元區塊CB，且子字元線驅動器電路SWD可面向彼此並在其間夾置有胞元區塊CB。周邊區塊PB可更包括用於驅動感測放大器的電源電路及接地驅動器電路，但本發明概念並非僅限於此。
圖2是示出根據本發明概念實例性實施例的半導體記憶體裝置的圖式，並且是與圖1的部分P1對應的平面圖。圖3A及圖3B是分別與圖2的線A-A'及B-B'對應的剖視圖。圖4是圖2的部分P2的放大圖。圖5A至圖5D是圖4的部分P3的放大圖。
參照圖2、圖3A及圖3B，可設置基板100。基板100可為半導體基板，例如矽基板、鍺基板或矽鍺基板。
裝置隔離圖案120可設置於基板100中，並且可界定主動圖案AP。主動圖案AP可被設置成在彼此相交的第一方向D1與第二方向D2（例如，第二方向D2垂直於第一方向D1）上彼此間隔開。第一方向D1及第二方向D2可平行於基板100的下表面。
主動圖案AP中的每一者可具有彼此分離的島形狀，並且可具有在第三方向D3上伸長的條形形狀。第三方向D3可平行於基板100的下表面，並且可與第一方向D1及第二方向D2相交（例如，可相對於第一方向D1及第二方向D2兩者傾斜）。在平面圖中，主動圖案AP可為基板100的被裝置隔離圖案120圍繞的部分。主動圖案AP可在垂直於基板100的下表面的第四方向D4上突出。裝置隔離圖案120可包含絕緣材料，並且可包含例如氧化矽、氮化矽或其組合中的至少一者。在本文中使用的「A或B」、「A及B中的至少一者」、「A或B中的至少一者」、「A、B或C」、「A、B及C中的至少一者」以及「A、B、或C」各自可包括在所述片語中的對應片語中一起列出的配置中的任一者、或其所有可能的組合。換言之，例如「A或B」、「A及B中的至少一者」、「A或B中的至少一者」、「A、B或C」、「A、B及C中的至少一者」及「A、B、或C」等表達出現於一系列元件之前時，是修飾整個系列的元件而非修飾所述一系列中的各別元件。因此，舉例而言，「A、B或C中的至少一者」及「A、B及C中的至少一者」兩者皆意指A、B、C或其任意組合。
第一雜質區111及第二雜質區112可設置於主動圖案AP中。第二雜質區112可設置於主動圖案AP中的每一者的兩個邊緣區中。第一雜質區111中的每一者可夾置於主動圖案AP中的每一者中的第二雜質區112之間。第一雜質區111可包含與第二雜質區112的導電類型相同的導電類型（例如，N型）的雜質。
字元線WL可設置於主動圖案AP中。可設置有多條字元線WL。字元線WL可在第二方向D2上延伸，並且可在第一方向D1上彼此間隔開。字元線WL可設置於在主動圖案AP及裝置隔離圖案120中設置的溝槽中。舉例而言，在第一方向D1上彼此相鄰的一對字元線WL可與主動圖案AP中的對應主動圖案AP交叉。
字元線WL中的每一者可包括閘極電極GE、閘極介電圖案GI及閘極頂蓋圖案GC。閘極電極GE可在第二方向D2上穿過主動圖案AP及裝置隔離圖案120。閘極介電圖案GI可夾置於閘極電極GE與主動圖案AP之間、以及閘極電極GE與裝置隔離圖案120之間。閘極頂蓋圖案GC可在閘極電極GE上覆蓋閘極電極GE。
緩衝圖案210可設置於基板100上。緩衝圖案210可覆蓋主動圖案AP、裝置隔離圖案120及字元線WL。舉例而言，緩衝圖案210可包含氧化矽、氮化矽、氮氧化矽或其組合中的至少一者。
位元線BL可設置於裝置隔離圖案120及主動圖案AP上。可設置有多條位元線BL。位元線BL可在第一方向D1上延伸，並且可在第二方向D2上彼此間隔開。位元線BL可包含金屬材料。舉例而言，位元線BL可包含鎢、銣、鉬、鈦或其組合中的至少一者。
位元線接觸件DC可設置於主動圖案AP中的每一者上，或者可設置有多個位元線接觸件DC。位元線接觸件DC可分別連接至主動圖案AP中的第一雜質區111。位元線接觸件DC可在第一方向D1及第二方向D2上彼此間隔開。位元線接觸件DC可分別夾置於主動圖案AP與位元線BL之間。一個位元線接觸件DC可電性連接位元線BL中的對應位元線BL與對應的第一雜質區111。
位元線接觸件DC可分別設置於第一凹陷區RS1中。第一凹陷區RS1可設置於主動圖案AP的上部部分、以及與主動圖案AP的上部部分相鄰的裝置隔離圖案120上。第一凹陷區RS1可在第一方向D1及第二方向D2上彼此間隔開。
複晶矽圖案310可設置於位元線BL與緩衝圖案210之間、以及在第一方向D1上彼此相鄰的位元線接觸件DC之間。可設置有多個複晶矽圖案310。複晶矽圖案310的上表面可定位於與位元線接觸件DC的上表面相同或實質上相等的高度處，並且可為共面的。複晶矽圖案310可包含複晶矽。
第一障壁圖案332可設置於位元線BL與位元線接觸件DC之間、以及位元線BL與複晶矽圖案310之間。第一障壁圖案332可在第一方向D1上沿著位元線BL延伸，並且可在第二方向D2上彼此間隔開。第一障壁圖案332可包含導電金屬氮化物，並且可包含例如氧化鎢、氧化銣、氧化鉬或氧化鈦中的至少一者或其組合。第一歐姆圖案（圖中未示出）可更夾置於第一障壁圖案332與位元線接觸件DC之間。第一歐姆圖案可包含金屬矽化物。
位元線頂蓋圖案350可設置於位元線BL的上表面上。可設置有多個位元線頂蓋圖案350。位元線頂蓋圖案350中的每一者可沿著對應的位元線BL在第一方向D1上延伸，並且可在第二方向D2上彼此間隔開。位元線頂蓋圖案350可與位元線BL垂直地交疊。位元線頂蓋圖案350可包括依序堆疊於對應的位元線BL的上表面上的第一頂蓋圖案351、第二頂蓋圖案352及第三頂蓋圖案353。位元線頂蓋圖案350可包含氮化矽。
位元線間隔件SPC可設置於位元線BL的側表面BLs以及位元線頂蓋圖案350的側表面上。位元線間隔件SPC可覆蓋位元線BL的側表面BLs以及位元線頂蓋圖案350的側表面。可設置有多個位元線間隔件SPC。
舉例而言，位元線間隔件SPC可包括第一間隔件323及第二間隔件325。第二間隔件325可設置於位元線BL的側表面BLs上，並且第一間隔件323可夾置於位元線BL的側表面BLs與第二間隔件325之間。在一些實例性實施例中，第二間隔件325可覆蓋位元線頂蓋圖案350的上表面。
位元線間隔件SPC可與位元線頂蓋圖案350的側表面接觸。舉例而言，第一間隔件323可與位元線頂蓋圖案350的側表面接觸。位元線間隔件SPC可與位元線BL的側表面BLs間隔開。舉例而言，第一間隔件323可藉由稍後將闡述的屏蔽圖案SH而與位元線BL的側表面BLs間隔開。舉例而言，第一間隔件323可包含氧化矽，且第二間隔件325可包含氮化矽。作為另一實例，第一間隔件323可包括包含空氣層（例如，空氣隙）的空的空間。
第一掩埋圖案240及第二掩埋圖案250可填充第一凹陷區RS1中的每一者。第一掩埋圖案240可共形地覆蓋第一凹陷區RS1的內表面、以及位元線接觸件DC的側表面DCs的至少一部分（例如，位元線接觸件DC的側表面DCs的位於第一凹陷區RS1中的至少一部分）。舉例而言，第一掩埋圖案240可藉由稍後將闡述的屏蔽圖案SH而與位元線接觸件DC的側表面DCs間隔開。第二掩埋圖案250可填充第一凹陷區RS1的其餘部分。舉例而言，第一掩埋圖案240可包含氧化矽，且第二掩埋圖案250可包含氮化矽。
屏蔽圖案SH可設置於位元線BL的側表面BLs上，並且可在位元線接觸件DC的側表面DCs上延伸。可設置有多個屏蔽圖案SH。一對屏蔽圖案SH可覆蓋位元線BL中的每一者的兩個側表面BLs、以及位元線接觸件DC中的每一者的兩個側表面DCs。屏蔽圖案SH可與位元線BL的側表面BLs、以及位元線接觸件DC的側表面DCs接觸。舉例而言，屏蔽圖案SH可不與位元線頂蓋圖案350的側表面接觸。屏蔽圖案SH可更覆蓋複晶矽圖案310的側表面。
屏蔽圖案SH的上表面SHa可定位於較位元線頂蓋圖案350的上表面低的高度處。舉例而言，屏蔽圖案SH的上表面SHa可定位於較第一頂蓋圖案351的上表面351a低的高度處。舉例而言，屏蔽圖案SH的上表面SHa可定位於與位元線BL的上表面相同或實質上相等的高度處。屏蔽圖案SH的下表面可定位於與位元線接觸件DC的下表面相同或實質上相等的高度處。
屏蔽圖案SH可夾置於位元線BL的側表面BLs與位元線間隔件SPC之間、以及位元線接觸件DC的側表面DCs與第一掩埋圖案240之間。屏蔽圖案SH可使位元線BL的側表面BLs與位元線間隔件SPC（例如，第一間隔件323）彼此分離。屏蔽圖案SH可使位元線接觸件DC的側表面DCs與第一掩埋圖案240彼此分離。舉例而言，屏蔽圖案SH可不夾置於位元線頂蓋圖案350的側表面與位元線間隔件SPC之間。屏蔽圖案SH可包含複晶矽、氧化矽或其組合中的至少一者。舉例而言，屏蔽圖案SH可更包含碳、氮、氯或其組合中的至少一者。
屏蔽圖案SH可使位元線BL的側表面BLs與位元線間隔件SPC分離，且因此可減輕或防止位元線BL中的金屬因位元線間隔件SPC的第一間隔件323而氧化。此外，即使在位元線BL中的金屬被氧化之後，屏蔽圖案SH亦可將金屬氧化物還原成金屬。因此，半導體記憶體裝置的電性特性及可靠性可得以改善。
在下文中，將參照圖4及圖5A至圖5D來詳細闡述屏蔽圖案SH及位元線BL的一些特徵及一些實例性實施例。
參照圖4及圖5A至圖5D，屏蔽圖案SH可包括第一屏蔽圖案SH1及第二屏蔽圖案SH2。第一屏蔽圖案SH1可為屏蔽圖案SH的設置於位元線BL的側表面BLs上的區。第二屏蔽圖案SH2可為屏蔽圖案SH的設置於位元線接觸件DC的側表面DCs上的另一區。第二屏蔽圖案SH2可包含複晶矽。
在一些實例性實施例中，第一屏蔽圖案SH1可包括第一部分SH1x及第二部分SH1y。第一部分SH1x可為第一屏蔽圖案SH1的設置於位元線BL的側表面BLs上的區。第二部分SH1y可為第一屏蔽圖案SH1的設置於位元線BL的側表面BLs與第一部分SH1x之間的另一區。舉例而言，第一部分SH1x可包含複晶矽。舉例而言，第二部分SH1y可包含氧化矽。
第一屏蔽圖案SH1可設置於第二部分SH1y的下端之上，且第二屏蔽圖案SH2可設置成低於第二部分SH1y的下端。舉例而言，如圖5A至圖5C所示，第二部分SH1y的下端可設置於與位元線BL的下表面相同或實質上相等的高度處。作為另一實例，如圖5D所示，第二部分SH1y的下端可設置於位元線BL的下表面之下（例如，位於與第一障壁圖案332的下表面相同或實質上相等的高度處）。第二部分SH1y的下端的高度可高於位元線接觸件DC的上表面的高度，或者與位元線接觸件DC的上表面的高度相同或實質上相等。
根據各種實例性實施例，第一寬度W1、第二寬度W2、第三寬度W3及第四寬度W4之間的關係可以各種方式彼此不同。第一寬度W1可為位元線BL的上表面在第二方向D2上的寬度。第二寬度W2可為在與第一寬度W1相同的高度處所述一對屏蔽圖案SH的第二部分SH1y之間在第二方向D2上的距離。第三寬度W3可為在位元線BL的中點處位元線BL在第二方向D2上的寬度。所述中點可為其中距位元線BL的上表面的距離與距位元線BL的下表面的距離相同的點。第四寬度W4可為在與第三寬度W3相同的高度處所述一對屏蔽圖案SH的第一部分SH1x之間在第二方向D2上的距離。為了方便起見，儘管在附圖中以不同方式指示了第三寬度W3的高度及第四寬度W4的高度，但定義第三寬度W3的高度與定義第四寬度W4的高度是相同的。第一寬度W1與第二寬度W2可彼此相等。
舉例而言，如圖5A所示，第三寬度W3可與第一寬度W1相同或實質上相等，並且舉例而言，位元線BL的側表面BLs可具有直線形輪廓。第四寬度W4可大於第二寬度W2。
作為另一實例，如圖5B所示，第三寬度W3可小於第一寬度W1，並且舉例而言，位元線BL的側表面BLs可具有凹形輪廓。第四寬度W4可大於第二寬度W2。
作為另一實例，如圖5C所示，第三寬度W3可小於第一寬度W1，並且舉例而言，位元線BL的側表面BLs可具有凹形輪廓。第四寬度W4可與第二寬度W2相同或實質上相等。
第五寬度W5可為屏蔽圖案SH在第二方向D2上的厚度。舉例而言，第五寬度W5可大於0奈米且小於或等於2奈米。
舉例而言，無論高度如何，第五寬度W5皆可為恆定的或者實質上恆定的。舉例而言，如圖5A所示，屏蔽圖案SH的側表面亦可具有與位元線BL的側表面BLs的線性輪廓對應的線性輪廓。作為另一實例，儘管圖中未示出，但當位元線BL的側表面BLs具有凹形輪廓時，屏蔽圖案SH的側表面亦可具有凹形輪廓。
舉例而言，第五寬度W5可端視高度而變化。舉例而言，如圖5B及圖5C所示，即使在位元線BL的側表面BLs具有凹形輪廓時，屏蔽圖案SH的側表面亦可不具有凹形輪廓。
參照圖2、圖3A及圖3B，儲存節點接觸件BC可設置於相鄰的位元線BL之間。可設置有多個儲存節點接觸件BC，並且儲存節點接觸件BC可在第一方向D1及第二方向D2上彼此間隔開。儘管未示出，但儲存節點接觸件BC可藉由字元線WL上的柵欄圖案（圖中未示出）而在第一方向D1上彼此間隔開。柵欄圖案可包含例如氮化矽。
儲存節點接觸件BC可填充設置於主動圖案AP中的第二雜質區112上的第二凹陷區RS2。儲存節點接觸件BC可電性連接至第二雜質區112。儲存節點接觸件BC可包含經摻雜或未經摻雜的複晶矽、金屬材料或其組合中的至少一者。
第二障壁圖案410可共形地覆蓋位元線間隔件SPC及儲存節點接觸件BC。第二障壁圖案410可包含金屬氮化物，例如氮化鈦或氮化鉭。第二歐姆圖案（圖中未示出）可更夾置於第二障壁圖案410與儲存節點接觸件BC之間。第二歐姆圖案可包含金屬矽化物。
著陸接墊LP可設置於儲存節點接觸件BC上。可設置有多個著陸接墊LP，並且著陸接墊LP可在第一方向D1及第二方向D2上彼此間隔開。著陸接墊LP可電性連接至對應的儲存節點接觸件BC。著陸接墊LP可覆蓋位元線頂蓋圖案350的上表面。
著陸接墊LP可包括下部著陸接墊420及上部著陸接墊430。下部著陸接墊420可為著陸接墊LP的下部區，並且可與儲存節點接觸件BC垂直地交疊。上部著陸接墊430可為著陸接墊LP的上部區，並且可在第二方向D2上自下部著陸接墊420發生移位。著陸接墊LP可包含金屬材料（例如，鎢、鈦或鉭）。
填充圖案440可圍繞著陸接墊LP。填充圖案440可夾置於相鄰的著陸接墊LP之間。在平面圖中，填充圖案440可具有網格形狀，所述網格形狀包括由著陸接墊LP穿透的孔。舉例而言，填充圖案440可包含氮化矽、氧化矽、氮氧化矽或其組合中的至少一者。作為另一實例，填充圖案440可包括包含空氣層（例如，空氣隙）的空的空間。
資料儲存圖案DSP可設置於著陸接墊LP上。可設置有多個資料儲存圖案DSP，並且資料儲存圖案DSP可在第一方向D1及第二方向D2上彼此間隔開。資料儲存圖案DSP可藉由對應的著陸接墊LP及對應的儲存節點接觸件BC而連接至對應的第二雜質區112。
資料儲存圖案DSP可為例如包括下部電極、介電層及上部電極的電容器。在此種情形中，根據本發明概念的實例性實施例的半導體記憶體裝置可為動態隨機存取記憶體（dynamic random access memory，DRAM）。作為另一實例，資料儲存圖案DSP可包括磁性穿隧接面圖案。在此種情形中，根據本發明概念的實例性實施例的半導體記憶體裝置可為磁性隨機存取記憶體（magnetic random access memory，MRAM）。作為另一實例，資料儲存圖案DSP可包含相變材料或可變電阻材料。在此種情形中，根據本發明概念實例性實施例的半導體記憶體裝置可為相變隨機存取記憶體（phase-change random access memory，PRAM）或電阻式隨機存取記憶體（resistive random access memory，ReRAM）。然而，該些僅為示例性的，且本發明概念並非僅限於此，並且資料儲存圖案DSP可包括能夠儲存資料的各種結構及/或材料。
圖6是與圖2的線A-A'對應的剖視圖。為了簡化說明，對與上述內容交疊的內容不再予以贅述。
參照圖6，連接圖案XP可設置於主動圖案AP中的第二雜質區112上。連接圖案XP可電性連接至第二雜質區112。可設置有多個連接圖案XP。連接圖案XP可藉由隔離絕緣圖案130而彼此間隔開。舉例而言，連接圖案XP的上表面與隔離絕緣圖案130的上表面可定位於相同或實質上相等的高度處，並且可彼此共面。
儲存節點接觸件BC可設置於相鄰的位元線BL之間。可設置有多個儲存節點接觸件BC，並且儲存節點接觸件BC可在第一方向D1及第二方向D2上彼此間隔開。儘管圖中未示出，但儲存節點接觸件BC可藉由字元線WL上的柵欄圖案（圖中未示出）而在第一方向D1上彼此間隔開。
儲存節點接觸件BC可連接至對應的連接圖案XP。儲存節點接觸件BC可藉由對應的連接圖案XP而電性連接至對應的第二雜質區112。儲存節點接觸件BC的上部部分可在第二方向D2上自儲存節點接觸件BC的下部部分發生移位。儲存節點接觸件BC可包含經摻雜或未經摻雜的複晶矽或金屬材料中的至少一者或其組合。
第三障壁圖案510可設置於儲存節點接觸件BC與位元線間隔件SPC之間、以及儲存節點接觸件BC與連接圖案XP之間。第三障壁圖案510可包含導電金屬氮化物（例如，氮化鈦、氮化鎢或氮化鉭）。第三歐姆圖案425可設置於第三障壁圖案510與連接圖案XP之間。第三歐姆圖案425可包含金屬矽化物。
著陸接墊LP可設置於儲存節點接觸件BC上。可設置有多個著陸接墊LP，並且著陸接墊LP可在第一方向D1及第二方向D2上彼此間隔開。著陸接墊LP可連接至對應的儲存節點接觸件BC。著陸接墊LP可覆蓋位元線頂蓋圖案350的上表面。著陸接墊LP可在第二方向D2上自連接圖案XP發生移位。著陸接墊LP可包含金屬材料（例如，鎢、鈦或鉭）。
填充圖案540可圍繞著陸接墊LP中的每一者。填充圖案540可夾置於相鄰的著陸接墊LP之間。在平面圖中，填充圖案540可具有網格形狀，所述網格形狀包括由著陸接墊LP穿透的孔。舉例而言，填充圖案540可包含氮化矽、氧化矽及氮氧化矽中的至少一者。作為另一實例，填充圖案540可為包括空氣層（例如，空氣隙）的空的空間。
圖7A至圖11B是示出根據本發明概念實例性實施例的製造半導體記憶體裝置的方法的圖式。圖7A、圖8A、圖9A、圖10A及圖11A是與圖2的線A-A'對應的圖式，且圖7B、圖8B、圖9B、圖10B及圖11B是與圖2的B-B'對應的剖視圖。在下文中，將參照圖2及圖7A至圖11B來闡述根據本發明概念實例性實施例的製造半導體記憶體裝置的方法。為了簡化說明，對與上述內容交疊的內容不再予以贅述。
參照圖2、圖7A及圖7B，可在基板100上形成裝置隔離圖案120及主動圖案AP。形成裝置隔離圖案120及主動圖案AP可包括：藉由圖案化在基板100中形成凹槽，並且利用絕緣材料來填充凹槽以形成裝置隔離圖案120。主動圖案AP可包括基板100的其中未形成凹槽的區。可在主動圖案AP中形成第一雜質區111及第二雜質區112。
可在形成於基板100上的溝槽中形成字元線WL。形成字元線WL包括：在主動圖案AP及裝置隔離圖案120上形成遮罩圖案，藉由使用遮罩圖案實行各向異性蝕刻製程來形成溝槽，並且利用字元線WL來填充溝槽。字元線WL可在主動圖案AP內在第一方向D1上彼此間隔開並且可在第二方向D2上延伸。利用字元線WL進行填充可例如包括：在溝槽中的每一者的內表面上共形地沈積閘極介電圖案GI，利用導電層來填充溝槽的內部，藉由對導電層進行回蝕及/或研磨製程來形成閘極電極GE，並且在閘極電極GE上形成填充溝槽的其餘部分的閘極頂蓋圖案GC。
可依序在基板100上形成緩衝層210L及複晶矽層310L。緩衝層210L及複晶矽層310L可覆蓋主動圖案AP的上表面、裝置隔離圖案120的上表面、以及字元線WL的上表面。
此後，可在主動圖案AP上形成第一凹陷區RS1。可設置有多個第一凹陷區RS1。第一凹陷區RS1可在第一方向D1及第二方向D2上彼此間隔開。第一凹陷區RS1可形成於主動圖案AP中的第一雜質區111上。第一凹陷區RS1可穿過緩衝層210L及複晶矽層310L，並且可將第一雜質區111的一部分、裝置隔離圖案120的一部分、以及閘極頂蓋圖案GC的一部分暴露於外部。
參照圖2、圖8A及圖8B，可在第一凹陷區RS1中形成初步位元線接觸件DCp，並且可使初步位元線接觸件DCp填充第一凹陷區RS1。可設置有多個初步位元線接觸件DCp，並且初步位元線接觸件DCp可分別形成於主動圖案AP中的第一雜質區111上。初步位元線接觸件DCp的上表面可形成於與複晶矽層310L的上表面相同或實質上相等的高度處，並且可為共面的。
可依序在初步位元線接觸件DCp及複晶矽層310L上形成第一障壁層332L、位元線層BLL、位元線頂蓋層350L及遮罩圖案MP。位元線頂蓋層350L可包括依序堆疊的第一頂蓋層351L、第二頂蓋層352L及第三頂蓋層353L。遮罩圖案MP可在第一方向D1上延伸，並且可在第二方向D2上彼此間隔開。在平面圖中，遮罩圖案MP可在第一方向D1上與第一雜質區111交叉。
參照圖2、圖9A及圖9B，可對位元線頂蓋層350L、位元線層BLL、第一障壁層332L、初步位元線接觸件DCp及複晶矽層310L實行圖案化製程。圖案化製程可包括使用遮罩圖案MP作為蝕刻遮罩來實行各向異性蝕刻製程。藉由圖案化製程，可形成位元線頂蓋圖案350、位元線BL、第一障壁圖案332、位元線接觸件DC及複晶矽圖案310，並且在平面圖中，位元線頂蓋圖案350、位元線BL、第一障壁圖案332、位元線接觸件DC及複晶矽圖案310可遵循遮罩圖案MP的形狀。舉例而言，緩衝層210L可不藉由圖案化製程被圖案化。可更在第一障壁圖案332與位元線接觸件DC之間、以及第一障壁圖案332與複晶矽圖案310之間形成第一歐姆圖案（圖中未示出）。
位元線BL可包含金屬材料。舉例而言，位元線BL可包含鎢、銣、鉬、鈦或其組合中的至少一者。
在圖案化之後，位元線BL的側表面BLs可暴露於外部。因此，金屬材料可在位元線BL的被暴露出的側表面BLs上被氧化。
參照圖2、圖10A及圖10B，可在位元線BL的側表面BLs及位元線接觸件DC的側表面DCs上形成屏蔽圖案SH。屏蔽圖案SH可覆蓋位元線BL的側表面BLs、以及位元線接觸件DC的側表面DCs。屏蔽圖案SH可包含複晶矽、氧化矽或其組合中的至少一者。
形成屏蔽圖案SH包括實行選擇性複晶矽沈積製程。藉由選擇性複晶矽沈積製程，屏蔽圖案可選擇性地沈積於位元線BL的側表面BLs、第一障壁圖案332的側表面、複晶矽圖案310的側表面、以及位元線接觸件DC的側表面DCs上。舉例而言，屏蔽圖案SH可不形成於位元線頂蓋圖案350上。屏蔽圖案SH的上表面SHa可形成於較第一頂蓋圖案351的上表面351a低的高度處。
在實行選擇性複晶矽沈積製程時，可將二異丙基胺基矽烷（Diisopropylamino silane，DIPAS）、SiH 4、Si 2H 6、Si 3H 8、二氯矽烷（Dichlorosilane，DCS）、三氯矽烷（Trichlorosilane，TCS）或其組合中的至少一者用作沈積源。因此，屏蔽圖案SH可更包含碳、氮、氯或其組合中的至少一者。
屏蔽圖案SH可將位元線BL的側表面BLs的金屬氧化物還原成金屬材料。屏蔽圖案SH可與金屬氧化物中的氧原子結合，並且屏蔽圖案SH的與位元線BL的側表面BLs相鄰的一部分可被氧化。因此，屏蔽圖案SH的被氧化部分可包含氧化矽。圖5A至圖5D的第二部分SH1y可包括屏蔽圖案SH的被氧化部分。第二部分SH1y可包含氧化矽。圖5A至圖5D的第一部分SH1x可包括屏蔽圖案SH的另一未氧化部分，並且可為屏蔽圖案SH的形成於較第二部分SH1y的下端高的位置處的一部分。第一部分SH1x可包含複晶矽。圖5A至圖5D的第一屏蔽圖案SH1可包括第一部分SH1x及第二部分SH1y。圖5A至圖5D的第二屏蔽圖案SH2可為屏蔽圖案SH的形成於第一部分SH1x及第二部分SH1y之下的另一部分。
此後，可依序形成第一掩埋層240L及第二掩埋層250L。第一掩埋層240L可共形地覆蓋位元線頂蓋圖案350、屏蔽圖案SH、第一凹陷區RS1的內表面、以及緩衝層210L。第一掩埋層240L可包含氧化矽。第二掩埋層250L可共形地覆蓋位元線頂蓋圖案350、屏蔽圖案SH及緩衝層210L，並填充第一凹陷區RS1中的其餘部分。第二掩埋層250L可包含氮化矽。
在形成屏蔽圖案SH之後，可更實行退火製程。退火製程可促進位元線BL的還原（例如，屏蔽圖案SH的氧化）。然而，本發明概念並非僅限於此。
參照圖2、圖11A及圖11B，可對第一掩埋層240L及第二掩埋層250L進行蝕刻。蝕刻製程可包括各向同性蝕刻製程。藉由蝕刻製程，可移除第一掩埋層240L的上部部分及第二掩埋層250L的上部部分，以形成第一掩埋圖案240及第二掩埋圖案250。隨著蝕刻製程的進行，屏蔽圖案SH的上部部分（例如，第一屏蔽圖案SH1的上部部分及第二屏蔽圖案SH2的上部部分）及位元線頂蓋圖案350可暴露於外部。位元線BL的側表面BLs可不藉由屏蔽圖案SH而暴露於外部。
此後，可依序形成覆蓋屏蔽圖案SH及位元線頂蓋圖案350的第一間隔件323及第二間隔件層325L。舉例而言，形成第一間隔件323可包括：沈積共形地覆蓋屏蔽圖案SH及位元線頂蓋圖案350的第一間隔件層（圖中未示出），並移除第一間隔件層的一部分以分隔第一間隔件323。舉例而言，形成第二間隔件層325L可包括沈積共形地覆蓋第一間隔件323的第二間隔件層325L。
返回參照圖2、圖3A及圖3B，可在相鄰的位元線BL之間形成儲存節點接觸件BC。形成儲存節點接觸件BC可包括：移除第二間隔件層325L的位於相鄰位元線BL之間的下部部分，在第二雜質區112上形成第二凹陷區RS2，形成填充第二凹陷區RS2的儲存節點接觸件層（圖中未示出），並移除儲存節點接觸件層的上部部分以將儲存節點接觸件BC分隔成多個儲存節點接觸件BC。移除儲存節點接觸件層的上部部分可更包括回蝕或研磨製程，但並非僅限於此。
由於第二間隔件層325L的下部部分被移除，第二間隔件層325L可被分隔成多個第二間隔件325。亦即，可在屏蔽圖案SH的側表面以及位元線頂蓋圖案350的側表面上形成位元線間隔件SPC，並且位元線間隔件SPC可包括第一間隔件323及第二間隔件325。在形成第二凹陷區RS2時，可移除緩衝層210L的一部分，並且可形成緩衝圖案210。
儘管圖中未示出，但可在相鄰的位元線BL之間形成柵欄圖案（圖中未示出）。柵欄圖案可在第一方向D1上使儲存節點接觸件BC彼此分離。舉例而言，可在形成儲存節點接觸件BC之前形成柵欄圖案，並且儲存節點接觸件BC可設置於相鄰的位元線BL之間、以及在第一方向D1上相鄰的柵欄圖案之間。作為另一實例，可在形成儲存節點接觸件BC之後形成柵欄圖案，並且柵欄圖案可形成於相鄰的位元線BL、以及在第一方向D1上相鄰的儲存節點接觸件BC之間。
此後，可在位元線間隔件SPC及儲存節點接觸件BC上形成第二障壁圖案410，並且第二障壁圖案410可共形地覆蓋位元線間隔件SPC及儲存節點接觸件BC。可更在第二障壁圖案410與儲存節點接觸件BC之間形成第二歐姆圖案（圖中未示出）。
可在儲存節點接觸件BC上形成著陸接墊LP。形成著陸接墊LP可包括：依序地形成著陸接墊層（圖中未示出）、以及覆蓋儲存節點接觸件BC的上表面的遮罩圖案（圖中未示出），並且藉由使用遮罩圖案作為蝕刻遮罩的各向異性蝕刻將著陸接墊層分隔成多個著陸接墊LP。藉由蝕刻製程，第二障壁圖案410的一部分、位元線間隔件SPC的一部分、以及位元線頂蓋圖案350的一部分可進一步被蝕刻以暴露於外部。此後，可形成填充圖案440以覆蓋被暴露出的部分並圍繞著陸接墊LP中的每一者，並且可在著陸接墊LP中的每一者上形成資料儲存圖案DSP。
屏蔽圖案可減輕或防止位元線中的金屬材料被氧化，並且在形成金屬氧化物時，可促進金屬氧化物還原成金屬材料。因此，半導體記憶體裝置的電性特性及可靠性可得以改善。
儘管以上闡述了一些實例性實施例，但熟習此項技術者可理解，在不背離在以下申請專利範圍中界定的本發明概念的精神及範圍的情況下，可作出諸多潤飾及變化。因此，所揭露的本發明概念的實例性實施例在所有方面皆應被視為說明性的而非限制性的，本發明概念的精神及範圍由所附申請專利範圍指示。
100:基板 111:第一雜質區 112:第二雜質區 120:裝置隔離圖案 130:隔離絕緣圖案 210:緩衝圖案 210L:緩衝層 240:第一掩埋圖案 240L:第一掩埋層 250:第二掩埋圖案 250L:第二掩埋層 310:複晶矽圖案 310L:複晶矽層 323:第一間隔件 325:第二間隔件 325L:第二間隔件層 332:第一障壁圖案 332L:第一障壁層 350:位元線頂蓋圖案 350L:位元線頂蓋層 351:第一頂蓋圖案 351a、SHa:上表面 351L:第一頂蓋層 352:第二頂蓋圖案 352L:第二頂蓋層 353:第三頂蓋圖案 353L:第三頂蓋層 410:第二障壁圖案 420:下部著陸接墊 425:第三歐姆圖案 430:上部著陸接墊 440、540:填充圖案 510:第三障壁圖案 A-A'、B-B':線 AP:主動圖案 BC:儲存節點接觸件 BL:位元線 BLL:位元線層 BLs、DCs:側表面 CB:胞元區塊 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 DC:位元線接觸件 DCp:初步位元線接觸件 DSP:資料儲存圖案 GC:閘極頂蓋圖案 GE:閘極電極 GI:閘極介電圖案 LP:著陸接墊 MP:遮罩圖案 P1、P2、P3:部分 PB:周邊區塊 RS1:第一凹陷區 RS2:第二凹陷區 SA:感測放大器電路 SH:屏蔽圖案 SH1:第一屏蔽圖案 SH1x:第一部分 SH1y:第二部分 SH2:第二屏蔽圖案 SPC:位元線間隔件 SWD:子字元線驅動器電路 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 W5:第五寬度 WL:字元線 XP:連接圖案
結合附圖閱讀以下簡要說明，將更清楚地理解實例性實施例。附圖代表在本文中闡述的非限制性實例性實施例。 圖1是根據本發明概念實例性實施例的半導體記憶體裝置的方塊圖。 圖2是示出根據本發明概念實例性實施例的半導體記憶體裝置的圖式，並且是與圖1的部分P1對應的平面圖。 圖3A及圖3B是分別與圖2的線A-A'及B-B'對應的剖視圖。 圖4是圖2的部分P2的放大圖。 圖5A至圖5D是圖4的部分P3的放大圖。 圖6是與圖2的線A-A'對應的剖視圖。 圖7A至圖11B是示出根據本發明概念實例性實施例的製造半導體記憶體裝置的方法的圖式，圖7A、圖8A、圖9A、圖10A及圖11A是與圖2的線A-A'對應的圖式，且圖7B、圖8B、圖9B、圖10B及圖11B是與圖2的B-B'對應的剖視圖。
100:基板
111:第一雜質區
112:第二雜質區
120:裝置隔離圖案
210:緩衝圖案
240:第一掩埋圖案
250:第二掩埋圖案
310:複晶矽圖案
323:第一間隔件
325:第二間隔件
332:第一障壁圖案
350:位元線頂蓋圖案
351:第一頂蓋圖案
351a、SHa:上表面
352:第二頂蓋圖案
353:第三頂蓋圖案
420:下部著陸接墊
430:上部著陸接墊
440:填充圖案
A-A':線
AP:主動圖案
BC:儲存節點接觸件
BL:位元線
BLs、DCs:側表面
D1:第一方向
D2:第二方向
D4:第四方向
DC:位元線接觸件
DSP:資料儲存圖案
LP:著陸接墊
P2:部分
RS1:第一凹陷區
RS2:第二凹陷區
SH:屏蔽圖案
SPC:位元線間隔件

Claims (20)

  1. 一種半導體記憶體裝置，包括： 主動圖案，由裝置隔離圖案界定； 位元線，在所述裝置隔離圖案及所述主動圖案上在第一方向上延伸； 位元線頂蓋圖案，包括依序堆疊於所述位元線的上表面上的第一頂蓋圖案、第二頂蓋圖案及第三頂蓋圖案；以及 屏蔽圖案，覆蓋所述位元線的一側， 其中所述屏蔽圖案的上表面處於較所述第一頂蓋圖案的上表面低的高度處。
  2. 如請求項1所述的半導體記憶體裝置，其中所述屏蔽圖案包含複晶矽、氧化矽或其組合中的至少一者。
  3. 如請求項2所述的半導體記憶體裝置，其中所述屏蔽圖案更包含碳、氮、氯或其組合中的至少一者。
  4. 如請求項1所述的半導體記憶體裝置，其中所述位元線包含鎢、銣、鉬、鈦或其組合中的至少一者。
  5. 如請求項1所述的半導體記憶體裝置，其中所述屏蔽圖案與所述位元線的所述一側接觸。
  6. 如請求項1所述的半導體記憶體裝置，更包括： 位元線接觸件，位於所述主動圖案與所述位元線之間， 其中所述屏蔽圖案在所述位元線接觸件的一側上延伸。
  7. 如請求項6所述的半導體記憶體裝置，其中 所述屏蔽圖案包括位於所述位元線的所述一側上的第一屏蔽圖案、以及位於所述位元線接觸件的所述一側上的第二屏蔽圖案，並且 所述第二屏蔽圖案包含複晶矽。
  8. 如請求項7所述的半導體記憶體裝置，其中所述第一屏蔽圖案包含複晶矽、氧化矽或其組合中的至少一者。
  9. 如請求項8所述的半導體記憶體裝置，其中 所述第一屏蔽圖案包括位於所述位元線的所述一側上的第一部分、以及位於所述位元線的所述一側與所述第一部分之間的第二部分， 所述第一部分包含複晶矽，並且 所述第二部分包含氧化矽。
  10. 如請求項1所述的半導體記憶體裝置，更包括： 位於所述位元線的所述一側上的位元線間隔件， 其中所述位元線間隔件藉由所述屏蔽圖案而與所述位元線的所述一側間隔開。
  11. 一種半導體記憶體裝置，包括： 主動圖案，由裝置隔離圖案界定； 位元線，在所述裝置隔離圖案及所述主動圖案上在第一方向上延伸； 位元線接觸件，位於所述主動圖案與所述位元線之間；以及 屏蔽圖案，覆蓋所述位元線的一側並在所述位元線接觸件的一側上延伸， 其中所述屏蔽圖案包含複晶矽、氧化矽或其組合中的至少一者。
  12. 如請求項11所述的半導體記憶體裝置，其中所述屏蔽圖案更包含碳、氮、氯或其組合中的至少一者。
  13. 如請求項11所述的半導體記憶體裝置，其中 所述屏蔽圖案包括位於所述位元線的所述一側上的第一屏蔽圖案、以及位於所述位元線接觸件的所述一側上的第二屏蔽圖案，並且 所述第二屏蔽圖案包含複晶矽。
  14. 如請求項13所述的半導體記憶體裝置，其中所述第一屏蔽圖案包含複晶矽、氧化矽或其組合中的至少一者。
  15. 如請求項14所述的半導體記憶體裝置，其中 所述第一屏蔽圖案包括位於所述位元線的所述一側上的第一部分、以及位於所述位元線的所述一側與所述第一部分之間的第二部分， 所述第一部分包含複晶矽，並且 所述第二部分包含氧化矽。
  16. 如請求項11所述的半導體記憶體裝置，更包括： 位於所述位元線的所述一側上的位元線間隔件， 其中所述位元線間隔件藉由所述屏蔽圖案而與所述位元線的所述一側間隔開。
  17. 如請求項16所述的半導體記憶體裝置，更包括： 位於所述位元線的上表面上的位元線頂蓋圖案， 其中所述位元線間隔件與所述位元線頂蓋圖案的一側接觸。
  18. 如請求項11所述的半導體記憶體裝置，其中所述屏蔽圖案與所述位元線的所述一側接觸。
  19. 一種製造半導體記憶體裝置的方法，所述方法包括： 在基板上形成裝置隔離圖案，以界定包括第一凹陷區的主動圖案； 在所述主動圖案上形成所述第一凹陷區； 在所述主動圖案上在所述第一凹陷區中的每一者中形成位元線接觸件、位元線及位元線頂蓋圖案； 形成覆蓋所述位元線接觸件的一側及所述位元線的一側的屏蔽圖案；以及 形成覆蓋所述屏蔽圖案的一側以及所述位元線頂蓋圖案的位元線間隔件， 其中所述位元線頂蓋圖案包括依序堆疊的第一頂蓋圖案、第二頂蓋圖案及第三頂蓋圖案，且 其中所述屏蔽圖案的上表面定位於較所述第一頂蓋圖案的上表面低的高度處。
  20. 如請求項19所述的方法，其中形成所述屏蔽圖案包括對所述位元線接觸件的所述一側及所述位元線的所述一側實行選擇性複晶矽沈積製程。
TW112104054A 2022-06-22 2023-02-06 半導體記憶體裝置及其製造方法 TW202401672A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220076243A KR20230174960A (ko) 2022-06-22 2022-06-22 반도체 메모리 소자 및 이의 제조방법
KR10-2022-0076243 2022-06-22

Publications (1)

Publication Number Publication Date
TW202401672A true TW202401672A (zh) 2024-01-01

Family

ID=89218402

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112104054A TW202401672A (zh) 2022-06-22 2023-02-06 半導體記憶體裝置及其製造方法

Country Status (4)

Country Link
US (1) US20230422487A1 (zh)
KR (1) KR20230174960A (zh)
CN (1) CN117279371A (zh)
TW (1) TW202401672A (zh)

Also Published As

Publication number Publication date
US20230422487A1 (en) 2023-12-28
KR20230174960A (ko) 2023-12-29
CN117279371A (zh) 2023-12-22

Similar Documents

Publication Publication Date Title
US11133315B2 (en) Semiconductor device and method of fabricating the same
KR20170052752A (ko) 반도체 소자 및 그 제조 방법
CN111326517A (zh) 包括间隔物的半导体器件和制造该半导体器件的方法
US11056175B1 (en) Semiconductor device and manufacturing method thereof
CN113437079A (zh) 存储器器件及其制造方法
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
JP2010153509A (ja) 半導体装置およびその製造方法
JP5430981B2 (ja) 半導体記憶装置及びその製造方法
TW202401672A (zh) 半導體記憶體裝置及其製造方法
TWI841177B (zh) 半導體存儲裝置
TWI839019B (zh) 使用增強圖案化技術製造半導體裝置的方法
TWI841912B (zh) 半導體記憶體裝置
EP4284139A1 (en) Semiconductor memory device and method of manufacturing the same
US20230298999A1 (en) Semiconductor memory device
US20240121947A1 (en) Semiconductor device
TWI845957B (zh) 半導體記憶體裝置
US20230320080A1 (en) Semiconductor memory device
US20230164980A1 (en) Semiconductor device and method of fabricating the same
US20240196596A1 (en) Semiconductor memory devices
TW202416510A (zh) 半導體裝置
KR20220162019A (ko) 반도체 메모리 소자 및 이의 제조 방법
TW202423259A (zh) 半導體記憶體裝置
KR20240098821A (ko) 반도체 장치
TW202316626A (zh) 半導體記憶體裝置
TW202308110A (zh) 半導體裝置