CN116981250A - 半导体存储器器件和制造半导体存储器器件的方法 - Google Patents

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CN116981250A CN202310259397.5A CN202310259397A CN116981250A CN 116981250 A CN116981250 A CN 116981250A CN 202310259397 A CN202310259397 A CN 202310259397A CN 116981250 A CN116981250 A CN 116981250A
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安濬爀
金根楠
尹灿植
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Abstract

公开半导体存储器器件和制造半导体存储器器件的方法。所述半导体存储器器件包括：半导体基底；器件隔离层，在半导体基底中限定有源部分；位线结构，在半导体基底上与有源部分相交；第一导电垫，在位线结构与有源部分之间；位线接触图案，在第一导电垫与位线结构之间；第一位线接触间隔件，覆盖第一导电垫的第一侧壁；以及第二位线接触间隔件，覆盖第一导电垫的第二侧壁，其中，第一导电垫具有与有源部分的顶表面接触的平坦的底表面，并且第一位线接触间隔件的宽度不同于第二位线接触间隔件的宽度。

Description

半导体存储器器件和制造半导体存储器器件的方法
本专利申请要求于2022年4月29日在韩国知识产权局提交的第10-2022-0053400号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
实施例涉及半导体存储器器件。
背景技术
半导体器件已经被高度集成，以提供优异的性能和低制造成本。半导体器件的集成密度可直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。二维(2D)或平面半导体器件的集成密度可主要由单位存储器单元占据的面积确定，因此2D或平面半导体器件的集成密度可受到形成精细图案的技术的极大影响。可使用价格极高的设备来形成精细图案，2D半导体器件的集成密度继续增大但仍然有限。因此，已经开发了半导体存储器器件以提高半导体存储器器件的集成密度、电阻和电流驱动能力。
发明内容
实施例可通过提供一种半导体存储器器件来实现，所述半导体存储器器件包括：半导体基底；器件隔离层，在半导体基底中限定有源部分；位线结构，在半导体基底上与有源部分相交；第一导电垫，在位线结构与有源部分之间；位线接触图案，在第一导电垫与位线结构之间；第一位线接触间隔件，覆盖第一导电垫的第一侧壁；以及第二位线接触间隔件，覆盖第一导电垫的第二侧壁，其中，第一导电垫具有与有源部分的顶表面接触的平坦的底表面，并且第一位线接触间隔件的宽度不同于第二位线接触间隔件的宽度。
实施例可通过提供一种半导体存储器器件来实现，所述半导体存储器器件包括：半导体基底；器件隔离层，在半导体基底中限定有源部分；在平面图中，第一垫绝缘图案，在半导体基底上并且在有源部分之间；第一导电垫，在半导体基底上并且在第一方向上彼此邻近的第一垫绝缘图案之间；第二导电垫，在半导体基底上并且在第一导电垫与第一垫绝缘图案之间；位线结构，在第一导电垫上，在第二方向上延伸，并且与有源部分相交；位线接触图案，在位线结构与第一导电垫之间；以及掩埋接触图案，第二导电垫上，其中，第一导电垫和第二导电垫各自具有在基本上相同水平处的平坦的底表面，并且第一导电垫具有与位线接触图案的侧壁对齐的侧壁。
实施例可通过提供一种半导体存储器器件来实现，所述半导体存储器器件包括：半导体基底；器件隔离层，在半导体基底中限定有源部分；字线结构，掩埋在半导体基底中，在第一方向上延伸，并且与有源部分相交，每个字线结构包括字线、字线上的栅极覆盖图案、以及在半导体基底与字线之间的栅极绝缘图案；第一垫绝缘图案，每个第一垫绝缘图案在半导体基底上并且在平面图中在沿第一方向彼此邻近的有源部分的端部部分之间；第二垫绝缘图案，在字线结构上沿第一方向延伸；位线结构，与字线结构相交并且在与第一方向相交的第二方向上延伸；第一导电垫，在位线结构与有源部分之间；位线接触图案，在位线结构与第一导电垫之间；第二导电垫，在半导体基底上并且在有源部分的端部部分上；位线间隔件，在位线结构的侧壁上；以及掩埋接触图案，在第二导电垫上，其中，第一导电垫和第二导电垫各自具有平坦的底表面，第一导电垫的底表面和第二导电垫的底表面各自在与栅极覆盖图案的顶表面基本上相同的水平处，并且第一导电垫具有与位线接触图案的侧壁和位线结构的侧壁中的至少一个对齐的侧壁。
实施例可通过提供一种制造半导体存储器器件的方法来实现，所述方法包括：在半导体基底中形成限定有源部分的器件隔离层；在半导体基底中形成字线结构，使得字线结构在第一方向上延伸并且与有源部分相交；形成覆盖半导体基底的顶表面的垫导电层；形成穿透垫导电层的第一垫绝缘图案，使得当在平面图中观察时，每个第一垫绝缘图案在沿第一方向彼此邻近的有源部分的端部部分之间；在字线结构上形成穿透垫导电层并且在第一方向上延伸的第二垫绝缘图案；在垫导电层上形成缓冲绝缘层；形成穿透缓冲绝缘层的开口以暴露垫导电层的顶表面，使得开口对应于有源部分的中心部分；形成填充开口的接触导电层；在缓冲绝缘层和接触导电层上形成位线结构，使得位线结构在与第一方向相交的第二方向上延伸；以及在位线结构的侧壁上形成位线间隔件，其中，形成位线结构的步骤包括：图案化接触导电层和垫导电层，以在有源部分的中心部分上形成第一导电垫，以及在第一导电垫与位线结构之间形成接触图案。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将清楚，其中：
图1是示出根据一些实施例的半导体存储器器件的平面图。
图2A是沿图1的线A-A'和线B-B'截取的剖视图。
图2B是沿图1的线C-C'和线D-D'截取的剖视图。
图3A至图3E是图2A的“P”部分的放大视图。
图4A和图4B是示出根据一些实施例的半导体存储器器件的部分的平面图。
图5A至图14A是根据一些实施例的制造半导体存储器器件的方法中的阶段的平面图。
图5B至图14B分别是沿图5A至图14A的线A-A'和线B-B'截取的剖视图。
图5C至图14C分别是沿图5A至图14A的线C-C'和线D-D'截取的剖视图。
图6D至图11D是根据一些实施例的制造半导体存储器器件的方法中的阶段的平面图。
具体实施方式
图1是示出根据一些实施例的半导体存储器器件的平面图。图2A是沿图1的线A-A'和线B-B'截取的剖视图。图2B是沿图1的线C-C'和线D-D'截取的剖视图。图3A至图3E是图2A的“P”部分的放大视图。图4A和图4B是示出根据一些实施例的半导体存储器器件的部分的平面图。
参照图1、图2A和图2B，限定有源部分ACT的器件隔离层101可在半导体基底100中。半导体基底100可以是例如硅基底、锗基底或硅锗基底。器件隔离层101可包括例如氧化硅、氮化硅或氮氧化硅。器件隔离层101的顶表面可与半导体基底100的顶表面共面。如在此所用，术语“或”不是排他性术语，例如“A或B”将包括A、B或A和B。
在一个实施方式中，有源部分ACT在平面图中可具有矩形形状(或条形形状)，并且可在第一方向D1和与第一方向D1相交(例如，垂直于第一方向D1)的第二方向D2上二维地布置。当在平面图中观察时，有源部分ACT可以以Z字形(zigzag)形式布置，并且每个有源部分ACT可具有在相对于第一方向D1和第二方向D2的倾斜方向上的纵向轴线(或长轴)。
字线结构WLS可在半导体基底100中与有源部分ACT相交，并且可在第一方向D1上延伸。每个字线结构WLS可包括字线WL、半导体基底100与字线WL之间的栅极绝缘图案103、以及字线WL上的栅极覆盖图案105。
当在平面图中观察时，字线WL可在半导体基底100中并且可在第一方向D1上延伸以与有源部分ACT和器件隔离层101相交。每个有源部分ACT可与一对字线WL相交。字线WL的顶表面可低于半导体基底100的顶表面。字线WL的底表面的高度可根据其下方的材料而被变化。在一个实施方式中，“字线WL的底表面的在有源部分ACT上的部分的高度”可高于“字线WL的底表面的在器件隔离层101上的部分的高度”。栅极覆盖图案105的顶表面可与半导体基底100的顶表面和器件隔离层101的顶表面基本上共面。
字线WL可包括导电材料。栅极绝缘图案103可包括例如氧化硅、氮化硅、氮氧化硅或高k介电材料。在一个实施方式中，栅极覆盖图案105可包括例如氮化硅层或氮氧化硅层。
第一掺杂区1a和第二掺杂区1b可在每条字线WL的两侧处的每个有源部分ACT中。第一掺杂区1a和第二掺杂区1b的底表面可在距有源部分ACT的顶表面预定深度处。第一掺杂区1a可在字线WL之间的每个有源部分ACT中的中心部分中，并且第二掺杂区1b可与第一掺杂区1a间隔开并且可分别在每个有源部分ACT中的端部部分中。第一掺杂区1a和第二掺杂区1b可掺杂有具有与半导体基底100的导电类型相反的导电类型的掺杂剂。
第一导电垫(pad)113a和第二导电垫113b可在半导体基底100的顶表面上。
每个第一导电垫113a可连接到每个有源部分ACT的第一掺杂区1a。第二导电垫113b可分别连接到每个有源部分ACT的第二掺杂区1b。第一导电垫113a和第二导电垫113b可包括掺杂有掺杂剂或金属(例如，钛、钨或钽)的半导体材料。
第二导电垫113b可与第一导电垫113a横向(或水平)间隔开。
在一个实施方式中，参照图3A，第一导电垫113a可具有彼此背对的第一侧壁S1和第二侧壁S2。在一个实施方式中，“第一导电垫113a的第一侧壁S1和与其邻近的第二导电垫113b之间的距离a1”可基本上等于“第一导电垫113a的第二侧壁S2和与其邻近的第二导电垫113b之间的距离a2”。
在一个实施方式中，参照图3C和图4A，“第一导电垫113a的第一侧壁S1和与其邻近的第二导电垫113b之间的距离a1”可不同于“第一导电垫113a的第二侧壁S2和与其邻近的第二导电垫113b之间的距离a2”。在一个实施方式中，“第一导电垫113a的第一侧壁S1与第二导电垫113b之间的距离a1”可大于“第一导电垫113a的第二侧壁S2与第二导电垫113b之间的距离a2”。
第一导电垫113a和第二导电垫113b中的每个可具有平坦的底表面，并且可与半导体基底100的顶表面直接接触。在一个实施方式中，第一导电垫113a和第二导电垫113b的底表面可在与半导体基底100的顶表面基本上相同的水平处。在一个实施方式中，第一导电垫113a的底表面可与器件隔离层101的顶表面的一部分接触。
在一个实施方式中，如图3A中所示，第一导电垫113a和第二导电垫113b的顶表面可在基本上相同的水平处。在一个实施方式中，参照图3B，第一导电垫113a的顶表面可在比第二导电垫113b的顶表面更低的水平处。在一个实施方式中，第一导电垫113a的厚度T1(在竖直方向上)可小于第二导电垫113b的厚度T2。
位线间隔件SS和位线接触间隔件162可在第一导电垫113a的两侧处。在一个实施方式中，位线间隔件SS和位线接触间隔件162的部分可在第一导电垫113a与第二导电垫113b之间。
每个第一垫绝缘图案121可在半导体基底100上彼此邻近的两个有源部分ACT的端部部分之间。在一个实施方式中，每个第一垫绝缘图案121可在沿第一方向D1彼此邻近的第二掺杂区1b之间。第一垫绝缘图案121的底表面可在比半导体基底100的顶表面或器件隔离层101的顶表面更低的水平处。当在平面图中观察时，第一垫绝缘图案121可以以Z字形形式或蜂窝状形式布置。当在平面图中观察时，每个第一垫绝缘图案121可具有矩形形状或平行四边形形状。
第二垫绝缘图案123可在字线结构WLS上沿第一方向D1延伸。第二垫绝缘图案123的底表面可在与第一导电垫113a和第二导电垫113b的底表面基本上相同的水平处。
第一导电垫113a可在沿第一方向D1上彼此邻近的第一垫绝缘图案121之间以及在沿第二方向D2上彼此邻近的第二垫绝缘图案123之间。在一个实施方式中，第一垫绝缘图案121和第二垫绝缘图案123可包括例如氮化硅层或氧氮化硅层。
第一缓冲绝缘层131和在第一缓冲绝缘层131上的第二缓冲绝缘层133可在第一垫绝缘图案121和第二垫绝缘图案123上。在一个实施方式中，第一缓冲绝缘层131可以是氧化硅层，并且第二缓冲绝缘层133可以是氮化硅层。在一个实施方式中，可设置第一缓冲绝缘层131和第二缓冲绝缘层133中的仅一个。当在平面图中观察时，第一缓冲绝缘层131和第二缓冲绝缘层133中的每个可具有岛状形状。在一个实施方式中，第一缓冲绝缘层131和第二缓冲绝缘层133可覆盖彼此邻近的两个有源部分ACT的端部部分以及其间的器件隔离层101的一部分。
在一个实施方式中，位线结构BLS可在半导体基底100上沿第二方向D2延伸，并且可与字线WL相交。
每个位线结构BLS可包括顺序堆叠的多晶硅图案141、金属图案151和硬掩模图案153。第一缓冲绝缘层131和第二缓冲绝缘层133可在多晶硅图案141与第一垫绝缘图案121和第二垫绝缘图案123之间。在一个实施方式中，可在第一导电垫113a上省略多晶硅图案141。金属图案151可包括导电金属氮化物(例如，氮化钛或氮化钽)或(例如，非复合)金属(例如，钨、钛或钽)。硬掩模图案153可包括绝缘材料(诸如，氮化硅或氮氧化硅)。
参照图3A，每个位线结构BLS还可包括在多晶硅图案141与金属图案151之间的硅化物图案149。硅化物图案149可包括例如硅化钛、硅化钴或硅化镍。
位线接触图案147可在每个第一导电垫113a与相应的位线结构BLS的金属图案151之间。位线接触图案147可包括掺杂有掺杂剂的多晶硅。位线接触图案147的顶表面可在与位线结构BLS的多晶硅图案141的顶表面基本上相同的水平处。
在一个实施方式中，参照图4A，位线接触图案147可在第一缓冲绝缘层131和第二缓冲绝缘层133中限定的开口OP中。在一个实施方式中，参照图4B，位线接触图案147可在第一缓冲绝缘层131和第二缓冲绝缘层133中限定的开口OP之间。
在一个实施方式中，位线接触图案147可具有与金属图案151的侧壁和第一导电垫113a的侧壁对齐的侧壁。在一个实施方式中，位线接触图案147可在第一方向D1上具有宽度，该宽度基本上等于位线结构BLS在第一方向D1上的宽度和第一导电垫113a在第一方向D1上的宽度。位线接触图案147在第二方向D2上的长度可大于第一导电垫113a在第二方向D2上的长度。
位线接触间隔件162可在第一导电垫113a的两个侧壁上。位线接触间隔件162可由绝缘材料形成。在一个实施方式中，每个位线接触间隔件162可包括氧化硅层、氮化硅层或氮氧化硅层。在一个实施方式中，在特定实施例中，每个位线接触间隔件162可由多层形成。
参照图3A和图3C，位线接触间隔件162可具有基本上平坦的底表面。位线接触间隔件162的底表面可在第一导电垫113a的两侧处在基本上相同的水平处。
参照图3C，“第一导电垫113a的第一侧壁S1上的位线接触间隔件162的宽度”可不同于“第一导电垫113a的第二侧壁S2上的位线接触间隔件162的宽度”。
在一个实施方式中，根据图3D和图3E的实施例，位线接触间隔件162的底表面可在比第一导电垫113a的底表面更低的水平处。参照图3D，在第一导电垫113a的第一侧壁S1的一侧的位线接触间隔件162的底表面可在比在第一导电垫113a的第二侧壁S2的一侧的位线接触间隔件162的底表面更低的水平处。参照图3E，位线接触间隔件162可具有圆形底表面。位线接触间隔件162中的至少一个可在有源部分ACT(即，第一掺杂区1a)上例如，在竖直方向上)具有第一厚度，并且在器件隔离层101上具有第二厚度，第一厚度和第二厚度彼此不同。
在一个实施方式中，位线间隔件SS可在位线结构BLS的两个侧壁上。位线间隔件SS可沿位线结构BLS的侧壁在第二方向D2上延伸。位线间隔件SS可在掩埋接触图案BC与位线结构BLS的侧壁之间、以及栅栏图案175与位线结构BLS的侧壁之间。
每个位线间隔件SS可包括氧化硅层、氮化硅层或氮氧化硅层。在一个实施方式中，位线间隔件SS可形成为多层。在一个实施方式中，每个位线间隔件SS可包括顺序地形成在位线结构BLS的侧壁上的第一间隔件161和第二间隔件163。第一间隔件161和第二间隔件163可包括相对于彼此具有蚀刻选择性的绝缘材料。在一个实施方式中，第一间隔件161可包括氧化硅，并且第二间隔件163可包括氮化硅。在一个实施方式中，第一间隔件161可覆盖位线接触图案147的侧壁和第一导电垫113a的侧壁。在一个实施方式中，位线间隔件SS可包括绝缘层之间的气隙。
掩埋接触图案BC可分别在第二导电垫113b上。掩埋接触图案BC可在彼此邻近的位线结构BLS之间。掩埋接触图案BC可包括例如掺杂有掺杂剂或金属材料的多晶硅。掩埋接触图案BC可分别电连接到第二掺杂区1b。当在平面图中观察时，每个掩埋接触图案BC可在字线WL之间、以及位线结构BLS之间。
当在平面图中观察时，掩埋接触图案BC可彼此间隔开并且可二维地布置。在一个实施方式中，布置在第一方向D1上的掩埋接触图案BC可彼此间隔开，其间具有位线结构BLS。布置在第二方向D2上的掩埋接触图案BC可彼此间隔开，其间具有栅栏图案175。每个掩埋接触图案BC可填充由在第一方向D1上彼此邻近的位线结构BLS和在第二方向D2上彼此邻近的栅栏图案175限定的空间。掩埋接触图案BC的顶表面可在比栅栏图案175的顶表面和位线结构BLS的顶表面更低的水平处。掩埋接触图案BC的顶表面可在比位线结构BLS的金属图案151的顶表面更低的水平处。
掩埋接触图案BC的底表面可分别与第二导电垫113b的顶表面直接接触。在一个实施方式中，掩埋接触图案BC可通过位线接触间隔件162与第一导电垫113a和位线接触图案147电绝缘。栅栏图案175可在位线结构BLS之间在第二方向D2上彼此间隔开。每个栅栏图案175可在沿第二方向D2彼此邻近的掩埋接触图案BC之间。当在平面图中观察时，栅栏图案175可与字线结构WLS叠置，并且栅栏图案175可在第二垫绝缘图案123上。栅栏图案175的顶表面可在与位线结构BLS的顶表面基本上相同的水平处。栅栏图案175可包括绝缘材料(例如，氮化硅)。
连接垫(landing pad)LP可分别在掩埋接触图案BC上。连接垫LP可分别电连接到掩埋接触图案BC。
每个连接垫LP可包括填充位线结构BLS之间和栅栏图案175之间的空间的下部部分、以及从下部部分延伸到位线结构BLS的一部分上的上部部分。在一个实施方式中，当在平面图中观察时，连接垫LP的上部部分可与位线结构BLS的部分叠置。连接垫LP的上部部分中的每个可覆盖位线结构BLS的硬掩模图案153的顶表面，并且可具有大于掩埋接触图案BC的宽度的宽度(例如，当在相同方向上测量时)。在一个实施方式中，连接垫LP的上部部分的宽度可大于位线结构BLS之间的距离或位线结构BLS的宽度。如上所述，连接垫LP的上部部分可延伸到位线结构BLS上，并且连接垫LP的顶表面的面积可被增大。
连接垫LP的顶表面可在比位线结构BLS的顶表面更高的水平处，并且连接垫LP的底表面可在比位线结构BLS的顶表面更低的水平处。在一个实施方式中，连接垫LP的底表面可在比位线结构BLS的金属图案151的顶表面更低的水平处。
当在平面图中观察时，连接垫LP的上部部分可具有椭圆形状，该椭圆形状具有纵向轴线(或长轴)和短轴，并且连接垫LP的上部部分可具有在相对于第一方向D1和第二方向D2的倾斜方向上的纵向轴线。在一个实施方式中，连接垫LP的上部部分可具有例如圆角的菱形形状、圆角的梯形形状或圆角的四边形形状。
每个连接垫LP可包括阻挡金属图案181和金属图案183。阻挡金属图案181可包括导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)。金属图案183可包括金属(例如，钨、钛或钽)。
在一个实施方式中，金属硅化物层(例如，硅化钛、硅化钴、硅化镍、硅化钨、硅化铂或硅化钼)可在阻挡金属图案181与掩埋接触图案BC之间。
凹陷绝缘图案190可填充连接垫LP的上部部分之间的空间。凹陷绝缘图案190可具有圆角底表面，并且凹陷绝缘图案190的底表面可与位线间隔件SS的部分接触。凹陷绝缘图案190的顶表面可与连接垫LP的顶表面共面。
凹陷绝缘图案190可与连接垫LP和位线结构BLS的硬掩模图案153直接接触。凹陷绝缘图案190可包括氧化硅层、氮化硅层或氮氧化硅层。凹陷绝缘图案190可形成为单层或多层。
数据存储图案DSP可分别在连接垫LP上。数据存储图案DSP可分别通过连接垫LP和掩埋接触图案BC电连接到第二掺杂区1b。每个数据存储图案DSP可从连接垫LP中的相应的一个的下部部分横向偏移，并且可与相应的连接垫LP的一部分接触。在一个实施方式中，当在平面图中观察时，数据存储图案DSP可以以蜂窝状形式或Z字形形式布置。
在一个实施方式中，每个数据存储图案DSP可以是电容器，并且可包括下电极和上电极以及其间的介电层。在一个实施方式中，每个数据存储图案DSP可以是通过施加到其的电脉冲在两个电阻状态之间可切换的可变电阻图案。在一个实施方式中，数据存储图案DSP可包括晶体状态可根据电流量改变的相变材料、钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料。
图5A至图14A是根据一些实施例的制造半导体存储器器件的方法中的阶段的平面图。图5B至图14B分别是沿图5A至图14A的线A-A'和线B-B'截取的剖视图。图5C至图14C分别是沿图5A至图14A的线C-C'和线D-D'截取的剖视图。图6D至图11D是根据一些实施例的制造半导体存储器器件的方法中的阶段的平面图。
参照图5A、图5B和图5C，可在半导体基底100中形成限定有源部分ACT的器件隔离层101。
器件隔离层101的形成可包括：在半导体基底100上形成蚀刻掩模，使用蚀刻掩模蚀刻半导体基底100以形成沟槽，形成填充沟槽的绝缘层，以及平坦化绝缘层以暴露半导体基底100的顶表面。器件隔离层101可包括绝缘材料。在一个实施方式中，器件隔离层101可包括氧化硅、氮化硅或氮氧化硅。半导体基底100可包括硅或锗。
在一个实施方式中，有源部分ACT可具有矩形形状(或条形形状)，并且可在第一方向D1和第二方向D2上二维地布置。当在平面图中观察时，有源部分ACT可以以Z字形形式布置，并且每个有源部分ACT可具有在相对于第一方向D1和第二方向D2的倾斜方向上的纵向轴线(或长轴)。
在第一方向D1上延伸的多个字线结构WLS可形成在半导体基底100中。
在一个实施方式中，有源部分ACT和器件隔离层101可被图案化以形成在第一方向D1上延伸的栅极凹陷区102(未示出)，并且字线WL可形成在栅极凹陷区102中，其中栅极绝缘层在字线WL与栅极凹陷区102的内表面之间。栅极凹陷区102的底表面可在器件隔离层101的底表面上方。字线WL的顶表面可在器件隔离层101的顶表面下方。
在一个实施方式中，栅极绝缘层可包括高k介电层、氧化硅层、氮化硅层或氮氧化硅层。在一个实施方式中，高k介电层可包括例如氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽或铌酸铅锌。
栅极覆盖图案105可形成在其中形成字线WL的栅极凹陷区102中。栅极覆盖图案105的顶表面可在与半导体基底100的顶表面和器件隔离层101的顶表面基本上相同的水平处。栅极覆盖图案105可由与器件隔离层101的绝缘材料不同的绝缘材料形成。在一个实施方式中，栅极覆盖图案105可包括氮化硅层或氮氧化硅层。
在形成字线结构WLS之后，第一掺杂区1a和第二掺杂区1b可形成在每个字线结构WLS的两侧处的有源部分中。第一掺杂区1a和第二掺杂区1b可通过执行离子注入工艺来形成，并且可具有与有源部分ACT的导电类型相反的导电类型。第一掺杂区1a可在每个有源部分ACT的中心部分中，并且第二掺杂区1b可分别在每个有源部分ACT的端部部分中。
参照图6A、图6B和图6C，垫导电层110可形成在半导体基底100的整个顶表面上。垫导电层110可直接沉积在半导体基底100的顶表面、器件隔离层101的顶表面和字线结构WLS的顶表面上。垫导电层110可由掺杂有掺杂剂的半导体层(例如，掺杂多晶硅层)形成。
接下来，可形成第一垫绝缘图案121以穿透垫导电层110。第一垫绝缘图案121的形成可包括：在垫导电层110上形成掩模图案，使用掩模图案作为蚀刻掩模各向异性地蚀刻垫导电层110以形成暴露器件隔离层101的顶表面的孔，形成填充孔的绝缘层，以及平坦化绝缘层以暴露垫导电层110的顶表面。这里，通过孔暴露的器件隔离层101的顶表面的部分可在垫导电层110的各向异性蚀刻工艺中凹陷。因此，第一垫绝缘图案121的底表面可在比半导体基底100的顶表面和器件隔离层101的顶表面更低的水平处。通过平坦化工艺，第一垫绝缘图案121的顶表面可与垫导电层110的顶表面基本上共面。在一个实施方式中，第一垫绝缘图案121可包括氮化硅层或氧氮化硅层。
当在平面图中观察时，第一垫绝缘图案121可以以Z字形形式或蜂窝状形式布置。每个第一垫绝缘图案121可在沿第一方向D1彼此邻近的第二掺杂区1b之间。在一个实施方式中，每个第一垫绝缘图案121可在彼此邻近的字线结构WLS之间。
在一个实施方式中，参照图6D，第一垫绝缘图案121可具有在相对于第一方向D1和第二方向D2的倾斜或倾向方向上延伸的线形形状。每个第一垫绝缘图案121可在彼此邻近的第二掺杂区1b之间通过。
参照图7A、图7B和图7C，在形成第一垫绝缘图案121之后，垫导电层110可被图案化以形成多个垫导电图案111。垫导电图案111可形成为在第一方向D1和第二方向D2上彼此间隔开。
垫导电图案111的形成可包括：在垫导电层110上形成在第一方向D1上延伸的掩模图案，以及使用掩模图案作为蚀刻掩模各向异性地蚀刻垫导电层110以暴露栅极覆盖图案105的顶表面，从而形成线形开口。通过线形开口暴露的栅极覆盖图案105的顶表面的部分可在垫导电层110的各向异性蚀刻工艺中被凹陷。
在形成垫导电图案111之后，绝缘材料可被沉积以填充垫导电图案111之间的空间，并且可对绝缘材料执行平坦化工艺以暴露垫导电图案111的顶表面，从而形成第二垫绝缘图案123。在一个实施方式中，第二垫绝缘图案123可包括氮化硅层或氧氮化硅层。
第二垫绝缘图案123的顶表面可与垫导电图案111的顶表面和第一垫绝缘图案121的顶表面基本上共面。第二垫绝缘图案123可具有在第一方向D1上延伸的线形形状。第二垫绝缘图案123可分别在字线结构WLS的栅极覆盖图案105上。
每个垫导电图案111可沿第一方向D1在第一垫绝缘图案121之间，并且可沿第二方向D2在第二垫绝缘图案123之间。当在平面图中观察时，每个垫导电图案111可具有矩形形状。在一个实施方式中，参照图7D，当在平面图中观察时，每个垫导电图案111可具有菱形形状或平行四边形形状。
参照图8A、图8B、图8C和图8D，第一缓冲绝缘层131和第二缓冲绝缘层133以及第一导电层135可顺序地形成在半导体基底100的整个顶表面上。
第一缓冲绝缘层131可覆盖垫导电图案111的顶表面以及第一垫绝缘图案121和第二垫绝缘图案123的顶表面。第二缓冲绝缘层133可比第一缓冲绝缘层131更厚(例如，在竖直方向上)。在一个实施方式中，第一缓冲绝缘层131和第二缓冲绝缘层133中的每个可包括氧化硅层、氮化硅层或氮氧化硅层。在一个实施方式中，第一缓冲绝缘层131可以是氧化硅层，并且第二缓冲绝缘层133可以是氮化硅层。在一个实施方式中，可省略第一缓冲绝缘层131和第二缓冲绝缘层133中的一个。
第一导电层135可由掺杂有掺杂剂的半导体层(例如，掺杂多晶硅层)形成。在一个实施方式中，可省略第一导电层135。
第一掩模图案MP1可形成在第一导电层135上。第一掩模图案MP1可具有与第一掺杂区1a对应的开口。每个开口可具有大于有源部分ACT的宽度的宽度。
随后，可使用第一掩模图案MP1作为蚀刻掩模来各向异性地蚀刻第一导电层135以及第一缓冲绝缘层131和第二缓冲绝缘层133，以形成暴露垫导电图案111的开口OP。可通过顺序地蚀刻第一导电层135以及第一缓冲绝缘层131和第二缓冲绝缘层133来形成开口OP，并且可通过开口OP暴露垫导电图案111的平坦的顶表面。在一个实施方式中，每个开口OP可具有圆形形状或椭圆形形状。在一个实施方式中，当在平面图中观察时，开口OP可以以Z字形形式或蜂窝状形式布置。
开口OP可分别对应于第一掺杂区1a。当开口OP形成时，垫导电图案111的顶表面的部分可被凹陷。在一个实施方式中，如图4B中所示，每个开口OP可形成为对应于彼此邻近的一对第二掺杂区1b。
在形成开口OP之后，可去除第一掩模图案MP1。
参照图9A、图9B、图9C和图9D，可形成填充开口OP的第二导电层145。导电材料可被沉积以填充开口OP，然后，可对导电材料执行平坦化工艺以暴露第一导电层135的顶表面，从而形成第二导电层145。第二导电层145可由掺杂有掺杂剂的半导体层(例如，掺杂多晶硅层)形成。
第三导电层150和硬掩模层152可顺序地形成在第一导电层135和第二导电层145上。
可在硬掩模层152上形成第二掩模图案MP2。第二掩模图案MP2可具有沿第二方向D2延伸的线形形状。第二掩模图案MP2可与字线结构WLS和垫导电图案111相交。
参照图10A、图10B、图10C和图10D，可使用第二掩模图案MP2作为蚀刻掩模来顺序地蚀刻硬掩模层152、第三导电层150、第一导电层135和第二导电层145以及垫导电图案111。因此，位线结构BLS和位线接触图案147可形成，并且垫导电图案111可被划分以形成第一导电垫113a和第二导电垫113b。位线结构BLS可如上所述形成，并且每个位线结构BLS可包括顺序堆叠的多晶硅图案141、金属图案151和硬掩模图案153。在一个实施方式中，位线接触图案147的侧壁可与开口OP的侧壁间隔开，并且第一导电垫113a的侧壁可分别与位线接触图案147的侧壁自对齐。
半导体基底100的顶表面和器件隔离层101的顶表面可在用于形成位线结构BLS的蚀刻工艺中被暴露。在一个实施方式中，在用于形成位线结构BLS的蚀刻工艺中，第一导电垫113a之间的距离和第二导电垫113b之间的距离可以是不对称的(例如，不相等的)，并且在这种情况下，半导体基底100的平坦的顶表面或器件隔离层101的平坦的顶表面也可被暴露。
在一个实施方式中，在用于形成位线结构BLS的蚀刻工艺中，位线结构BLS的两侧处的蚀刻深度可基本上彼此相等。在一个实施方式中，当位线结构BLS如图4A中所示未对齐时，位线结构BLS的两侧处的蚀刻深度可彼此不同。在这种情况下，相同的材料(即，由多晶硅形成的垫导电图案111)可存在于位线结构BLS的两侧处，并且位线结构BLS两侧处的蚀刻深度之间的差可被减小。因此，可充分地确保第一导电垫113a与在后续工艺中形成的掩埋接触图案BC之间的距离。在一个实施方式中，由于在形成第一导电垫113a和第二导电垫113b时半导体基底100与器件隔离层101之间的蚀刻选择性，因此半导体基底100的顶表面和器件隔离层101的顶表面可在不同的水平处。
参照图11A、图11B、图11C和图11D，位线间隔件SS可形成在位线结构BLS的侧壁上。
位线间隔件SS可沿位线结构BLS的侧壁在第二方向D2上延伸。在一个实施方式中，位线间隔件SS的部分可填充开口OP。
在一个实施方式中，每个位线间隔件SS可包括第一间隔件161和第二间隔件163。第二间隔件163可包括相对于第一间隔件161具有蚀刻选择性的绝缘材料。在一个实施方式中，第一间隔件161可以是氧化硅层，并且第二间隔件163可以是氮化硅层。在一个实施方式中，每个位线间隔件SS还可包括在第二间隔件163上的第三间隔件。
在一个实施方式中，位线间隔件SS的形成可包括：顺序地沉积共形地覆盖位线结构BLS的第一间隔件层和第二间隔件层，以及各向异性地蚀刻第一间隔件层和第二间隔件层以形成第一间隔件161和第二间隔件163。在一个实施方式中，当第二间隔件层被各向异性地蚀刻时，第二缓冲绝缘层133可用作蚀刻停止层。
在形成第二间隔件163之前，可形成位线接触间隔件162以填充其中形成第一间隔件层的开口。位线接触间隔件162可由相对于第二间隔件163具有蚀刻选择性的绝缘材料形成。
在形成位线间隔件SS之后，可在位线结构BLS之间形成具有在第二方向D2上延伸的线形形状的间隙区GR。间隙区GR可暴露第二缓冲绝缘层133的顶表面。
参照图12A、图12B和图12C，可通过使用位线间隔件SS和位线结构BLS作为蚀刻掩模在第一缓冲绝缘层131和第二缓冲绝缘层133上执行各向异性蚀刻工艺。
第一缓冲绝缘层131和第二缓冲绝缘层133可被各向异性地蚀刻，以在位线结构BLS之间形成具有在第二方向D2上延伸的线形形状的间隙区GR。第二导电垫113b的顶表面可通过线形形状的间隙区GR被暴露。
可在线形形状的间隙区GR中形成接触导电层。接触导电层可与第二导电垫113b的顶表面直接接触。在一个实施方式中，接触导电层可包括掺杂有掺杂剂(例如，掺杂硅)、金属(例如，钨、铝、钛或钽)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)或金属半导体化合物(例如，金属硅化物)的半导体材料。
在一个实施方式中，接触导电层的形成可包括：沉积掺杂有掺杂剂的多晶硅层，以及在多晶硅层上执行平坦化工艺以暴露位线结构BLS的顶表面。接触导电层可填充线形形状的间隙区。
在第一方向D1上延伸的第三掩模图案173可形成在位线结构BLS和接触导电层上。当在平面图中观察时，每个第三掩模图案173可在字线结构WLS之间。
可使用第三掩模图案173作为蚀刻掩模来各向异性地蚀刻接触导电层，以形成暴露栅极覆盖图案105的接触图案171。接触图案171可在位线结构BLS之间在第二方向D2上彼此间隔开。可在接触导电层上执行的各向异性蚀刻工艺中蚀刻位线结构BLS的部分和位线间隔件SS的部分。
参照图13A、图13B和图13C，每个栅栏图案175可形成在沿第二方向D2彼此邻近的接触图案171之间。当在平面图中观察时，栅栏图案175可与字线WL叠置。栅栏图案175可由相对于接触图案171具有蚀刻选择性的绝缘材料(例如，氧化硅、氮化硅或氮氧化硅)形成。
在形成栅栏图案175之后，接触图案171的顶表面可被凹陷以形成填充接触区的下部部分的掩埋接触图案BC。在一个实施方式中，掩埋接触图案BC的顶表面可在位线结构BLS的硬掩模图案153的顶表面下方。如上所述形成的掩埋接触图案BC可分别与第二导电垫113b的顶表面接触。
参照图14A、图14B和图14C，可形成连接垫LP以分别连接到掩埋接触图案BC。
连接垫LP的形成可包括：在半导体基底100的整个顶表面上共形地沉积阻挡金属层，在阻挡金属层上形成填充接触区的金属层，在金属层上形成掩模图案，以及使用掩模图案作为蚀刻掩模顺序地蚀刻金属层和阻挡金属层，以形成垫凹陷区。在形成连接垫LP时，可分别在掩埋接触图案BC的顶表面和连接垫LP之间形成接触硅化物图案。
在垫凹陷区的形成中，垫凹陷区可具有在位线结构BLS的顶表面下方的底表面，以将连接垫LP彼此分开。在一个实施方式中，可在垫凹陷区的形成中蚀刻硬掩模图案153的一部分和位线间隔件SS的一部分。
每个连接垫LP可包括填充位线结构BLS之间的接触区的下部部分和延伸到位线结构BLS的顶端部分上的上部部分。当在平面图中观察时，每个连接垫LP的上部部分可具有椭圆形状，并且具有椭圆形状的连接垫LP可形成以具有在相对于第一方向D1和第二方向D2的倾斜方向上的纵向轴线(或长轴)。
此后，可用由绝缘材料形成的凹陷绝缘图案190填充垫凹陷区。
根据实施例，可在半导体基底的顶表面上形成导电垫之后形成位线接触图案和位线，因此可帮助防止位线接触图案的底表面变圆或具有倾斜表面。因此，半导体存储器器件的可靠性可被提高。
另外，即使位线未被对齐，位线的两侧处的蚀刻深度之间的差也可被减小，因此位线接触图案与掩埋接触图案之间的距离可被充分确保。因此，半导体存储器器件的可靠性可被更加提高。
一个或多个实施例可提供具有提高的电特性和可靠性的半导体存储器器件。
已经在此公开了示例实施例，尽管特定的术语被采用，但是它们仅以一般性和描述性的意义被使用并将被解释，而不出于限制的目的。在一些情况下，自提交本申请起，对本领域的普通技术人员将清楚的是，除非另有具体地指示，否则结合特定实施例描述的特征、特性和/或元件可被单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器器件，包括：
半导体基底；
器件隔离层，在半导体基底中限定有源部分；
位线结构，在半导体基底上与有源部分相交；
第一导电垫，在位线结构与有源部分之间；
位线接触图案，在第一导电垫与位线结构之间；
第一位线接触间隔件，覆盖第一导电垫的第一侧壁；以及
第二位线接触间隔件，覆盖第一导电垫的第二侧壁，
其中，
第一导电垫具有与有源部分的顶表面接触的平坦的底表面，并且
第一位线接触间隔件的宽度不同于第二位线接触间隔件的宽度。
2.根据权利要求1所述的半导体存储器器件，其中，第一导电垫的底表面在与器件隔离层的顶表面和半导体基底的顶表面基本上相同的水平处。
3.根据权利要求1所述的半导体存储器器件，还包括：字线结构，在第一方向上延伸，与有源部分相交，并且被掩埋在半导体基底中，
其中，
每个字线结构包括字线、字线上的栅极覆盖图案、以及半导体基底与字线之间的栅极绝缘图案，并且
第一导电垫的底表面在与栅极覆盖图案的顶表面基本上相同的水平处。
4.根据权利要求1所述的半导体存储器器件，其中，第一位线接触间隔件的底表面和第二位线接触间隔件的底表面在基本上相同的水平处。
5.根据权利要求1所述的半导体存储器器件，其中，第一导电垫的底表面与器件隔离层的顶表面的一部分接触。
6.根据权利要求1所述的半导体存储器器件，其中，第一位线接触间隔件和第二位线接触间隔件各自具有在比第一导电垫的底表面低的水平处的底表面。
7.根据权利要求6所述的半导体存储器器件，其中，第一位线接触间隔件的底表面和第二位线接触间隔件的底表面在不同的水平处。
8.一种半导体存储器器件，包括：
半导体基底；
器件隔离层，在半导体基底中限定有源部分；
第一垫绝缘图案，在半导体基底上并且在有源部分之间；
第一导电垫，在半导体基底上并且在第一方向上彼此邻近的第一垫绝缘图案之间；
第二导电垫，在半导体基底上并且在第一导电垫与第一垫绝缘图案之间；
位线结构，在第一导电垫上，在第二方向上延伸，并且与有源部分相交；
位线接触图案，在位线结构与第一导电垫之间；以及
掩埋接触图案，第二导电垫上，
其中，
第一导电垫和第二导电垫各自具有在基本上相同水平处的平坦的底表面，并且
第一导电垫具有与位线接触图案的侧壁对齐的侧壁。
9.根据权利要求8所述的半导体存储器器件，其中，
第一导电垫的第一侧壁与第二导电垫中的一个间隔开第一距离，
第一导电垫的第二侧壁与第二导电垫中的另一个间隔开第二距离，并且
第二距离不同于第一距离。
10.根据权利要求8所述的半导体存储器器件，还包括：字线结构，在第一方向上延伸，与有源部分相交，并且被掩埋在半导体基底中，
其中，
字线结构包括字线、字线上的栅极覆盖图案、以及半导体基底与字线之间的栅极绝缘图案，并且
第一导电垫的底表面和第二导电垫的底表面在与栅极覆盖图案的顶表面基本上相同的水平处。
11.根据权利要求10所述的半导体存储器器件，其中，第二导电垫在字线结构一侧处在有源部分与掩埋接触图案之间。
12.根据权利要求8所述的半导体存储器器件，其中，第二导电垫的侧壁与第一垫绝缘图案接触。
13.根据权利要求8所述的半导体存储器器件，其中，第一导电垫的厚度小于第二导电垫的厚度。
14.根据权利要求8至权利要求13中的任一项所述的半导体存储器器件，还包括：位线间隔件，覆盖位线结构的侧壁，
其中，位线间隔件的部分在第一导电垫与第二导电垫之间。
15.根据权利要求8至权利要求13中的任一项所述的半导体存储器器件，还包括：位线接触间隔件，覆盖第一导电垫的侧壁，
其中，位线接触间隔件的底表面在比第一导电垫的底表面低的水平处。
16.根据权利要求8至权利要求13中的任一项所述的半导体存储器器件，还包括：第二垫绝缘图案，在半导体基底上沿第一方向延伸，
其中，第一导电垫在沿第二方向彼此邻近的第二垫绝缘图案之间。
17.一种半导体存储器器件，包括：
半导体基底；
器件隔离层，在半导体基底中限定有源部分；
字线结构，掩埋在半导体基底中，在第一方向上延伸，并且与有源部分相交，每个字线结构包括字线、字线上的栅极覆盖图案、以及在半导体基底与字线之间的栅极绝缘图案；
第一垫绝缘图案，每个第一垫绝缘图案在半导体基底上并且在沿第一方向彼此邻近的有源部分的端部部分之间；
第二垫绝缘图案，在字线结构上沿第一方向延伸；
位线结构，与字线结构相交并且在与第一方向相交的第二方向上延伸；
第一导电垫，在位线结构与有源部分之间；
位线接触图案，在位线结构与第一导电垫之间；
第二导电垫，在半导体基底上并且在有源部分的端部部分上；
位线间隔件，在位线结构的侧壁上；以及
掩埋接触图案，在第二导电垫上，
其中，
第一导电垫和第二导电垫各自具有平坦的底表面，
第一导电垫的底表面和第二导电垫的底表面各自在与栅极覆盖图案的顶表面基本上相同的水平处，并且
第一导电垫具有与位线结构的侧壁中的至少一个和位线接触图案的侧壁对齐的侧壁。
18.根据权利要求17所述的半导体存储器器件，还包括：位线接触间隔件，覆盖第一导电垫的侧壁，
其中，位线接触间隔件的底表面在比第一导电垫的底表面低的水平处。
19.根据权利要求17所述的半导体存储器器件，其中，
第一垫绝缘图案的底表面在比第二垫绝缘图案的底表面低的水平处，并且
第二垫绝缘图案在栅极覆盖图案的顶表面上。
20.根据权利要求17所述的半导体存储器器件，其中，第一垫绝缘图案的顶表面、第二垫绝缘图案的顶表面、第一导电垫的顶表面和第二导电垫的顶表面在基本上相同的水平处。
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