KR20230153691A - 반도체 메모리 장치 - Google Patents

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KR20230153691A
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conductive
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conductive pad
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이기석
안준혁
김근남
윤찬식
이명동
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삼성전자주식회사
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 반도체 기판 내에 활성부를 정의하는 소자 분리막; 상기 반도체 기판 상에서 상기 활성부를 가로지르는 비트 라인 구조체; 상기 비트 라인 구조체와 상기 활성부 사이의 제1 도전 패드; 상기 제1 도전 패드와 상기 비트 라인 구조체 사이의 비트 라인 콘택 패턴; 상기 제1 도전 패드의 제1 측벽을 덮는 제1 비트 라인 스페이서; 및 상기 제1 도전 패드의 제2 측벽을 덮는 제2 비트 라인 스페이서를 포함하되, 상기 제1 도전 패드는 상기 활성부의 상면과 접촉하는 평탄한 바닥면을 갖고, 상기 제1 비트 라인 스페이서의 폭은 상기 제2 비트 라인 스페이서의 폭과 다를 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 하는 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 전기적 특성 및 신뢰성이 보다 향상된 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 반도체 소자의 집적도, 저항, 및 전류 구동 능력 등을 확대하기 위한 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 내에 활성부를 정의하는 소자 분리막; 상기 반도체 기판 상에서 상기 활성부를 가로지르는 비트라인 구조체; 상기 비트 라인 구조체와 상기 활성부 사이의 제1 도전 패드; 상기 제1 도전 패드와 상기 비트 라인 구조체 사이의 비트 라인 콘택 패턴; 상기 제1 도전 패드의 제1 측벽을 덮는 제1 비트 라인 스페이서; 및 상기 제1 도전 패드의 제2 측벽을 덮는 제2 비트 라인 스페이서를 포함하되, 상기 제1 도전 패드는 상기 활성부의 상면과 접촉하는 평탄한 바닥면을 갖고, 상기 제1 비트 라인 스페이서의 폭은 상기 제2 비트 라인 스페이서의 폭과 다를 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 내에 활성부들을 정의하는 소자 분리막; 상기 반도체 기판 상에서 상기 활성부들 사이에 배치되는 제1 패드 절연 패턴들; 상기 반도체 기판 상에 배치되며, 제1 방향으로 서로 인접하는 상기 제1 패드 절연 패턴들 사이에 배치되는 제1 도전 패드; 상기 반도체 기판 상에 배치되고, 상기 제1 도전 패드와 상기 제1 패드 절연 패턴들 사이에 배치되는 제2 도전 패드들; 상기 제1 도전 패드 상에서 상기 활성부들을 가로질러 제2 방향으로 연장되는 비트 라인 구조체; 상기 비트 라인 구조체와 상기 제1 도전 패드 사이의 비트 라인 콘택 패턴; 및 상기 제2 도전 패드들 상의 매몰 콘택 패턴들을 포함하되, 상기 제1 및 제2 도전 패드들은 동일한 레벨에 위치하는 평탄한 바닥면들을 갖고, 상기 제1 도전 패드는 상기 비트 라인 콘택 패턴의 측벽에 정렬된 측벽을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 내에 활성부를 정의하는 소자 분리막; 상기 활성부를 가로질러 제1 방향으로 연장되며, 상기 반도체 기판 내에 매립된 워드 라인 구조체들로서, 상기 워드 라인 구조체들 각각은 워드 라인, 상기 워드 라인 상의 게이트 캡핑 패턴, 및 상기 반도체 기판과 상기 워드 라인 사이의 게이트 절연 패턴을 포함하는 것; 상기 반도체 기판 상에서 상기 제1 방향으로 인접하는 상기 활성부들의 단부들 사이에 배치되는 제1 패드 절연 패턴들; 상기 워드 라인 구조체들 상에서 상기 제1 방향으로 연장되는 제2 패드 절연 패턴들; 상기 워드 라인 구조체들을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체; 상기 비트 라인 구조체과 상기 활성부 사이의 제1 도전 패드; 상기 비트 라인 구조체와 상기 제1 도전 패드 사이의 비트 라인 콘택 패턴; 상기 반도체 기판 상에 배치되고, 상기 활성부들의 단부들 상에 배치되는 제2 도전 패드들; 상기 비트 라인 구조체의 양측벽들 상에 배치되는 비트 라인 스페이서들; 및 상기 제2 도전 패드들 상의 매몰 콘택 패턴들을 포함하되, 상기 제1 및 제2 도전 패드들 각각은 평탄한 바닥면을 갖고, 상기 제1 및 제2 도전 패드들의 상기 바닥면들은 상기 게이트 캡핑 패턴의 상면과 실질적으로 동일한 레벨에 위치하고, 상기 제1 도전 패드는 상기 비트 라인 콘택의 측벽 및 상기 비트 라인 구조체의 측벽에 정렬된 측벽을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체 기판 상면에 도전 패드를 먼저 형성한 후, 비트라인 콘택 패턴 및 비트 라인을 형성함으로써, 비트 라인 콘택 패턴의 바닥면이 라운딩되거나 경사면을 갖는 것을 방지할 수 있다. 따라서, 반도체 메모리 장치의 신뢰성이 보다 향상될 수 있다.
또한, 비트 라인의 미스얼라인 발생하더라도, 비트 라인 양측에서 식각 깊이의 차이가 커지는 것을 줄일 수 있으므로, 비트라인 콘택 패턴과 매몰 콘택 패턴 간의 이격거리를 확보할 수 있다. 이에 따라, 반도체 메모리 장치의 신뢰성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 2a는 도 1의 A-A' 선 및 B-B' 선을 따라 자른 단면을 나타낸다.
도 2b는 도 1의 C-C' 선 및 D-D' 선을 따라 자른 단면을 나타낸다.
도 3a 내지 도 3e는 도 2a의 P 부분을 확대한 도면들이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 평면도들이다.
도 5a 내지 도 14a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 5b 내지 도 14b는 도 5a 내지 도 14a의 A-A' 선 및 B-B' 선을 따라 자른 단면들을 각각 나타낸다.
도 5c 내지 도 14c는 도 5a 내지 도 14a의 C-C' 선 및 D-D' 선을 따라 자른 단면을 각각 나타낸다.
도 6d 내지 도 11d는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 2a는 도 1의 A-A' 선 및 B-B' 선을 따라 자른 단면을 나타낸다. 도 2b는 도 1의 C-C' 선 및 D-D' 선을 따라 자른 단면을 나타낸다. 도 3a 내지 도 3e는 도 2a의 P 부분을 확대한 도면들이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타내는 평면도들이다.
도 1, 도 2a, 및 도 2b를 참조하면, 반도체 기판(100) 내에 활성부들(ACT)을 정의하는 소자 분리막(101)이 배치될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 소자 분리막(101)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 중에서 적어도 하나를 포함할 수 있다. 소자 분리막(101)의 상면은 반도체 기판(100)의 상면과 공면을 이룰 수 있다.
일 예에 따르면, 활성부들(ACT)은 평면적 관점에서 장방형(또는 바 형태)를 가지며, 제1 방향(D1) 및 제1 방향(D1)을 가로지르는 (예로 제1 방향(D1)과 수직한) 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 활성부들(ACT)은 평면적 관점에서 지그재그 형태로 배열될 수 있으며, 제1 방향(D1) 및 제2 방향(D2)에 대해 사선 방향으로 장축을 가질 수 있다.
워드 라인 구조체들(WLS)이 반도체 기판(100) 내에서 활성부들(ACT)을 가로질러 제1 방향(D1)으로 연장될 수 있다. 워드 라인 구조체들(WLS) 각각은 워드 라인(WL), 반도체 기판(100)과 워드 라인(WL) 사이의 게이트 절연 패턴(103), 및 워드 라인(WL) 상의 게이트 캡핑 패턴(105)을 포함할 수 있다.
워드 라인들(WL)은 반도체 기판(100) 내에 배치될 수 있으며, 평면적 관점에서, 제1 방향(D1)으로 연장되어 활성부들(ACT) 및 소자 분리막(101)을 가로지를 수 있다. 하나의 활성부(ACT)는 한 쌍의 워드 라인들(WL)과 교차할 수 있다. 워드 라인들(WL)의 상면들은 반도체 기판(100)의 상면보다 아래에 위치할 수 있다. 워드 라인들(WL)의 하면은 그 아래의 물질에 따라 높이가 다를 수 있다. 일 예로, 워드 라인들(WL)의 하면 중, 활성부들(ACT) 상에 제공되는 부분의 높이는 소자 분리막(101) 상에 제공되는 부분의 높이보다 높을 수 있다. 게이트 캡핑 패턴(105)의 상면은 반도체 기판(100)의 상면 및 소자 분리막(101)의 상면과 실질적으로 공면을 이룰 수 있다.
워드 라인들(WL)은 도전 물질을 포함할 수 있다. 게이트 절연 패턴(103)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다 게이트 캡핑 패턴(105)은 예를 들면 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
워드 라인들(WL) 양측의 활성부들(ACT) 각각에 제1 및 제2 불순물 영역들(1a, 1b)이 형성될 수 있다. 제1 및 제2 불순물 영역들(1a, 1b)의 하면은 활성부들(ACT)의 상면으로부터 소정 깊이에 위치할 수 있다. 제1 불순물 영역(1a)은 워드 라인들(WL) 사이에서 활성부들(ACT) 각각의 중앙부 내에 배치되며, 제2 불순물 영역들(1b)은 제1 불순물 영역(1a)과 이격되어 활성부들(ACT)의 각각의 끝단 부분들(end portions)에 배치될 수 있다. 제1 및 제2 불순물 영역들(1a, 1b)은 반도체 기판(100)과 반대의 도전형을 갖는 도펀트들로 도핑될 수 있다.
제1 도전 패드들(113a) 및 제2 도전 패드들(113b)이 반도체 기판(100)의 상면 상에 배치될 수 있다.
제1 도전 패드들(113a)은 각 활성부(ACT)의 제1 불순물 영역(1a)과 연결될 수 있다. 제2 도전 패드들(113b)은 각 활성부(ACT)의 제2 불순물 영역들(1b)과 연결될 수 있다. 제1 및 제2 도전 패드들(113a, 113b)은 불순물이 도핑된 반도체 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
제2 도전 패드들(113b)은 제1 도전 패드들(113a)와 옆으로(또는 수평적으로) 이격될 수 있다.
상세하게, 도 3a를 참조하면, 제1 도전 패드들(113a)는 서로 대향하는 제1 측벽(S1) 및 제2 측벽(S2)을 가질 수 있다. 일 예로, 제1 도전 패드들(113a)의 제1 측벽(S1)으로부터 이에 인접한 제2 도전 패드(113b) 간의 거리(a1)는 제1 도전 패드들(113a)의 제2 측벽(S2)으로부터 이에 인접한 제2 도전 패드(113b) 간의 거리(a2)는 실질적으로 동일할 수 있다.
이와 달리, 도 3c 및 도 4a를 참조하면, 제1 도전 패드들(113a)의 제1 측벽(S1)으로부터 이에 인접한 제2 도전 패드(113b) 간의 거리(a1)는 제1 도전 패드들(113a)의 제2 측벽(S2)으로부터 이에 인접한 제2 도전 패드(113b) 간의 거리(a2)가 다를 수 있다. 예를 들어, 제1 도전 패드들(113a)의 제1 측벽(S1)과 제2 도전 패드 간의 거리(a1)가 제1 도전 패드(113a)의 제2 측벽(S2)과 제2 도전 패드(113b) 간의 거리(a2)보다 클 수 있다.
제1 및 제2 도전 패드들(113a, 113b) 각각은 평탄한 바닥면을 가질 수 있으며, 반도체 기판(100)의 상면과 직접 접촉할 수 있다. 다시 말해, 제1 및 제2 도전 패드들(113a, 113b)의 바닥면들은 반도체 기판(100)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 및 제2 도전 패드들(113a, 113b)의 상면들은, 도 3a에 도시된 바와 같이, 실질적으로 동일한 레벨에 위치할 수 있다. 이와 달리, 도 3b를 참조하면, 제1 도전 패드들(113a)의 상면이 제2 도전 패드들(113b)의 상면들보다 낮은 레벨에 위치할 수 있다. 즉, 제1 도전 패드들(113a)의 두께(T1)가 제2 도전 패드들(113b)의 두께(T2)보다 작을 수 있다.
비트 라인 스페이서들(SS) 및 비트라인 콘택 스페이서들(162)이 제1 도전 패드들(113a) 양측에 배치될 수 있다. 즉, 제1 도전 패드들(113a)와 제2 도전 패드들(113b) 사이에 비트 라인 스페이서들(SS)의 일부 및 비트라인 콘택 스페이서들(162)이 배치될 수 있다.
제1 패드 절연 패턴들(121)이 반도체 기판(100) 상에서 인접하는 두 개의 활성부들(ACT)의 단부들 사이에 배치될 수 있다. 즉, 제1 패드 절연 패턴들(121)이 제1 방향(D1)으로 서로 인접하는 제2 불순물 영역들(1b) 사이에 배치될 수 있다. 제1 패드 절연 패턴들(121)의 바닥면들은 반도체 기판(100)의 상면 또는 소자 분리막(101)의 상면보다 낮은 레벨에 위치할 수 있다. 제1 패드 절연 패턴들(121)은 평면적 관점에서, 지그재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 있다. 제1 패드 절연 패턴들(121) 각각은, 평면적 관점에서, 직사각형 형태 또는 평행사변형 형태를 가질 수 있다.
제2 패드 절연 패턴들(123)이 워드 라인 구조체들(WLS) 상에서 제1 방향(D1)으로 연장될 수 있다. 제2 패드 절연 패턴들(123)의 바닥면들은 제1 및 제2 도전 패드들(113a, 113b)의 바닥면들과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 방향(D1)으로 서로 인접하는 제1 패드 절연 패턴들(121) 사이에, 그리고 제2 방향(D2)으로 서로 인접하는 제2 패드 절연 패턴들(123) 사이에 제1 도전 패드들(113a)가 배치될 수 있다. 제1 및 제2 패드 절연 패턴들(121, 123)은 예를 들어, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
제1 및 제2 패드 절연 패턴들(121, 123) 상에 차례로 제1 버퍼 절연막(131) 및 제1 버퍼 절연막(131) 상의 제2 버퍼 절연막(133)이 제공될 수 있다. 일 예로, 제1 버퍼 절연막(131)은 실리콘 산화막이고, 제2 버퍼 절연막(133)은 실리콘 질화막일 수 있다. 이와는 달리, 제1 버퍼 절연막(131) 및 제2 버퍼 절연막(133) 중 하나만 제공될 수 있다. 제1 및 제2 버퍼 절연막들(131, 133) 각각은 평면적으로 서로 이격된 섬 형상을 가질 수 있다. 일 예로, 제1 및 제2 버퍼 절연막들(131, 133)은 인접하는 두 개의 활성부들(ACT)의 단부들 및 이들 사이의 소자 분리막(101) 일부를 동시에 덮을 수 있다.
실시예들에 따르면, 비트 라인 구조체들(BLS)은 반도체 기판(100) 상에서 워드 라인들(WL)을 가로질러 제2 방향(D2)으로 연장될 수 있다.
비트 라인 구조체들(BLS)은 차례로 적층된 폴리실리콘 패턴(141), 금속 패턴(151), 및 하드 마스크 패턴(153)을 포함할 수 있다. 폴리실리콘 패턴(141)과 제1 및 제2 패드 절연 패턴들(121, 123) 사이에 제1 및 제2 버퍼 절연막들(131, 133)이 개재될 수 있다. 폴리실리콘 패턴들(141)은 제1 도전 패드들(113a) 상에서 생략될 수 있다. 금속 패턴(151)은 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등) 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다. 하드 마스크 패턴(153)은 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다.
도 3a를 참조하면, 비트 라인 구조체들(BLS)은 폴리실리콘 패턴(141)과 금속 패턴(151) 사이에 실리사이드 패턴(149)을 포함할 수 있다. 실리사이드 패턴(149)은 티타늄실리사이드, 코발트실리사이드, 또는 니켈실리사이드 중 적어도 하나를 포함할 수 있다.
비트라인 콘택 패턴(147)이 제1 도전 패드들(113a)와 비트 라인 구조체의 금속 패턴(151) 사이에 배치될 수 있다. 비트라인 콘택 패턴(147)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 비트라인 콘택 패턴(147)의 상면은 비트 라인 구조체들(BLS)의 폴리실리콘 패턴들(141)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
도 4a를 참조하면, 비트라인 콘택 패턴(147)은 제1 및 제2 버퍼 절연막들(131, 133)에 정의되는 오프닝(OP) 내에 배치될 수 있다. 이와 달리, 도 4b를 참조하면, 비트라인 콘택 패턴(147)은 제1 및 제2 버퍼 절연막들(131, 133)에 정의되는 오프닝들(OP) 사이에 배치될 수 있다.
실시예들에서, 비트라인 콘택 패턴(147)은 금속 패턴(151)의 측벽들 및 제1 도전 패드들(113a)의 측벽들에 정렬된 측벽들을 가질 수 있다. 다시 말해, 비트라인 콘택 패턴(147)은 제1 방향(D1)으로, 비트 라인 구조체(BLS)의 폭 및 제1 도전 패드들(113a)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 제2 방향(D2)으로, 비트라인 콘택 패턴(147)의 길이는 제1 도전 패드(113a)의 길이보다 클 수 있다.
비트라인 콘택 스페이서들(162)가 제1 도전 패드들(113a)의 양측벽들 상에 배치될 수 있다. 비트라인 콘택 스페이서들(162)은 절연물질로 형성될 수 있다. 예를 들어, 비트라인 콘택 스페이서(162)는 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있으며, 다층막으로 이루어질 수 있다.
도 3a 및 도 3c를 참조하면, 비트라인 콘택 스페이서들(162)은 실질적으로 평탄한 바닥면을 가질 수 있다. 비트라인 콘택 스페이서들(162)의 바닥면들은 제1 도전 패드들(113a) 양측에서 실질적으로 동일한 레벨에 위치할 수 있다.
도 3c를 참조하면, 제1 도전 패드(113a)의 제1 측벽(S1) 상의 비트라인 콘택 스페이서(162)의 폭은 제1 도전 패드(113a)의 제2 측벽(S2) 상의 비트라인 콘택 스페이서(162)의 폭과 다를 수 있다.
이와 달리 도 3d 및 도 3e에 도시된 실시예에 따르면, 비트라인 콘택 스페이서들(162)의 바닥면들은 제1 도전 패드들(113a)의 바닥면보다 낮은 레벨에 위치할 수 있다. 도 3d를 참조하면, 제1 도전 패드들(113a)의 제1 측벽 일측에서 비트라인 콘택 스페이서(162)의 바닥면이 제1 도전 패드들(113a)의 제2 측벽 일측에서 비트라인 콘택 스페이서(162)의 바닥면보다 낮은 레벨에 위치할 수 있다. 또한, 도 3e를 참조하면, 비트라인 콘택 스페이서들(162)은 라운드진 바닥면을 가질 수도 있다. 비트라인 콘택 스페이서들(162) 중 일부는 활성부(즉, 제1 불순물 영역(1a) 상에서와 소자 분리막(101) 상에서 서로 다른 두께를 가질 수도 있다.
실시예들에 따르면, 비트 라인 스페이서들(SS)이 비트 라인 구조체들(BLS)의 양측벽들 상에 배치될 수 있다. 비트 라인 스페이서들(SS)은 비트 라인 구조체들(BLS)의 일 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 비트 라인 스페이서들(SS)은 비트 라인 구조체들(BLS)의 측벽들과 매몰 콘택 패턴(BC) 사이 그리고 비트 라인 구조체들(BLS)의 측벽들과 펜스 패턴(175) 사이에 배치될 수 있다.
비트 라인 스페이서들(SS)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있으며, 다층막으로 이루어질 수 있다. 일 예로, 비트 라인 스페이서들(SS)는 비트 라인 구조체들(BLS)의 측벽들 상에 차례로 형성된 제1 및 제2 스페이서들(161, 163)을 포함할 수 있다. 제1 및 제2 스페이서들(161, 163)은 서로 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제1 스페이서(161)는 실리콘 산화물을 포함할 수 있고, 제2 스페이서(163)는 실리콘 질화물을 포함할 수 있다. 여기서, 제1 스페이서(161)는 비트 라인 콘택 패턴(147)의 양측벽 및 제1 콘택 패드(113a)의 양측벽을 덮을 수도 있다. 나아가, 비트 라인 스페이서들(SS)은 절연막들 사이의 에어 갭을 포함할 수도 있다.
매몰 콘택 패턴들(BC)이 제2 도전 패드들(113b) 상에 각각 배치될 수 있다. 매몰 콘택 패턴들(BC)이 서로 인접하는 비트 라인 구조체들(BLS) 사이에 배치될 수 있다. 매몰 콘택 패턴들(BC)은 불순물이 도핑된 폴리실리콘 또는 금속 물질을 포함할 수 있다. 매몰 콘택 패턴들(BC)은 제2 불순물 영역들(1b)과 각각 직접 접촉할 수 있다. 매몰 콘택 패턴들(BC)은 평면적 관점에서, 워드 라인들(WL) 사이 그리고 비트 라인 구조체들(BLS) 사이에 각각 배치될 수 있다.
매몰 콘택 패턴들(BC)은, 평면적 관점에서, 2차원적으로 서로 이격되어 배치될 수 있다. 일 예로, 제1 방향(D1)을 따라 배열된 매몰 콘택 패턴들(BC)은 비트 라인 구조체들(BLS)을 사이에 두고 이격될 수 있다. 제2 방향(D2)을 따라 배열된 매몰 콘택 패턴들(BC)은 펜스 패턴들(175)을 사이에 두고 이격될 수 있다. 매몰 콘택 패턴들(BC)은 제1 방향(D1)으로 인접하는 비트 라인 구조체들(BLS)과 제2 방향(D2)으로 인접하는 펜스 패턴들(175)에 의해 정의되는 공간을 채울 수 있다. 매몰 콘택 패턴들(BC)의 상면들은 펜스 패턴들(175)의 상면들 및 비트 라인 구조체들(BLS)의 상면들보다 낮은 레벨에 위치할 수 있다. 매몰 콘택 패턴들(BC)의 상면은 비트 라인 구조체(BLS)의 금속 패턴(125)의 상면보다 아래에 위치할 수 있다.
매몰 콘택 패턴들(BC)의 바닥면들은 제2 도전 패드들(113b)의 상면들과 직접 접촉할 수 있다. 또한, 매몰 콘택 패턴들(BC)은 비트라인 콘택 스페이서(162)에 의해 제1 도전 패드들(113a) 및 비트라인 콘택 패턴(147)과 절연될 수 있다. 펜스 패턴들(175)이 비트 라인 구조체들(BLS) 사이에서 제2 방향(D2)으로 이격되어 배치될 수 있다. 펜스 패턴들(175)은 제2 방향(D2)으로 서로 인접하는 매몰 콘택 패턴들(BC) 사이에 각각 배치될 수 있다. 펜스 패턴들(175)은, 평면적 관점에서, 워드 라인 구조체들(WLS)과 중첩될 수 있으며, 펜스 패턴들(175)은 제2 패드 절연 패턴들(123) 상에 배치될 수 있다. 펜스 패턴들(175)은 비트 라인 구조체들(BLS)의 상면들과 실질적으로 동일한 레벨에 상면을 가질 수 있다. 펜스 패턴들(175)은 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
랜딩 패드들(LP)이 매몰 콘택 패턴들(BC) 상에 각각 배치될 수 있다. 랜딩 패드들(LP) 은 매몰 콘택 패턴들(BC)과 각각 전기적으로 연결될 수 있다.
각 랜딩 패드(LP)는 비트 라인 구조체들(BLS) 사이와 펜스 패턴들(175) 사이에 채워지는 하부(lower portion)와 하부에서 비트 라인 구조체들(BLS)의 일부분들 상으로 연장된 상부(upper portion)를 포함할 수 있다. 즉, 랜딩 패드(LP)의 상부는 평면적 관점에서 비트 라인 구조체들(BLS)의 일부분과 중첩될 수 있다. 랜딩 패드들(LP)의 상부들 각각은 비트 라인 구조체(BLS)의 하드 마스크 패턴(153)의 상면을 덮을 수 있고, 매몰 콘택 패턴들(BC)보다 넓은 폭을 가질 수 있다. 다시 말해, 랜딩 패드(LP)의 상부 폭은 비트 라인 구조체들(BLS) 간의 거리 또는 비트 라인 구조체들(BLS)의 폭보다 클 수 있다. 이와 같이, 랜딩 패드(LP)의 상부가 비트 라인 구조체들(BLS) 상으로 연장되므로, 랜딩 패드(LP)의 상면의 면적이 증가될 수 있다.
랜딩 패드(LP)의 상면은 비트 라인 구조체들(BLS)의 상면들보다 위에 위치할 수 있으며, 랜딩 패드(LP)의 하면은 비트 라인 구조체들(BLS)은 상면들보다 아래에 위치할 수 있다. 일 예로, 랜딩 패드(LP)의 하면은 비트 라인 구조체(BLS)의 금속 패턴(151)의 상면보다 아래에 위치할 수 있다.
랜딩 패드(LP)의 상부는 평면적 관점에서, 장축과 단축을 갖는 타원 형태를 가질 수 있으며, 랜딩 패드(LP)의 상부는 제1 방향(D1) 및 제2 방향(D2)에 대해 사선 방향에서 장축을 가질 수 있다. 실시예들에 따르면, 랜딩 패드(LP)의 상부는 둥근 마름모꼴, 둥근 사다리꼴, 또는 둥근 사각형을 가질 수 있다.
랜딩 패드들(LP) 각각은 배리어 금속 패턴(181), 및 금속 패턴(183)을 포함할 수 있다. 배리어 금속 패턴(181)은 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨, 질화 텅스텐 등)을 포함할 수 있다. 금속 패턴(183)은 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다.
배리어 금속 패턴(153)과 매몰 콘택 패턴(BC) 사이에 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드와 같은 금속 실리사이드막(미도시)이 개재될 수 있다.
리세스 절연 패턴들(190)이 랜딩 패드들(LP)의 상부들 사이를 채울 수 있다. 리세스 절연 패턴들(190) 각각은 라운드진 하면을 가질 수 있으며, 리세스 절연 패턴(190)의 하면은 비트 라인 스페이서들(SS) 일부분들과 접촉할 수 있다. 리세스 절연 패턴(190)의 상면은 랜딩 패드들(LP)의 상면들과 공면을 이룰 수 있다.
리세스 절연 패턴(190)은 랜딩 패드들(LP) 및 비트 라인 구조체들(BLS)의 하드 마스크 패턴들(153)과 직접 접촉할 수 있다. 리세스 절연 패턴(190)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 리세스 절연 패턴(190)은 단일막 또는 다층막으로 이루어질 수 있다.
데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP) 및 매몰 콘택 패턴들(BC)을 통해 제2 불순물 영역들(1b)과 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴들(DSP)의 각각은 랜딩 패드들(LP)의 각각과 어긋나게 배치될 수 있으며, 랜딩 패드들(LP) 각각의 일부분과 접촉할 수 있다. 일 예에서, 데이터 저장 패턴들(DSP)은, 평면적 관점에서, 벌집(honeycomb) 형태 또는 지그재그(zigzag) 형상으로 배치될 수 있다.
일 예에 따르면, 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들 이들 사이에 개재되는 유전막을 포함할 수 있다. 이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도 5a 내지 도 14a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 5b 내지 도 14b는 도 5a 내지 도 14a의 A-A' 선 및 B-B' 선을 따라 자른 단면들을 각각 나타낸다. 도 5c 내지 도 14c는 도 5a 내지 도 14a의 C-C' 선 및 D-D' 선을 따라 자른 단면을 각각 나타낸다. 도 6d 내지 도 11d는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 5a, 도 5b, 및 도 5c를 참조하면, 반도체 기판(100)에 활성부들(ACT)을 정의하는 소자 분리막(101)이 형성될 수 있다.
소자 분리막(101)을 형성하는 것은 반도체 기판(100)상에 식각 마스크(미도시)를 형성하는 것, 상기 식각 마스크을 이용하여 반도체 기판(100)을 식각하여 트렌치를 형성하는 것 및 트렌치를 채우는 절연막을 형성하는 것, 상기 절연막을 평탄화하여 반도체 기판(100)의 상면을 노출시키는 것을 포함할 수 있다. 소자 분리막(101)은 절연 물질을 포함할 수 있다. 소자 분리막(101)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 중에서 적어도 하나를 포함할 수 있다. 반도체 기판(100)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다.
일 예에 따르면, 활성부들(ACT)은 장방형(또는 바(bar) 형태)를 가지며, 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 활성부들(ACT)은 평면적 관점에서 지그재그 형태로 배열될 수 있으며, 제1 방향(D1) 및 제2 방향(D2)에 대해 사선 방향을 따라 장축을 가질 수 있다.
반도체 기판(100) 상에 제1 방향(D1)으로 연장되는 복수 개의 워드 라인 구조체들(WLS)이 형성될 수 있다.
상세하게, 활성부들(ACT) 및 소자 분리막(101)을 패터닝하여 제1 방향(D1)으로 연장되는 게이트 리세스 영역들(102)이 형성될 수 있으며, 게이트 리세스 영역들(102) 내에 게이트 절연막(103)을 개재하여 워드 라인들(WL)이 형성될 수 있다. 게이트 리세스 영역들(102)의 하면들은 소자 분리막(101)의 하면보다 위에 위치할 수 있다. 워드 라인들(WL)의 상면들은 소자 분리막(101)의 상면보다 아래에 위치할 수 있다.
게이트 절연막(103)은 예를 들어, 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 여기서, 고유전막은 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 캡핑 패턴들(105)이 워드 라인들(WL)이 형성된 게이트 리세스 영역들(102) 내에 형성될 수 있다. 게이트 캡핑 패턴들(105)의 상면들은 반도체 기판(100)의 상면 및 소자 분리막(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 게이트 캡핑 패턴들(105)은 소자 분리막과 다른 절연 물질로 이루어질 수 있다. 게이트 캡핑 패턴들(105) 예를 들어, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
워드 라인 구조체들(WLS)을 형성한 후, 워드 라인 구조체들(WLS) 양측의 활성부들(ACT) 내에 제1 및 제2 불순물 영역들(1a, 1b)이 형성될 수 있다. 제1 및 제2 불순물 영역들(1a, 1b)은 이온주입 공정을 수행하여 형성될 수 있으며, 활성부(ACT)와 반대의 도전형을 가질 수 있다. 제1 불순물 영역(1a)은 각 활성부(ACT)의 중심 부분에 제공될 수 있으며, 제2 불순물 영역들(1b)은 각 활성부(ACT)의 단부들에 제공될 수 있다.
도 6a, 도 6b, 및 도 6c를 참조하면, 반도체 기판(100)의 전면 상에 패드 도전막(110)이 형성될 수 있다. 패드 도전막(110)은 반도체 기판(100)의 상면, 소자 분리막(101)의 상면, 워드 라인 구조체들(WLS)의 상면들 상에 직접 증착될 수 있다. 패드 도전막(110)은 불순물이 도핑된 반도체막(예를 들어, 도핑된 폴리 실리콘막)으로 형성될 수 있다.
이어서, 패드 도전막(110)을 관통하는 제1 패드 절연 패턴들(121)이 형성될 수 있다. 제1 패드 절연 패턴들(121)을 형성하는 것은, 패드 도전막(110) 상에 마스크 패턴(미도시)을 형성하는 것, 상기 마스크 패턴을 식각 마스크로 이용하여 패드 도전막(110)을 이방성 식각하여 소자 분리막(101)의 상면을 노출시키는 홀들을 형성하는 것, 상기 홀들을 채우는 절연막을 형성하는 것, 및 절연막을 평탄화하여 패드 도전막(110)의 상면을 노출시키는 것을 포함할 수 있다. 여기서, 패드 도전막(110)에 대한 이방성 식각 공정시 홀들에 노출되는 소자 분리막의 상면 일부가 리세스될 수도 있다. 이에 따라, 제1 패드 절연 패턴들(121)의 바닥면들이 반도체 기판(100)의 상면 및 소자 분리막(101)의 상면보다 낮은 레벨에 위치할 수 있다. 제1 패드 절연 패턴들(121)의 상면들은 평탄화 공정에 의해 패드 도전막(110)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 패드 절연 패턴들(121)은 예를 들어, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
제1 패드 절연 패턴들(121)은, 평면적 관점에서, 지그재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 있다. 제1 패드 절연 패턴들(121)은 제1 방향(D1)으로 인접하는 제2 불순물 영역들(1b) 사이에 배치될 수 있다. 또한, 제1 패드 절연 패턴들(121)은 서로 인접하는 워드 라인 구조체들(WLS) 사이에 배치될 수 있다.
한편, 도 6d를 참조하면, 제1 패드 절연 패턴들(121)은 제1 방향(D1) 및 제2 방향(D2)에 대해 사선인 방향으로 연장되는 라인 형태를 가질 수 있다. 제1 패드 절연 패턴들(121) 각각은 서로 인접하는 제2 불순물 영역들(1b) 사이를 지나가도록 배치될 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 제1 패드 절연 패턴들(121)을 형성한 후, 패드 도전막(110)을 패터닝하여 복수의 패드 도전 패턴들(111)이 형성될 수 있다. 패드 도전 패턴들(111)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되도록 형성될 수 있다.
패드 도전 패턴들(111)을 형성하는 것은, 패드 도전막(110) 상에 제1 방향(D1)으로 연장되는 마스크 패턴들(미도시)을 형성하는 것, 마스크 패턴들을 식각 마스크로 이용하여 게이트 캡핑 패턴들(105)의 상면들을 노출되도록 패드 도전막(110)을 이방성 식각하여 라인 개구부들을 형성하는 것을 포함할 수 있다. 패드 도전막(110)에 대한 이방성 식각 공정시 라인 개구부들에 노출되는 게이트 캡핑 패턴들(105)의 상면들 일부가 리세스될 수도 있다.
패드 도전 패턴들(111)을 형성한 후, 패드 도전 패턴들(111) 사이에 절연 물질을 증착하고, 패드 도전 패턴들(111)의 상면들이 노출되도록 평탄화 공정을 수행함으로써 제2 패드 절연 패턴들(123)이 형성될 수 있다. 제2 패드 절연 패턴들(123)은 예를 들어, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
제2 패드 절연 패턴들(123)의 상면들은 패드 도전 패턴들(111)의 상면들 및 제1 패드 절연 패턴들(121)의 상면들과 실질적으로 공면을 이룰 수 있다. 제2 패드 절연 패턴들(123)은 제1 방향(D1)을 따라 연장되는 라인 형태를 가질 수 있다. 제2 패드 절연 패턴들(123)은 워드 라인 구조체들(WLS)의 게이트 캡핑 패턴들(105) 상에 각각 배치될 수 있다.
패드 도전 패턴들(111) 각각은 제1 방향(D1)으로 제1 패드 절연 패턴들(121) 사이에 배치될 수 있으며, 제2 방향(D2)으로 제2 패드 절연 패턴들(123) 사이에 배치될 수 있다. 패드 도전 패턴들(111) 각각은, 평면적 관점에서, 직사각형 형태를 가질 수 있다. 이와 달리, 도 7d를 참조하면, 패드 도전 패턴들(111) 각각은, 평면적 관점에서, 마름모 형태 또는 평행사변형 형태를 가질 수 있다.
도 8a, 도 8b, 도 8c, 및 도 8d를 참조하면, 반도체 기판(100) 전면 상에 제1 및 제2 버퍼 절연막들(131, 133), 및 제1 도전막(135)이 차례로 형성될 수 있다.
제1 버퍼 절연막(131)은 패드 도전 패턴들의 상면들, 제1 및 제2 패드 절연 패턴들(121, 123)의 상면들을 덮을 수 있다. 제2 버퍼 절연막(133)은 제1 버퍼 절연막(131) 보다 두꺼울 수 있다. 제1 및 제2 버퍼 절연막들(131, 133)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 일 예로, 제1 버퍼 절연막(131)은 실리콘 산화막이고, 제2 버퍼 절연막(133)은 실리콘 질화막일 수 있다. 다른 예로, 제1 버퍼 절연막(131) 및 제2 버퍼 절연막(133) 중 하나는 생략될 수도 있다.
제1 도전막(135)은 불순물이 도핑된 반도체막(예를 들어, 도핑된 폴리 실리콘막)으로 형성될 수 있다. 다른 예에서, 제1 도전막(135)은 생략될 수도 있다.
제1 도전막(135) 상에 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 제1 불순물 영역들(1a)에 대응하는 개구부들을 가질 수 있다. 개구부들 각각은 활성부(ACT)의 폭보다 큰 폭을 가질 수 있다.
이어서, 제1 마스크 패턴(MP1)을 이용하여 제1 도전막(135), 제1 및 제2 버퍼 절연막들(131, 133)을 이방성 식각하여 패드 도전 패턴들(111)을 노출시키는 오프닝들(OP)이 형성될 수 있다. 오프닝들(OP)은 제1 도전막(135) 및 제1 및 제2 버퍼 절연막들(131, 133)을 차례로 식각하여 형성되므로, 오프닝들(OP)에 의해 패드 도전 패턴들(111)의 평탄한 상면이 노출될 수 있다. 일 예에서, 오프닝들(OP)은 원형 또는 타원 형태를 가질 수 있다. 또한, 오프닝들(OP)은, 평면적 관점에서, 지그재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 있다.
오프닝들(OP)은 제1 불순물 영역들(1a)에 각각 대응할 수 있다. 오프닝들(OP)을 형성시 패드 도전 패턴들(111)의 상면 일부가 리세스될 수도 있다. 한편, 다른 예로, 오프닝들(OP)은 도 4b에 도시된 것처럼, 서로 인접하는 한 쌍의 제2 불순물 영역들(1b)에 대응하여 형성될 수도 있다.
오프닝들(OP)을 형성한 후, 제1 마스크 패턴(MP1)은 제거될 수 있다.
도 9a, 도 9b, 도 9c, 및 도 9d를 참조하면, 오프닝들(OP)을 채우는 제2 도전막(145)이 형성될 수 있다. 제2 도전막(145)은 오프닝들(OP)을 채우도록 도전 물질을 증착한 후, 제1 도전막(135)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 제2 도전막(145)은 불순물이 도핑된 반도체막(예를 들어, 도핑된 폴리 실리콘막)으로 형성될 수 있다.
제1 및 제2 도전막들(135, 145) 상에 제3 도전막(150) 및 하드 마스크막(152)이 차례로 형성될 수 있다.
하드 마스크막(152) 상에 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 제2 마스크 패턴(MP2)은 워드 라인 구조체들(WLS) 및 패드 도전 패턴들(111)을 가로지를 수 있다.
도 10a, 도 10b, 도 10c, 및 도 10d를 참조하면, 제2 마스크 패턴(MP2)을 이용하여 패드 도전 패턴들(111), 제1 및 제2 도전막들(135, 145), 제3 도전막(150), 및 하드 마스크막(152)을 차례로 식각될 수 있다. 이에 따라 비트 라인 구조체들(BLS) 및 비트 라인 콘택 패턴들(147)이 형성될 수 있으며, 패드 도전 패턴들(111)이 분리되어 제1 및 제2 도전 패드들(113a, 113b)이 형성될 수 있다. 이와 같이 비트 라인 구조체들(BLS)을 형성함에 따라, 비트 라인 구조체들(BLS)은 차례로 적층된 폴리실리콘 패턴(141), 금속 패턴(151), 및 하드 마스크 패턴(153)을 포함할 수 있다. 여기서, 비트 라인 콘택 패턴(147)의 측벽들은 오프닝들(OP)의 측벽들과 이격될 수 있으며, 제1 도전 패드들(113a)의 측벽들은 비트 라인 콘택 패턴(147)의 측벽들에 자기 정렬될 수 있다.
비트 라인 구조체들(BLS) 형성을 위한 식각 공정시 반도체 기판(100)의 상면 및 소자 분리막(101)의 상면이 노출될 수 있다. 일부 실시예들에서, 비트 라인 구조체들(BLS) 형성을 위한 식각 공정시 제1 도전 패드들(113a)와 제2 도전 패드들(113b) 간의 거리가 비대칭일 수 있으며, 이러한 경우에도 반도체 기판(100)의 평탄한 상면 또는 소자 분리막(101)의 평탄한 상면이 노출될 수 있다.
비트 라인 구조체들(BLS) 형성을 위한 식각 공정시 비트 라인 구조체들(BLS) 양측에서 식각 깊이는 실질적으로 동일할 수 있다. 이와 달리, 비트 라인 구조체들(BLS)이 도 4a에 도시된 바와 같이 오정렬되는 경우, 비트 라인 구조체들(BLS) 양측에서 식각 깊이가 서로 다를 수 있다. 이러한 경우에도, 비트 라인 구조체들(BLS) 양측에 동일한 물질(패드 도전 패턴들(111)) 폴리실리콘)이 존재하므로, 비트 라인 구조체들(BLS) 양측에서 식각 깊이의 차이는 감소될 수 있다. 따라서, 후속 공정에서 형성되는 매몰 콘택 패턴(BC)과 제1 도전 패드(113a) 간의 이격 거리를 확보할 수 있다. 또한, 제1 및 제2 도전 패드들(113a, 113b)을 형성시 반도체 기판(100)과 소자 분리막(101)의 식각 선택성에 의해 반도체 기판(100)의 상면과 소자 분리막(101)의 상면이 서로 다른 레벨에 위치할 수도 있다.
도 11a, 도 11b, 도 11c, 및 도 11d를 참조하면, 비트 라인 구조체들(BLS)의 측벽들 상에 비트라인 스페이서들(SS)이 형성될 수 있다.
비트라인 스페이서들(SS)은 비트 라인 구조체들(BLS)의 양측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 일 예에 따르면, 비트라인 스페이서들(SS)의 일 부분들은 오프닝들(OP)을 채울 수 있다.
일 예로, 비트라인 스페이서들(SS)은 제1 및 제2 스페이서들(161, 163)을 포함할 수 있다. 제2 스페이서(163)는 제1 스페이서(161)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 일 예로, 제1 스페이서(161)는 실리콘 산화막일 수 있고, 제2 스페이서(163)는 실리콘 질화막일 수 있다. 다른 예로, 비트 라인 스페이서들(SS)은 제2 스페이서(163) 상의 제3 스페이서를 더 포함할 수도 있다.
보다 상세하게, 비트라인 스페이서들(SS)을 형성하는 것은, 비트 라인 구조체들(BLS)을 컨포말하게 덮는 제1 및 제2 스페이서막들을 차례로 증착하는 것, 제1 및 제2 스페이서막들을 차례로 이방성 식각하여 제1 및 제2 스페이서들(161, 163)을 형성하는 것을 포함할 수 있다. 여기서, 제2 스페이서막을 이방성 식각할 때, 제2 버퍼 절연막(133)이 식각 정지막으로 이용될 수 있다.
제2 스페이서(163)를 형성하기 전에, 제1 스페이서막이 형성된 오프닝들을 채우는 비트 라인 콘택 스페이서들(162)이 형성될 수 있다. 비트 라인 콘택 스페이서들(162)은 제2 스페이서(163)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다.
비트라인 스페이서들(SS)을 형성한 후, 비트 라인 구조체들(BLS) 사이에 제2 방향(D2)을 따라 연장되는 라인 형태의 갭 영역(GR)이 형성될 수 있다. 갭 영역(GR)은 제2 버퍼 절연막(133)의 상면을 노출시킬 수 있다.
도 12a, 도 12b, 및 도 12c를 참조하면, 비트라인 스페이서들(SS) 및 비트 라인 구조체들(BLS)을 식각 마스크로 이용하여 제1 및 제2 버퍼 절연막들(131, 133)에 대한 이방성 식각 공정이 수행될 수 있다.
제1 및 제2 버퍼 절연막들(131, 133)을 이방성 식각함으로써 비트 라인 구조체들(BLS) 사이에 제2 방향(D2)을 따라 연장되는 라인 형태의 갭 영역(GR)이 형성될 수 있다. 라인 형태의 갭 영역(GR)에 제2 도전 패드들(113b)의 상면들이 노출될 수 있다.
라인 형태의 갭 영역들(GR) 내에 콘택 도전막이 형성될 수 있다. 콘택 도전막은 제2 도전 패드들(113b)의 상면들과 직접 접촉할 수 있다. 콘택 도전막은 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
일 예에서, 콘택 도전막은 불순물이 도핑된 폴리실리콘막을 증착하는 것 및 비트 라인 구조체들(BLS)의 상면들이 노출되도록 평탄화 공정을 수행하는 것을 포함할 수 있다. 콘택 도전막은 라인 형태의 갭 영역에 채워질 수 있다.
비트 라인 구조체들(BLS) 및 콘택 도전막 상에 제1 방향(D1)으로 연장되는 제3 마스크 패턴들(173)이 형성될 수 있다. 제3 마스크 패턴들(173)은 워드 라인 구조체들(WLS) 사이에 배치될 수 있다.
제3 마스크 패턴들(173)을 식각 마스크로 이용하여 콘택 도전막을 이방성 식각함으로써, 게이트 캡핑 패턴들(105)을 노출시키는 콘택 패턴들(171)이 형성될 수 있다. 콘택 패턴들(171)은 비트 라인 구조체들(BLS) 사이에서 제2 방향(D2)으로 서로 이격될 수 있다. 콘택 도전막에 대한 이방성 식각 공정시 비트 라인 구조체들(BLS)의 일부들 및 비트 라인 스페이서들(SS)의 일부들이 식각될 수도 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 제2 방향(D2)으로 인접하는 콘택 패턴들(171) 사이에 펜스 패턴들(175)이 형성될 수 있다. 펜스 패턴들(175)은 평면적 관점에서 워드 라인들(WL)과 중첩될 수 있다. 펜스 패턴들(175)은 콘택 패턴들(171)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물로 형성될 수 있다.
펜스 패턴들(175)을 형성한 후, 콘택 패턴들(171)의 상면들을 리세스하여 콘택 영역들의 하부들을 채우는 매몰 콘택 패턴들(BC)이 형성될 수 있다. 일 예에 따르면, 매몰 콘택 패턴들(BC)의 상면들은 비트 라인 구조체들(BLS)의 하드 마스크 패턴들(153)의 상면 아래에 위치할 수 있다. 이와 같이 형성된 매몰 콘택 패턴들(BC)은 제2 도전 패드들(113b)의 상면들과 각각 접촉될 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 매몰 콘택 패턴들(BC)과 각각 연결되는 랜딩 패드들(LP)이 형성될 수 있다.
랜딩 패드들(LP)을 형성하는 것은, 반도체 기판(100) 전면에 배리어 금속막(181)을 컨포말하게 증착하는것, 배리어 금속막(153) 상에 콘택 영역을 채우는 금속막(183)을 형성하는 것, 금속막(159) 상에 마스크 패턴들(미도시)을 형성하는 것, 및 마스크 패턴들을 식각 마스크로 이용하여 금속막(159) 및 배리어 금속막(181)을 차례로 식각하여 패드 리세스 영역을 형성하는 것을 포함할 수 있다. 랜딩 패드들(LP)을 형성시 매몰 콘택 패턴들(BC)의 상면과 랜딩 패드들(LP) 사이에 콘택 실리사이드 패턴들이 각각 형성될 수도 있다.
패드 리세스 영역을 형성시 랜딩 패드들(LP)이 서로 분리될 수 있도록 패드 리세스 영역들은 비트 라인 구조체들(BLS)의 상면 아래에 위치하는 하면을 가질 수 있다. 나아가, 패드 리세스 영역을 형성하는 동안, 하드 마스크 패턴(153)의 일부, 비트 라인 스페이서(SS)의 일부가 식각될 수 있다.
랜딩 패드들(LP) 각각은 비트 라인 구조체들(BLS) 사이를 채우는 하부 부분과 비트 라인 구조체들(BLS)의 상단으로 연장되는 상부 부분을 포함할 수 있다. 랜딩 패드들(LP)의 상부 부분들은, 평면적 관점에서, 타원 형태를 가질 수 있으며, 타원 형태의 랜딩 패드들(LP)은 제1 및 제2 방향들(D1, D2)에 대해 사선 방향을 따라 장축을 갖도록 형성될 수 있다.
이후, 패드 리세스 영역들 내에 절연 물질로 이루어진 리세스 절연 패턴들(190)이 채워질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 기판 내에 활성부를 정의하는 소자 분리막;
    상기 반도체 기판 상에서 상기 활성부를 가로지르는 비트라인 구조체;
    상기 비트 라인 구조체와 상기 활성부 사이의 제1 도전 패드;
    상기 제1 도전 패드와 상기 비트 라인 구조체 사이의 비트 라인 콘택 패턴;
    상기 제1 도전 패드의 제1 측벽을 덮는 제1 비트 라인 스페이서; 및
    상기 제1 도전 패드의 제2 측벽을 덮는 제2 비트 라인 스페이서를 포함하되,
    상기 제1 도전 패드는 상기 활성부의 상면과 접촉하는 평탄한 바닥면을 갖고,
    상기 제1 비트 라인 스페이서의 폭은 상기 제2 비트 라인 스페이서의 폭과 다른 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 도전 패드의 바닥면은 상기 소자 분리막의 상면 및 상기 반도체 기판의 상면과 동일한 레벨에 위치하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 활성부를 가로질러 제1 방향으로 연장되며, 상기 반도체 기판 내에 매립된 워드 라인 구조체들을 더 포함하되,
    상기 워드 라인 구조체들 각각은 워드 라인, 상기 워드 라인 상의 게이트 캡핑 패턴, 및 상기 반도체 기판과 상기 워드 라인 사이의 게이트 절연 패턴을 포함하고,
    상기 제1 도전 패드의 상기 바닥면은 상기 게이트 캡핑 패턴의 상면과 동일한 레벨에 위치하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 비트 라인 스페이서들의 상기 바닥면들은 실질적으로 동일한 레벨에 위치하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 도전 패드의 상기 바닥면은 상기 소자 분리막의 상면 일부와 접촉하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 비트 라인 스페이서들은 상기 제1 도전 패드의 상기 바닥면보다 낮은 레벨에서 바닥면을 갖는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 비트 라인 스페이서들의 상기 바닥면들은 서로 다른 레벨에 위치하는 반도체 메모리 장치.
  8. 반도체 기판 내에 활성부들을 정의하는 소자 분리막;
    상기 반도체 기판 상에서 상기 활성부들 사이에 배치되는 제1 패드 절연 패턴들;
    상기 반도체 기판 상에 배치되며, 제1 방향으로 서로 인접하는 상기 제1 패드 절연 패턴들 사이에 배치되는 제1 도전 패드;
    상기 반도체 기판 상에 배치되고, 상기 제1 도전 패드와 상기 제1 패드 절연 패턴들 사이에 배치되는 제2 도전 패드들;
    상기 제1 도전 패드 상에서 상기 활성부들을 가로질러 제2 방향으로 연장되는 비트 라인 구조체;
    상기 비트 라인 구조체와 상기 제1 도전 패드 사이의 비트 라인 콘택 패턴; 및
    상기 제2 도전 패드들 상의 매몰 콘택 패턴들을 포함하되,
    상기 제1 및 제2 도전 패드들은 동일한 레벨에 위치하는 평탄한 바닥면들을 갖고,
    상기 제1 도전 패드는 상기 비트 라인 콘택 패턴의 측벽에 정렬된 측벽을 갖는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 도전 패드의 제1 측벽은 상기 제2 도전 패드들 중 하나로부터 제1 거리로 이격되고,
    상기 제2 도전 패드의 제2 측벽은 상기 제2 도전 패드들 중 다른 하나로부터 제2 거리로 이격되되,
    상기 제2 거리는 상기 제1 거리와 다른 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 활성부를 가로질러 상기 제1 방향으로 연장되며, 상기 반도체 기판 내에 매립된 워드 라인 구조체를 더 포함하되,
    상기 워드 라인 구조체는 워드 라인, 상기 워드 라인 상의 게이트 캡핑 패턴, 및 상기 반도체 기판과 상기 워드 라인 사이의 게이트 절연 패턴을 포함하고,
    상기 제1 및 제2 도전 패드들의 상기 바닥면들은 상기 게이트 캡핑 패턴의 상면과 동일한 레벨에 위치하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제2 도전 패드들은 상기 워드 라인 구조체 일측에서 상기 활성부들과 상기 매몰 콘택 패턴들 사이에 배치되는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 제2 도전 패드들의 측벽들은 상기 제1 패드 절연 패턴들과 접촉하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 제1 도전 패드의 두께는 상기 제2 도전 패드들의 두께보다 작은 반도체 메모리 장치.
  14. 제 8 항에 있어서,
    상기 비트 라인 구조체의 양측벽들을 덮는 비트 라인 스페이서들을 더 포함하되,
    상기 비트 라인 스페이서들의 일 부분들은 상기 제1 도전 패드와 상기 제2 도전 패드들 사이에 배치되는 반도체 메모리 장치.
  15. 제 8 항에 있어서,
    상기 제1 도전 패드의 측벽을 덮는 비트 라인 콘택 스페이서를 더 포함하되,
    상기 비트 라인 콘택 스페이서의 바닥면은 상기 제1 도전 패드의 바닥면보다 낮은 레벨에 위치하는 반도체 메모리 장치.
  16. 제 8 항에 있어서,
    상기 반도체 기판 상에서 상기 제1 방향으로 연장되는 제2 패드 절연 패턴들을 더 포함하되,
    상기 제1 도전 패드는 상기 제2 방향으로 인접하는 상기 제2 패드 절연 패턴들 사이에 배치되는 반도체 메모리 장치.
  17. 반도체 기판 내에 활성부를 정의하는 소자 분리막;
    상기 활성부를 가로질러 제1 방향으로 연장되며, 상기 반도체 기판 내에 매립된 워드 라인 구조체들로서, 상기 워드 라인 구조체들 각각은 워드 라인, 상기 워드 라인 상의 게이트 캡핑 패턴, 및 상기 반도체 기판과 상기 워드 라인 사이의 게이트 절연 패턴을 포함하는 것;
    상기 반도체 기판 상에서 상기 제1 방향으로 인접하는 상기 활성부들의 단부들 사이에 배치되는 제1 패드 절연 패턴들;
    상기 워드 라인 구조체들 상에서 상기 제1 방향으로 연장되는 제2 패드 절연 패턴들;
    상기 워드 라인 구조체들을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체;
    상기 비트 라인 구조체과 상기 활성부 사이의 제1 도전 패드;
    상기 비트 라인 구조체와 상기 제1 도전 패드 사이의 비트 라인 콘택 패턴;
    상기 반도체 기판 상에 배치되고, 상기 활성부들의 단부들 상에 배치되는 제2 도전 패드들;
    상기 비트 라인 구조체의 양측벽들 상에 배치되는 비트 라인 스페이서들; 및
    상기 제2 도전 패드들 상의 매몰 콘택 패턴들을 포함하되,
    상기 제1 및 제2 도전 패드들 각각은 평탄한 바닥면을 갖고,
    상기 제1 및 제2 도전 패드들의 상기 바닥면들은 상기 게이트 캡핑 패턴의 상면과 실질적으로 동일한 레벨에 위치하고,
    상기 제1 도전 패드는 상기 비트 라인 콘택의 측벽 및 상기 비트 라인 구조체의 측벽에 정렬된 측벽을 갖는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제1 도전 패드의 측벽을 덮는 하를 덮는 비트 라인 콘택 스페이서를 더 포함하되,
    상기 비트 라인 콘택 스페이서의 바닥면은 상기 제1 도전 패드의 바닥면보다 낮은 레벨에 위치하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 제1 패드 절연 패턴의 바닥면은 상기 제2 패드 절연 패턴들의 바닥면들보다 낮은 레벨에 위치하고,
    상기 제2 패드 절연 패턴들은 상기 게이트 캡핑 패턴의 상면 상에 배치되는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    제1 및 제2 패드 절연 패턴들의 상면들 및 상기 제1 및 제2 도전 패드들의 상면들은 실질적으로 동일한 레벨에 위치하는 반도체 메모리 장치.

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