KR20240053273A - 반도체 메모리 장치 - Google Patents

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KR20240053273A
KR20240053273A KR1020220133171A KR20220133171A KR20240053273A KR 20240053273 A KR20240053273 A KR 20240053273A KR 1020220133171 A KR1020220133171 A KR 1020220133171A KR 20220133171 A KR20220133171 A KR 20220133171A KR 20240053273 A KR20240053273 A KR 20240053273A
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back gate
insulating pattern
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gate insulating
gate electrode
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정의철
이상운
이상호
정문영
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삼성전자주식회사
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Abstract

본 발명의 따른 반도체 메모리 장치 비트 라인; 상기 비트 라인 상에서 서로 이격되는 제1 및 제2 워드 라인; 상기 제1 및 제2 워드 라인 사이의 백 게이트 전극; 상기 제1 워드 라인 및 상기 백 게이트 전극 사이에 배치되고, 서로 이격되는 제1 활성 패턴들; 상기 제2 워드 라인 및 상기 백 게이트 전극 사이에 배치되고, 서로 이격되는 제2 활성 패턴들; 상기 제1 활성 패턴들 및 상기 제2 활성 패턴들에 각각 접속되는 콘택 패턴들; 상기 백 게이트 전극 및 상기 비트 라인 사이에 배치되는 백 게이트 하부 절연 패턴; 및 상기 백 게이트 전극 상에 배치되는 백 게이트 상부 절연 패턴을 포함하되, 상기 백 게이트 상부 절연 패턴은 상기 백 게이트 하부 절연 패턴보다 유전율이 낮은 물질을 포함할 수 있다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 하는 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 전기적 특성 및 집적도가 보다 향상된 반도체 메모리 장치에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 반도체 소자의 집적도, 저항, 및 전류 구동 능력 등을 확대하기 위한 반도체 메모리 장치들이 제안되고 있다.
본 발명의 일 기술적 과제는 집적도 및 전기적 특성이 개선된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 메모리 장치 제1 방향으로 연장되는 비트 라인; 상기 비트 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되는 제1 워드 라인 및 제2 워드 라인; 상기 제1 워드 라인 및 상기 제2 워드 라인 사이에서 상기 제2 방향으로 연장되는 백 게이트 전극; 상기 제1 워드 라인 및 상기 백 게이트 전극 사이에 배치되고, 상기 제2 방향으로 서로 이격되는 제1 활성 패턴들; 상기 제2 워드 라인 및 상기 백 게이트 전극 사이에 배치되고, 상기 제2 방향으로 서로 이격되는 제2 활성 패턴들; 상기 제1 활성 패턴들 및 상기 제2 활성 패턴들에 각각 접속되는 콘택 패턴들; 상기 백 게이트 전극 및 상기 비트 라인 사이에 배치되는 백 게이트 하부 절연 패턴; 및 상기 백 게이트 전극 상에 배치되는 백 게이트 상부 절연 패턴을 포함하되, 상기 백 게이트 상부 절연 패턴은 상기 백 게이트 하부 절연 패턴보다 유전율이 낮은 물질을 포함할 수 있다.
본 발명의 다른 실시예들에 따른 반도체 메모리 장치는 기판; 상기 기판 상의 비트 라인; 상기 비트 라인 상에서 상기 기판의 상면에 평행한 제1 방향으로 서로 이격되는 워드 라인들; 상기 워드 라인들 중 인접한 한 쌍의 워드 라인들 사이에 배치되는 백 게이트 전극; 상기 한 쌍의 워드 라인들 각각과 상기 백 게이트 전극 사이에 배치되는 활성 패턴들; 상기 활성 패턴들 상에 각각 배치되는 콘택 패턴들; 상기 비트 라인 및 상기 백 게이트 전극 사이에 개재되는 제1 백 게이트 절연 패턴; 및 상기 백 게이트 전극 상에 적층된 제2 백 게이트 절연 패턴 및 제3 백 게이트 절연 패턴을 포함하되, 상기 제2 백 게이트 절연 패턴은 상기 제1 백 게이트 절연 패턴 및 제3 백 게이트 절연 패턴보다 유전율이 더 낮은 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 기판; 상기 기판 상에서 제1 방향으로 연장되는 비트 라인; 상기 비트 라인 상에서 상기 제1 방향을 따라 서로 이격된 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 배치되며, 상기 비트 라인을 가로질러 제2 방향으로 연장되는 백 게이트 전극; 상기 제1 활성 패턴에 인접하게 배치되고, 상기 제2 방향으로 연장되는 제1 워드 라인; 상기 제2 활성 패턴에 인접하게 배치되고, 상기 제2 방향으로 연장되는 제2 워드 라인; 상기 제1 활성 패턴과 상기 제1 워드 라인 사이, 및 상기 제2 활성 패턴과 상기 제2 워드 라인 사이의 제1 게이트 절연 패턴들; 상기 제1 활성 패턴과 상기 백 게이트 전극 사이, 및 상기 제2 활성 패턴과 상기 백 게이트 전극 사이의 제2 게이트 절연 패턴들; 상기 제1 및 제2 활성 패턴들에 각각 접속되는 콘택 패턴들; 상기 비트 라인과 상기 백 게이트 전극 사이의 백 게이트 하부 절연 패턴; 상기 백 게이트 전극 상에, 그리고 상기 콘택 패턴들 사이에 배치되는 백 게이트 상부 절연 패턴; 상기 제1 워드 라인과 상기 비트 라인 사이 및 상기 제1 워드 라인과 상기 콘택 패턴들 중 대응하는 하나 사이의 제1 절연 패턴들; 상기 제2 워드 라인과 상기 비트 라인 사이 및 상기 제2 워드 라인들과 상기 콘택 패턴들 중 대응하는 다른 하나 사이의 제2 절연 패턴들; 및 상기 콘택 패턴들에 각각 접속되는 데이터 저장 패턴들을 포함하되, 상기 백 게이트 상부 절연 패턴은 상기 백 게이트 하부 절연 패턴보다 유전율이 더 낮은 물질을 포함할 수 있다.
본 발명의 따르면, 백 게이트 전극을 포함하는 반도체 메모리 장치에서, 백 게이트 전극 상부에 위치하는 절연 패턴이 저유전물질을 포함하므로, 콘택 패턴간의 노이즈가 개선되어 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 A-A'선을 따라 자른 단면을 나타낸다.
도 2b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 B-B'선을 따라 자른 단면을 나타낸다.
도 2c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 C-C'선을 따라 자른 단면을 나타낸다.
도 3a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 2a의 P부분을 확대한 도면이다.
도 3b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 2a의 P부분에 대응된다.
도 3c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 2a의 P부분에 대응된다.
도 3d는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 2a의 P부분에 대응된다.
도 4 내지 도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면으로, 각각 도 1을 A-A'선으로 자른 단면에 대응된다.
이하에서, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 2a 내지 도 2c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 각각 도 1의 A-A'선, B-B'선, 및 C-C'선을 따라 자른 단면을 나타낸다. 도 3a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 2a의 P부분을 확대한 도면이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 비트 라인들(BL)이 기판(200) 상에 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 비트 라인들(BL)은 서로 나란하게 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
기판(200)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
비트 라인들(BL)은, 예를 들어, 도핑된 폴리실리콘, 금속(예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co), 도전성 금속 질화물(예를 들어, TiN, TaN, WN, NbN, TiAlN, TiSiN, TaSiN, RuTiN), 도전성 금속 실리사이드 또는 도전성 금속 산화물(예를 들어, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 비트 라인들(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 비트 라인들(BL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
실시예들에 따르면, 반도체 메모리 장치는 비트 라인들(BL) 사이에 갭 구조체들(170)을 포함할 수 있다. 갭 구조체들(170) 각각은 라인 절연막들(171, 175)에 의해 둘러싸일 수 있다.
갭 구조체들(173)은 제2 방향(D2)으로 나란하게 연장될 수 있다. 갭 구조체들(173)은 라인 절연막들(171, 175) 내에 제공될 수 있으며, 갭 구조체들(173)의 상면들은 비트 라인들(BL)의 상면들보다 낮은 레벨에 위치할 수 있다.
일부 실시예들에 따르면, 갭 구조체들(170)은 도전 물질로 이루어질 수 있으며, 그 내부에 에어 갭(air gap) 또는 보이드(void)를 포함할 수 있다. 또 다른 예로, 갭 구조체들(170) 라인 절연막들(171, 175)에 의해 둘러싸인 에어 갭들일 수도 있다. 갭 구조체들(170)은 서로 인접하는 비트 라인들(BL) 간의 커플링 노이즈를 감소시킬 수 있다. 일 예로, 갭 구조체들(170)은 도전 물질로 이루어진 차폐 라인들일 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)이 각각의 비트 라인들(BL) 상에서 제2 방향(D2)을 따라 번갈아 배치될 수 있다. 제1 활성 패턴들(AP1)은 제1 방향(D1)으로 서로 이격될 수 있으며, 제2 활성 패턴들(AP2)은 제1 방향(D1)으로 서로 이격될 수 있다. 다시 말해, 제1 및 제2 활성 패턴들(AP1, AP2)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
실시예들에서, 제1 및 제2 활성 패턴들(AP1, AP2)은 단결정 반도체 물질로 이루어질 수 있다. 일 예로, 제1 및 제2 활성 패턴들(AP1, AP2)은 단결정 실리콘으로 이루어질 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 방향(D1)으로 길이를 가질 수 있으며, 제2 방향(D2)으로 폭을 갖고, 제1 및 제2 방향(D2)들에 대해 수직하는 방향으로 높이를 가질 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 실질적으로 균일한 폭을 가질 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 폭은 수 nm 내지 수십 nm일 수 있다. 예들 들어, 제1 및 제2 활성 패턴들(AP1, AP2)의 폭은 1nm 내지 30nm, 보다 바람직하게, 1nm 내지 10nm일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 길이는 비트 라인들(BL) 각각의 제1 방향에 따른 선폭보다 클 수 있다.
도 3a를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 비트 라인들(BL)과 인접한 제1 도펀트 영역(SDR1), 콘택 패턴들(BC)과 인접한 제2 도펀트 영역(SDR2), 및 제1 및 제2 도펀트 영역들(SDR1, SDR2) 사이의 채널 영역(CHR)을 포함할 수 있다. 제1 및 제2 도펀트 영역들(SDR1, SDR2)은 제1 및 제2 활성 패턴들(AP1, AP2) 내에 도펀트가 도핑된 영역들로서, 제1 및 제2 활성 패턴들(AP1, AP2)에서 도펀트 농도는 채널 영역(CHR)에서 도펀트 농도보다 클 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)의 채널 영역들(CHR)은 반도체 메모리 장치의 동작시 제1 및 제2 워드 라인들(WL1, WL2) 및 백 게이트 전극들(BG)에 의해 제어될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 단결정 반도체 물질로 이루어지는 경우, 반도체 메모리 장치의 동작시 누설 전류 특성을 향상시킬 수 있다.
백 게이트 전극들(BG)이 비트 라인들(BL) 상에서 제2 방향(D2)으로 일정 간격 서로 이격되어 배치될 수 있다. 백 게이트 전극들(BG)은 비트 라인들(BL)을 가로질러 제1 방향(D1)으로 연장될 수 있다.
백 게이트 전극들(BG) 각각은 제2 방향(D2)으로 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 배치될 수 있다. 다시 말해, 백 게이트 전극들(BG) 각각의 일측에 제1 활성 패턴들(AP1)이 배치되고, 타측에 제2 활성 패턴들(AP2) 이 배치될 수 있다.
백 게이트 전극들(BG)은 예를 들어, 도핑된 폴리실리콘, 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
백 게이트 전극들(BG)은 반도체 메모리 장치의 동작시 음(negative) 전압이 안가될 수 있으며, 수직 채널 트랜지스터의 문턱 전압을 상승시킬 수 있다. 즉, 수직 채널 트랜지스터의 미세화에 따라 문턱전압이 감소하여 누설 전류 특성이 저하되는 것을 방지할 수 있다.
백 게이트 하부 절연 패턴(110)이 백 게이트 전극들(BG) 각각과 비트라인 사이에 배치될 수 있다. 백 게이트 하부 절연 패턴(110)은 제1 백 게이트 절연 패턴(110)으로 지칭될 수 있다. 백 게이트 하부 절연 패턴(110)은 비트 라인들(BL)과 백 게이트 전극들(BG) 사이에 각각 개재될 수 있다. 백 게이트 하부 절연 패턴(110)의 상면은 백 게이트 전극들(BG)의 하면(BGD)과 접촉할 수 있다. 백 게이트 하부 절연 패턴(110)의 하면은 비트 라인들(BL)과 접촉할 수 있다. 백 게이트 하부 절연 패턴(110)은 백 게이트 전극들(BG)과 나란하게 제1 방향(D1)을 따라 연장될 수 있다. 백 게이트 하부 절연 패턴(110)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다.
백 게이트 상부 절연 패턴(120)이 백 게이트 전극들(BG) 상에 배치될 수 있다. 백 게이트 상부 절연 패턴(120)은 백 게이트 전극들(BG)과 콘택 패턴들(BC) 사이에 배치될 수 있다. 백 게이트 상부 절연 패턴(120)은 백 게이트 전극들(BG)과 식각 정지막(210) 사이에 각각 개재될 수 있다. 백 게이트 상부 절연 패턴(120)의 하면은 백 게이트 전극들(BG)의 상면들(BGU)과 접촉할 수 있다. 백 게이트 상부 절연 패턴(120)은 제3 방향(D3)을 따라 연장되어 식각 정지막(210)과 접촉할 수 있다. 백 게이트 상부 절연 패턴(120)은 백 게이트 전극들(BG)과 나란하게 제1 방향(D1)을 따라 연장될 수 있다. 백 게이트 상부 절연 패턴(120)과 백 게이트 하부 절연 패턴(110)은 백 게이트 전극들(BG)을 사이에 두고 제 3방향을 따라(일 예로, 수직적으로) 서로 이격할 수 있다.
백 게이트 상부 절연 패턴(120)은 백 게이트 하부 절연 패턴(110)보다 유전율이 낮은 물질을 포함할 수 있다. 백 게이트 상부 절연 패턴(120)은 저유전물질을 포함할 수 있다. 예를 들어, 백 게이트 상부 절연 패턴(120)은 유전 상수가 1 내지 4인 물질을 포함할 수 있다. 일 예로, 백 게이트 상부 절연 패턴(120)은 실리콘 산화물, SiOC 및 공기 중 적어도 하나를 포함할 수 있다.
워드 라인들(WL)이 기판(200) 상에 배치될 수 있다. 워드 라인들(WL)은 제2 방향(D2)으로 서로 이격할 수 있다. 워드 라인들(WL)은 비트 라인들(BL) 상에 서 제1 방향(D1)을 따라 연장될 수 있다. 워드 라인들(WL)은 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)을 포함할 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제2 방향(D2)을 따라 번갈아 배열될 수 있다.
제1 워드 라인(WL1)은 제1 활성 패턴들(AP1) 각각의 일측에 배치될 수 있으며, 제2 워드 라인(WL2)은 제2 활성 패턴들(AP2) 각각의 타측에 배치될 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)은 비트 라인들(BL) 및 콘택 패턴들(BC)과 수직적으로 이격될 수 있다. 다시 말해, 제1 및 제2 워드 라인들(WL1, WL2)은 수직적 관점에서, 비트 라인들(BL)과 콘택 패턴들(BC) 사이에 위치할 수 있다.
제1 활성 패턴들(AP1) 각각은 제1 워드 라인(WL1)과 백 게이트 전극들(BG) 각각 사이에 배치될 수 있다. 제2 활성 패턴들(AP2) 각각은 제2 워드 라인(WL2)과 백 게이트 전극들(BG) 각각 사이에 배치될 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)은 수직 방향으로, 제1 및 제2 활성 패턴들(AP1, AP2)의 높이보다 작은 높이를 가질 수 있다. 도시된 바와 달리, 제1 및 제2 워드 라인들(WL1, WL2)은 수직 방향으로 백 게이트 전극들(BG)과 다른 레벨에 위치할 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
제1 절연 패턴(141)이 비트 라인들(BL)과 제1 워드 라인(WL1) 사이 및 콘택 패턴들(BC)과 제1 워드 라인(WL1) 사이에 배치될 수 있다. 제1 워드 라인(WL1)은 제1 절연 패턴(141)을 사이에 두고 비트 라인들(BL) 및 콘택 패턴들(BC)과 이격될 수 있다. 즉, 제1 워드 라인(WL1)은 비트 라인들(BL) 및 콘택 패턴들(BC)과 접촉하지 않을 수 있다. 제1 절연 패턴(141)은 제1 워드 라인(WL1)의 상면 및 하면에 접촉할 수 있다. 제1 절연 패턴(141)은 제1 워드 라인(WL1)의 상면 및 하면을 따라 연장될 수 있다. 제1 절연 패턴(141)은 제1 워드 라인(WL1)과 나란하게 제1 방향으로 연장될 수 있다. 예를 들어, 제1 절연 패턴(141)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 또는 이들의 조합으로 이루어질 수 있다.
제2 절연 패턴(142)이 비트 라인들(BL)과 제2 워드 라인(WL2) 사이 및 콘택 패턴들(BC)과 제2 워드 라인(WL2) 사이에 배치될 수 있다. 제2 워드 라인(WL2)은 제2 절연 패턴(142)을 사이에 두고 비트 라인들(BL) 및 콘택 패턴들(BC)과 이격될 수 있다. 즉, 제2 워드 라인(WL2)은 비트 라인들(BL) 및 콘택 패턴들(BC)과 접촉하지 않을 수 있다. 제2 절연 패턴(142)은 제2 워드 라인(WL2)의 상면 및 하면에 접촉할 수 있다. 제2 절연 패턴(142)은 제2 워드 라인(WL2)의 상면 및 하면을 따라 연장될 수 있다. 제2 절연 패턴(142)은 제2 워드 라인(WL2)과 나란하게 제1 방향으로 연장될 수 있다. 예를 들어, 제2 절연 패턴(142)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 또는 이들의 조합으로 이루어질 수 있다.
제3 절연 패턴(130)이 비트 라인들(BL) 상에 배치될 수 있다. 제3 절연 패턴(130)은 인접한 제2 워드 라인(WL2) 및 제1 워드 라인(WL1) 사이에 개재될 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)은 제3 절연 패턴(130)에 의해 서로 분리될 수 있다. 제3 절연 패턴(130)은 제1 및 제2 워드 라인들(WL1, WL2) 사이에서 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 제3 절연 패턴(130)은 실리콘 산화물을 포함할 수 있다.
제1 게이트 절연 패턴(GOX1)이 비트 라인들(BL) 상에 배치될 수 있다. 제1 게이트 절연 패턴(GOX1)은 제1 워드 라인(WL1)과 제1 활성 패턴들(AP1) 사이 및 제2 워드 라인(WL2)과 제2 활성 패턴들(AP2) 사이에 배치될 수 있다. 제1 게이트 절연 패턴(GOX1)은 제1 및 제2 워드 라인들(WL1, WL2)과 나란하게 제1 방향(D1)으로 연장될 수 있다.
제2 게이트 절연 패턴(GOX2)이 비트 라인들(BL) 상에 배치될 수 있다. 제2 게이트 절연 패턴(GOX2)은 제1 활성 패턴들(AP1)과 백 게이트 전극들(BG) 사이 및 제2 활성 패턴들(AP2)과 백 게이트 전극들(BG) 사이에 배치될 수 있다. 제2 게이트 절연 패턴(GOX2)은 백 게이트 전극들(BG)과 나란하게 제1 방향(D1)으로 연장될 수 있다.
제1 및 제2 게이트 절연 패턴들(GOX1, GOX2)은 제1 및 제2 활성 패턴들(AP1, AP2)의 측면들을 덮을 수 있다. 제1 및 제2 게이트 절연 패턴들(GOX1, GOX2)은 비트 라인들(BL)과 식각 정지막(210) 사이에 개재될 수 있다. 제1 및 제2 게이트 절연 패턴들(GOX1, GOX2)은 실질적으로 균일한 두께를 가질 수 있다.
제1 및 제2 게이트 절연 패턴들(GOX1, GOX2)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층막으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
콘택 패턴들(BC)이 층간 절연막(220) 및 식각 정지막(210)을 관통하여 제1 및 제2 활성 패턴들(AP1, AP2)에 각각 접속될 수 있다. 다시 말해, 콘택 패턴들(BC)은 제1 및 제2 활성 패턴들(AP1, AP2)의 제2 도펀트 영역들에 각각 접속될 수 있다. 콘택 패턴들(BC)은 상부 폭보다 큰 하부 폭을 가질 수 있다. 서로 인접하는 콘택 패턴들(BC)은 분리 절연 패턴들(245)에 의해 서로 분리될 수 있다. 콘택 패턴들(BC) 각각은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
백 게이트 상부 절연 패턴(120)은 제2 방향(D2)을 따라 콘택 패턴들(BC) 사이에 배치될 수 있다. 콘택 패턴들(BC)은 제1 활성 패턴들(AP1)에 접속하는 제1 콘택 패턴들(BC1) 및 제2 활성 패턴들(AP2)에 접속하는 제2 콘택 패턴들(BC2)을 포함할 수 있다. 제1 콘택 패턴들(BC1) 각각의 적어도 일부는 백 게이트 상부 절연 패턴(120)을 사이에 두고 제2 콘택 패턴들(BC2) 각각의 적어도 일부와 이격될 수 있다.
콘택 패턴들(BC)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
콘택 패턴들(BC) 상에 랜딩 패드들(LP)이 배치될 수 있다. 랜딩 패드들(LP) 각각은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
랜딩 패드들(LP) 사이에 분리 절연 패턴들(245)이 배치될 수 있다. 랜딩 패드들(LP)은 평면적 관점에서, 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 랜딩 패드들(LP)의 상면들은 분리 절연 패턴들(245)의 상면들과 실질적으로 공면을 이룰 수 있다.
랜딩 패드들(LP)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 제1 및 제2 활성 패턴들(AP1, AP2)에 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴들(DSP)은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)과 완전히 중첩되거나 부분적으로 중첩될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)의 상면 전체 또는 일부와 접촉할 수 있다.
일 예에 따르면, 상기 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들, 및 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다. 이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도 3b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 2a의 P부분에 대응된다. 이하, 설명의 편의를 위해 도 1, 도 2a 내지 도 2c 및 도 3a를 참조하여 설명한 반도체 메모리 장치와의 차이점을 위주로 설명한다.
도 3b를 참조하면, 백 게이트 전극들(BG) 상에 제2 백 게이트 절연 패턴(121)이 배치될 수 있다. 제2 백 게이트 절연 패턴(121)은 백 게이트 전극들(BG)의 상면들(BGU)에 접촉할 수 있다. 제2 백 게이트 절연 패턴(121)은 백 게이트 전극들(BG)과 나란하게 제1 방향(D1)을 따라 연장될 수 있다.
제3 백 게이트 절연 패턴(122)이 제2 백 게이트 절연 패턴(121) 상에 배치될 수 있다. 제2 백 게이트 절연 패턴(121)은 백 게이트 전극들(BG)과 제3 백 게이트 절연 패턴(122) 사이에 개재될 수 있다. 제3 백 게이트 절연 패턴(122)은 제2 백 게이트 절연 패턴(122)과 식각 정지막(210) 사이에 개재될 수 있다. 제3 백 게이트 절연 패턴(122)은 제2 백 게이트 절연 패턴(121)의 상면에 접촉할 수 있다. 제3 백 게이트 절연 패턴(122)은 백 게이트 전극들(BG)과 나란하게 제1 방향(D1)을 따라 연장될 수 있다.
제2 백 게이트 절연 패턴(121)은 제3 백 게이트 절연 패턴(122)보다 유전율이 더 낮은 물질을 포함할 수 있다. 제2 백 게이트 절연 패턴(121)은 저유전물질을 포함할 수 있다. 예를 들어, 제2 백 게이트 절연 패턴(121)은 유전 상수가 1 내지 4인 물질을 포함할 수 있다. 일 예로, 제2 백 게이트 절연 패턴(121)은 실리콘 산화물, SiOC 및 공기 중 적어도 하나를 포함할 수 있다. 일 예로, 제3 백 게이트 절연 패턴(122)은 실리콘 질화물을 포함할 수 있다.
도 3c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 2a의 P부분에 대응된다. 이하, 설명의 편의를 위해 도 1, 도 2a 내지 도 2c 및 도 3a를 참조하여 설명한 반도체 메모리 장치와의 차이점을 위주로 설명한다.
도 3c를 참조하면, 백 게이트 전극들(BG) 상에 제2 백 게이트 절연 패턴(121)이 배치될 수 있다. 제2 백 게이트 절연 패턴(121)은 백 게이트 전극들(BG)과 나란하게 제1 방향(D1)을 따라 연장될 수 있다.
제3 백 게이트 절연 패턴(122)이 백 게이트 전극들(BG) 상에 배치될 수 있다. 제3 백 게이트 절연 패턴(122)의 일부(122a)는 백 게이트 전극들(BG)과 제2 백 게이트 절연 패턴(121) 사이에 개재되고, 제3 백 게이트 절연 패턴(122)의 잔부(122b)는 제2 백 게이트 절연 패턴(121) 상에 배치될 수 있다. 제2 백 게이트 절연 패턴(121)은 제3 백 게이트 절연 패턴(122)의 일부(122a)와 잔부(122b) 사이에 개재될 수 있다. 제3 백 게이트 절연 패턴(122)의 잔부(122b)는 제2 백 게이트 절연 패턴(121)과 식각 정지막(210) 사이에 개재될 수 있다. 제3 백 게이트 절연 패턴(122)의 일부(122a)는 백 게이트 전극들(BG)의 상면들(BGU)에 접촉할 수 있다. 제3 백 게이트 절연 패턴(122)은 제2 백 게이트 절연 패턴(121)의 상면 및 하면을 따라 연장될 수 있다. 제2 백 게이트 절연 패턴(122)은 제3 백 게이트 절연 패턴(123)을 사이에 두고 백 게이트 전극들(BG)과 이격할 수 있다. 제3 백 게이트 절연 패턴(122)은 백 게이트 전극들(BG)과 나란하게 제1 방향(D1)을 따라 연장될 수 있다.
제2 백 게이트 절연 패턴(121)은 제3 백 게이트 절연 패턴(122)보다 유전율이 더 낮은 물질을 포함할 수 있다. 제2 백 게이트 절연 패턴(121)은 저유전물질을 포함할 수 있다. 예를 들어, 제2 백 게이트 절연 패턴(121)은 유전 상수가 1 내지 4인 물질을 포함할 수 있다. 일 예로, 제2 백 게이트 절연 패턴(121)은 실리콘 산화물, SiOC 및 공기 중 적어도 하나를 포함할 수 있다. 일 예로, 제3 백 게이트 절연 패턴(122)은 실리콘 질화물을 포함할 수 있다.
도 3d는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 2a의 P부분에 대응된다. 이하, 설명의 편의를 위해 도 1, 도 2a 내지 도 2c 및 도 3a를 참조하여 설명한 반도체 메모리 장치와의 차이점을 위주로 설명한다.
도 3d를 참조하면, 백 게이트 전극들(BG) 상에 제2 백 게이트 절연 패턴(121)이 배치될 수 있다. 제2 백 게이트 절연 패턴(121)은 백 게이트 전극들(BG)과 나란하게 제1 방향(D1)을 따라 연장될 수 있다.
제3 백 게이트 절연 패턴(122)이 백 게이트 전극들(BG) 상에 배치될 수 있다. 제3 백 게이트 절연 패턴(122)은 제2 백 게이트 절연 패턴(121)을 둘러쌀 수 있다. 제3 백 게이트 절연 패턴(122)은 제2 백 게이트 절연 패턴(121)의 측면을 따라 연장될 수 있다. 제3 백 게이트 절연 패턴(122)은 백 게이트 전극들(BG)의 상면들(BGU)과 접촉할 수 있다. 제2 백 게이트 절연 패턴(121)은 제3 백 게이트 절연 패턴(122)을 사이에 두고 백 게이트 전극들(BG)과 이격할 수 있다. 제3 백 게이트 절연 패턴(122)은 백 게이트 전극들(BG)과 나란하게 제1 방향(D1)을 따라 연장될 수 있다.
제2 백 게이트 절연 패턴(121)은 제3 백 게이트 절연 패턴(122)보다 유전율이 더 낮은 물질을 포함할 수 있다. 제2 백 게이트 절연 패턴(121)은 저유전물질을 포함할 수 있다. 예를 들어, 제2 백 게이트 절연 패턴(121)은 유전 상수가 1 내지 4인 물질을 포함할 수 있다. 일 예로, 제2 백 게이트 절연 패턴(121)은 실리콘 산화물, SiOC 및 공기 중 적어도 하나를 포함할 수 있다. 일 예로, 제3 백 게이트 절연 패턴(122)은 실리콘 질화물을 포함할 수 있다.
도 4 내지 도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면으로, 각각 도 1을 A-A'선으로 자른 단면에 대응된다. 설명의 간소화를 위해, 도1 내지 도 3a를 참조하여 설명한 반도체 메모리 장치와 중복되는 설명은 생략한다.
도 4를 참조하면, 제1 기판(300), 절연층(310) 및 활성층(APL)이 적층된 적층 구조체가 준비될 수 있다.
절연층(310) 및 활성층(APL)이 제1 기판(300) 상에 제공될 수 있다. 제1 기판(300)은 서로 대향하는 제1 면(300A) 및 제2 면(300B)을 가질 수 있으며, 제1 기판(300)의 제1 면(300A)은 절연층(310)과 접촉할 수 있다. 상기 적층 구조체는 실리콘-온-절연체(SOI) 기판일 수 있다. 제1 기판(300)은 예를 들어, 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
절연층(310)은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(bonding and layer transfer)법에 의하여 형성된 매몰 산화물(buried oxide; BOX)일 수 있다. 이와 달리, 절연층(310)은 화학기상증착 방법으로 형성된 절연막일 수 있다. 절연층(310)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
활성층(APL)은 단결정 반도체막일 수 있다. 활성층(APL)은 예를 들어, 단결정 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 활성층(APL)은 서로 대향하는 제1 면 및 제2 면을 가질 수 있으며, 제2 면은 절연층(310)과 접촉할 수 있다.
도 5를 참조하면, 활성층(APL) 내에 제3 절연 패턴(130)이 형성될 수 있다. 제3 절연 패턴(130)은 활성층(APL)을 패터닝하여 절연층(310)을 노출시키는 트렌치를 형성한 후, 절연 물질을 트렌치 내에 매립하여 형성될 수 있다. 제3 절연 패턴(130)의 상면은 활성층(APL)의 제1 면과 실질적으로 공면을 이룰 수 있다.
도 6을 참조하면, 활성층(APL) 내에 제1 트렌치(TR1)이 형성될 수 있다. 제1 트렌치(TR1)은 절연층(310)의 상면 및 활성층(APL)의 내측벽을 노출시킬 수 있다. 제1 트렌치(TR1)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 제1 트렌치(TR1)는 활성층(APL)을 패터닝하여 형성될 수 있다.
도 7을 참조하면, 게이트 절연층(GOXL)이 제1 기판(300) 상에 형성될 수 있다. 게이트 절연층(GOXL)은 제3 절연 패턴(130)의 상면, 활성층(APL)의 제1 면 및 제1 트렌치(TR1)를 덮을 수 있다. 제1 트렌치(TR1) 내에 게이트 절연층(GOXL)이 형성되어 제2 트렌치(TR2)가 형성될 수 있다.
도 8을 참조하면, 게이트 절연층(GOXL) 상에 백 게이트 층(BGL)이 형성될 수 있다. 백 게이트 층(BGL)은 게이트 절연층(GOXL)의 상면을 따라 연장되어 제2 트렌치(TR2)를 채울 수 있다. 백 게이트 층(BGL)은 게이트 절연층(GOXL)의 상면을 컨포멀하게 덮을 수 있다.
도 9를 참조하면, 백 게이트 층(BGL) 상에 스페이서들(SP)이 형성될 수 있다. 스페이서들(SP)은 백 게이트 층(BGL) 및 게이트 절연층(GOXL)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 스페이서들(SP)은 평면적 관점에서, 활성층(APL) 및 제1 트렌치(TR1)와 중첩될 수 있다. 스페이서들(SP)은 서로 이격할 수 있다.
도 10을 참조하면, 백 게이트 층(BGL) 및 게이트 절연층(GOXL)에 대해 식각 공정이 수행되어, 제3 트렌치(TR3), 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 상기 식각 공정은 스페이서들(SP)을 식각 마스크로 이용하여 백 게이트 층(BGL)과 게이트 절연층(GOXL)을 차례로 식각하여 수행될 수 있다. 제3 트렌치(TR3)는 절연층(310)의 상면을 노출시킬 수 있다. 제3 트렌치(TR3)은 제3 절연 패턴(130)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 형성될 수 있다.
도 11을 참조하면, 백 게이트 전극들(BG) 및 백 게이트 하부 절연 패턴(110)이 형성될 수 있다. 스페이서들(SP)을 제거한 후, 백 게이트 층(BGL) 및 게이트 절연층(GOXL)을 차례로 식각하여 백 게이트 전극들(BG)이 형성될 수 있다. 형성된 백 게이트 전극들(BG) 상에 백 게이트 하부 절연 패턴(110)을 형성할 수 있다. 백 게이트 하부 절연 패턴(110)의 상면, 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들, 게이트 절연층(GOXL)의 최상부면, 및 제3 절연 패턴(130)의 상면은 실질적으로 평탄할 수 있다.
도 12를 참조하면, 제3 트렌치(TR3) 내에 제1 게이트 절연 패턴(GOX1)이 형성될 수 있다. 제1 게이트 절연 패턴(GOX1)은 제1 및 제2 활성 패턴들(AP1, AP2)의 노출된 측면을 덮고, 제1 방향(D1)으로 연장될 수 있다.
도 13을 참조하면, 절연층(310) 상에 워드 라인층(WLL)이 형성될 수 있다. 워드 라인층(WLL)은 제1 게이트 절연 패턴(GOX1)과 제3 절연 패턴(130) 사이를 채울 수 있다. 워드 라인층(WLL)의 상면은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들보다 낮은 레벨에 위치할 수 있다. 워드 라인층(WLL)은 제1 방향(D1)으로 연장될 수 있다.
도 14를 참조하면, 워드 라인층(WLL) 상에 제1 및 제2 절연 패턴들(141, 142)이 형성될 수 있다. 제1 및 제2 절연 패턴들(141, 142)은 제1 게이트 절연 패턴(GOX1)과 제3 절연 패턴(130) 사이를 채울 수 있다. 제1 및 제2 절연 패턴들(141, 142)의 상면들은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들과 실질적으로 공면을 이룰 수 있다.
제1, 제2 및 제3 절연 패턴들(141, 142, 130), 제1 게이트 절연 패턴(GOX1), 제1 및 제2 활성 패턴들(AP1, AP2), 및 백 게이트 하부 절연 패턴(110) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 비트 라인들(BL)이 형성되어 제1 구조체(S1)가 제조될 수 있다.
도 15를 참조하면, 제1 기판(300)의 제2 면(300B)이 제3 방향(D3)을 향하도록 제1 구조체(S1)가 뒤집힐 수 있다. 뒤집힌 제1 구조체(S1)는 기판(200) 상에 배치될 수 있다.
도 16을 참조하면, 제1 기판(300) 및 절연층(310)이 제거될 수 있다. 제 1 기판(300) 및 절연층(310)이 제거되어 제1, 제2 및 제3 절연 패턴들(141, 142, 130), 제1 게이트 절연 패턴(GOX1), 및 제1 및 제2 활성 패턴들(AP1, AP2)이 노출될 수 있다.
도 17을 참조하면, 게이트 절연층(GOXL)이 식각되어, 제2 게이트 절연 패턴(GOX2) 및 제4 트렌치(TR4)를 형성할 수 있다. 제4 트렌치(TR4)는 백 게이트 전극들(BG)의 상면을 노출시킬 수 있다.
도 18을 참조하면, 제4 트렌치(TR4)에 백 게이트 상부 절연 패턴(120)이 형성될 수 있다. 백 게이트 상부 절연 패턴(120)은 백 게이트 전극들(BG) 상에서 제2 게이트 절연 패턴(GOX2) 사이를 채울 수 있다. 백 게이트 상부 절연 패턴(120)의 상면은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들과 실질적으로 공면을 이룰 수 있다.
도 2a를 다시 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2) 상에 식각 정지막(210) 및 층간 절연막(220)이 형성될 수 있다. 이후, 층간 절연막(220) 및 식각 정지막(210)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)를 노출 시킨 후 콘택 패턴들(BC)이 형성될 수 있다. 콘택 패턴들(BC) 상에 랜딩 패드들(LP)이 형성된 후, 층간 절연막(220) 및 식각 정지막(210)을 식각하여 분리 절연 패턴들(245)이 형성될 수 있다. 데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 형성되어, 반도체 메모리 장치가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 방향으로 연장되는 비트 라인;
    상기 비트 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되는 제1 워드 라인 및 제2 워드 라인;
    상기 제1 워드 라인 및 상기 제2 워드 라인 사이에서 상기 제2 방향으로 연장되는 백 게이트 전극;
    상기 제1 워드 라인 및 상기 백 게이트 전극 사이에 배치되고, 상기 제2 방향으로 서로 이격되는 제1 활성 패턴들;
    상기 제2 워드 라인 및 상기 백 게이트 전극 사이에 배치되고, 상기 제2 방향으로 서로 이격되는 제2 활성 패턴들;
    상기 제1 활성 패턴들 및 상기 제2 활성 패턴들에 각각 접속되는 콘택 패턴들;
    상기 백 게이트 전극 및 상기 비트 라인 사이에 배치되는 백 게이트 하부 절연 패턴; 및
    상기 백 게이트 전극 상에 배치되는 백 게이트 상부 절연 패턴을 포함하되,
    상기 백 게이트 상부 절연 패턴은 상기 백 게이트 하부 절연 패턴보다 유전율이 낮은 물질을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 백 게이트 상부 절연 패턴은 유전 상수가 1 내지 4인 물질을 포함하는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 백 게이트 하부 절연 패턴 및 상기 백 게이트 상부 절연 패턴은 상기 백 게이트 전극을 사이에 두고 수직적으로 서로 이격하는 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 콘택 패턴들은 상기 제1 활성 패턴들에 각각 접속하는 제1 콘택 패턴들 및 상기 제2 활성 패턴들에 각각 접속하는 제2 콘택 패턴들을 포함하되,
    상기 제1 콘택 패턴들의 적어도 일부는 상기 백 게이트 상부 절연 패턴을 사이에 두고 상기 제2 콘택 패턴들의 적어도 일부와 이격되는 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 백 게이트 상부 절연 패턴은 상기 백 게이트 전극의 상면과 접촉하고,
    상기 백 게이트 상부 절연 패턴은 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 연장되는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 백 게이트 상부 절연 패턴은 실리콘 산화물, SiOC 및 공기 중 적어도 하나를 포함하는 반도체 메모리 장치.
  7. 기판;
    상기 기판 상의 비트 라인;
    상기 비트 라인 상에서 상기 기판의 상면에 평행한 제1 방향으로 서로 이격되는 워드 라인들;
    상기 워드 라인들 중 인접한 한 쌍의 워드 라인들 사이에 배치되는 백 게이트 전극;
    상기 한 쌍의 워드 라인들 각각과 상기 백 게이트 전극 사이에 배치되는 활성 패턴들;
    상기 활성 패턴들 상에 각각 배치되는 콘택 패턴들;
    상기 비트 라인 및 상기 백 게이트 전극 사이에 개재되는 제1 백 게이트 절연 패턴; 및
    상기 백 게이트 전극 상에 적층된 제2 백 게이트 절연 패턴 및 제3 백 게이트 절연 패턴을 포함하되,
    상기 제2 백 게이트 절연 패턴은 제3 백 게이트 절연 패턴보다 유전율이 더 낮은 물질을 포함하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 제2 백 게이트 절연 패턴은 상기 백 게이트 전극과 상기 제3 백 게이트 절연 패턴 사이에 개재되는 반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 제3 백 게이트 절연 패턴의 일부는 상기 백 게이트 전극과 상기 제2 백 게이트 절연 패턴 사이에 개재되고,
    상기 제2 백 게이트 절연 패턴은 상기 제3 백 게이트 절연 패턴의 상기 일부와 상기 제3 백 게이트 절연 패턴의 잔부 사이에 개재되는 반도체 메모리 장치.
  10. 제 7항에 있어서,
    상기 제3 백 게이트 절연 패턴은 상기 제2 백 게이트 절연 패턴을 둘러싸고 있고,
    상기 제3 백 게이트 절연 패턴은 상기 백 게이트 전극의 상면에 접촉하는 반도체 메모리 장치.
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