KR100568515B1 - 저항 소자를 구비한 반도체소자 및 그 제조방법 - Google Patents

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Abstract

저항 소자를 구비한 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 셀 영역 및 주변 영역을 갖는 반도체기판을 구비한다. 상기 반도체기판 상에 하부 층간절연막이 배치된다. 상기 셀 영역의 하부 층간절연막 상에 버퍼 패드가 배치된다. 상기 버퍼 패드 상에 배치된 스토리지 노드 전극, 상기 스토리지 노드 전극을 덮는 플레이트 전극, 및 그들 사이에 개재된 커패시터 유전막을 구비하는 커패시터가 배치된다. 상기 주변 영역의 하부 층간절연막 상에 하부 저항소자가 배치된다. 상기 하부 저항소자 상부에 상기 하부 저항소자의 양단을 노출시키도록 상부 저항소자가 배치된다. 적어도 상기 하부 저항소자 및 상부 저항소자 사이에 저항간 절연막(inter-resistor insulating layer)이 개재된다. 상기 하부 층간절연막 상에 상기 커패시터, 상기 하부 저항소자 및 상기 상부 저항소자를 덮도록 상부 층간절연막이 배치된다. 상기 상부 층간절연막 상에 상기 상부 층간절연막을 관통하여 상기 하부 저항소자의 일단 및 상기 상부 저항소자의 일단에 전기적으로 연결된 저항소자 콘택 플러그와 접하는 저항 연결 배선이 배치된다.
하부 저항소자, 상부 저항소자, 직렬 저항, 버퍼 패드, 플레이트 전극

Description

저항 소자를 구비한 반도체소자 및 그 제조방법{Semiconductor device having a resistor and fabrication methods thereof}
도 1은 본 발명의 실시예에 따른 저항소자를 구비한 반도체소자를 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 저항소자를 설명하기 위한 평면도들이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히, 저항소자를 구비한 반도체소자 및 그 제조방법에 관한 것이다.
디램(Dynamic Random Access Memory; DRAM) 소자는 다수의 단위 셀들로 구성된 셀 어레이 영역과 상기 셀 어레이 영역의 외부에 위치하여 상기 단위 셀들을 구동 및 제어하기 위한 주변 영역으로 구성된다. 상기 주변 영역에는 상기 단위 셀들을 구동시키기 위한 트랜지스터, 다이오드 및 저항 소자 등의 여러 소자들이 형성 된다. 일반적으로, 저항소자를 폴리 실리콘막으로 형성하는 방법이 널리 알려져 있다.
폴리 실리콘막을 사용하여 저항소자를 형성하는 방법이 미국 특허 제 4,620,212호에 "폴리 실리콘의 저항소자를 갖는 반도체소자(Semiconductor device with a resistor of polycrystalline silicon)"라는 제목으로 카조 오가사와라(Kazuo Ogasawara)에 의하여 개시된 바 있다. 또한, 디램 소자에서 저항소자를 제조하는 방법이 미국 특허 제 6,172,389 호에 "저항소자가 차지하는 면적을 줄 일수 있는 반도체 메모리 소자(Semiconductor memory device having a reduced area for a resistor element)"라는 제목으로 다카시 사코(Takashi Sakoh)에 의하여 개시된 바 있다.
종래에, 디램 소자에서 게이트 전극으로 폴리실리콘막을 사용하였을 경우, 상기 게이트 전극으로 사용하는 폴리실리콘막을 별도의 저항소자로 사용하였으나, 상기 게이트 전극의 저항을 낮추기 위하여 폴리실리콘막과 금속 실리사이드가 적층된 폴리 사이드막을 게이트 전극으로 사용하기 시작한 후부터는 상기 게이트 전극으로 사용되는 폴리사이드막을 저항소자로써 이용하기에 부적합하게 되었다. 또한, 상기 게이트 전극을 형성하는 공정과 동시에 형성된 저항소자와 반도체소자의 상부에 위치한 금속배선 사이에는 두꺼운 절연막이 개재될 수 있다. 상기 금속배선과 상기 저항소자를 전기적으로 연결시키기 위하여는 상기 두꺼운 절연막을 관통하는 콘택 플러그를 형성하여야 한다. 이 경우에, 콘택 플러그 형성시 두꺼운 절연막을 식각하여야 하므로, 작은 사이즈의 콘택 플러그를 형성하는데 어려움이 따르게 되 어, 최근의 고집적화 추세에 바람직하지 않다.
본 발명이 이루고자 하는 기술적 과제는 고저항값을 갖으며, 안정된 저항값을 갖는 저항소자를 구비한 반도체소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 저항 산포를 줄임과 동시에 저항 가변성을 증가시킬 수 있는 저항소자를 구비한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 태양은 고저항값을 갖으며, 안정된 저항값을 갖는 저항소자를 구비한 반도체소자를 제공한다. 상기 반도체소자는 셀 영역 및 주변 영역을 갖는 반도체기판을 구비한다. 상기 반도체기판 상에 하부 층간절연막이 배치된다. 상기 셀 영역의 하부 층간절연막 상에 버퍼 패드가 배치된다. 상기 버퍼 패드 상에 배치된 스토리지 노드 전극, 상기 스토리지 노드 전극을 덮는 플레이트 전극, 및 그들 사이에 개재된 커패시터 유전막을 구비하는 커패시터가 배치된다. 상기 주변 영역의 하부 층간절연막 상에 하부 저항소자가 배치된다. 상기 하부 저항소자 상부에 상기 하부 저항소자의 양단을 노출시키도록 상부 저항소자가 배치된다. 적어도 상기 하부 저항소자 및 상부 저항소자 사이에 저항간 절연막(inter-resistor insulating layer)이 개재된다. 상기 하부 층간절연막 상에 상기 커패시터, 상기 하부 저항소자 및 상기 상부 저항소자를 덮도록 상부 층간절연막이 배치된다. 상기 상부 층간절연막 상에 상기 상부 층간절연막을 관통하여 상기 하부 저항소자의 일 단 및 상기 상부 저항소자의 일단에 전기적으로 연결된 저항소자 콘택 플러그와 접하는 저항 연결 배선이 배치된다.
몇몇 실시예들에서, 상기 하부 저항소자는 상기 버퍼 패드와 동일 공정단계에서 형성될 수 있다. 이 경우에, 상기 하부 저항소자 및 버퍼 패드는 폴리 실리콘막일 수 있다.
다른 실시예에서, 상기 상부 저항소자는 상기 플레이트 전극과 동일 공정 단계에서 형성될 수 있다. 이 경우에, 상기 상부 저항소자 및 플레이트 전극은 폴리 실리콘막, 타이타늄 질화막과 폴리 실리콘막의 적층막, 타이타늄막, 탄탈륨막, 텅스텐막 또는 금속질화막일 수 있다. 여기서, 상기 금속질화막은 TiN막, TaN막, WN막, TaSiN막, TiSiN막, TaAlN막 및 TiAlN막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막일 수 있다.
또 다른 실시예에서, 상기 저항간 절연막은 상기 커패시터 유전막과 동일 공정단계에서 형성될 수 있다. 이 경우에, 상기 커패시터 유전막 및 저항간 절연막은 실리콘 산화막과 실리콘 질화막의 적층막, 또는 고유전막일 수 있다. 여기서, 상기 고유전막은 하프늄 산화막(HfO layer), 알루미늄 산화막(AlO layer) , 지르코늄 산화막(ZrO layer), 란타니움 산화막(LaO layer), 탄탈륨 산화막(TaO layer), 타이타늄 산화막(TiO layer), 도우프트 TiO막 및 STO막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막일 수 있다.
또 다른 실시예에서, 상기 셀 영역의 커패시터 유전막 및 상기 하부 층간절연막 사이에 제1 식각저지막 패턴이 개재되고, 상기 주변 영역의 상기 하부 저항소 자 및 상기 저항간 절연막 사이에 제2 식각 저지막 패턴이 개재될 수 있다. 이 경우에, 상기 제1 식각저지막 패턴과 상기 제2 식각저지막 패턴은 동일 공정단계에서 형성될 수 있다. 여기서, 상기 제1 식각저지막 패턴 및 제2 식각저지막 패턴은 실리콘 질화막일 수 있다.
또 다른 실시예에서, 상기 상부 층간절연막을 관통하여 상기 하부 저항소자의 타단에 전기적으로 연결된 제 1 콘택 플러그와 접하도록 상기 상부 층간절연막 상에 제1 금속배선이 배치되고, 상기 상부 층간절연막을 관통하여 상기 상부 저항소자의 타단에 전기적으로 연결된 제2 콘택 플러그와 접하도록 상기 상부 층간절연막 상에 제2 금속배선이 배치될 수 있다.
또 다른 실시예에서, 상기 저항소자 콘택 플러그는 상기 상부 층간절연막을 관통하여 상기 하부 저항소자의 일단 및 상기 저항소자의 일단에 각각 전기적으로 연결된 하부 저항소자 콘택 플러그 및 상부 저항 소자 콘택 플러그를 포함할 수 있다.
또 다른 실시예에서, 평면도로부터 보여졌을 때, 상기 하부 저항소자는 지그재그 라인 형상일 수 있다.
또 다른 실시예에서, 평면도로부터 보여졌을 때, 상기 상부 저항소자는 하나의 판(plate) 형상일 수 있다.
또 다른 실시예에서, 평면도로부터 보여졌을 때, 상기 상부 저항소자는 상기 하부 저항소자의 폭보다 큰 폭을 갖는 지그재그 라인 형상일 수 있다.
또 다른 실시예에서, 평면도로부터 보여졌을 때, 상기 상부 저항소자는 병렬 저항 구조일 수 있다.
본 발명의 다른 태양은 저항 산포를 줄임과 동시에 저항 가변성을 얻을 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 셀 영역 및 주변 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 반도체기판 상에 하부 층간절연막을 형성한다. 상기 하부 층간절연막 상에 버퍼 도전막을 형성한다. 상기 버퍼 도전막을 패터닝하여 상기 셀 영역의 하부 층간절연막 상에 버퍼 패드를 형성함과 동시에 상기 주변 영역의 하부 층간절연막 상에 하부 저항소자를 형성한다. 상기 버퍼 패드 상에 스토리지 노드 전극을 형성한다. 상기 스토리지 노드 전극을 갖는 반도체기판의 전면 상에 유전막 및 도전막을 차례로 형성한다. 상기 도전막 및 유전막을 패터닝하여 상기 셀 영역에 커패시터 유전막 및 플레이트 전극을 형성함과 동시에 상기 주변 영역에 상기 하부 저항소자의 양단을 노출시키도록 차례로 적층된 저항간 절연막 및 상부 저항소자를 형성한다. 상기 플레이트 전극 및 상기 상부 저항소자를 갖는 반도체기판 상의 전면에 상부 층간절연막을 형성한다. 상기 상부 층간절연막 내에 상기 하부 저항소자의 일단 및 상기 상부 저항소자의 일단에 전기적으로 연결되는 저항소자 콘택 플러그를 형성한다. 상기 상부 층간절연막 상에 상기 저항소자 콘택 플러그와 접하는 저항 연결 배선을 형성한다.
몇몇 실시예에서, 상기 스토리 노드 전극을 형성하기 전에, 상기 버퍼 패드 및 상기 하부 저항소자를 갖는 반도체기판 상의 전면에 식각저지막을 형성하는 것을 더 포함하되, 상기 도전막 및 유전막을 패터닝하는 것은 상기 식각저지막을 패터닝하는 것을 더 포함할 수 있다. 이 경우에, 상기 식각저지막은 실리콘 질화막으 로 형성될 수 있다.
다른 실시예에서, 상기 저항소자 콘택 플러그를 형성하는 것은, 상기 상부 층간절연막을 관통하여 상기 하부 저항소자의 일단 및 상기 저항소자의 일단에 각각 전기적으로 연결된 하부 저항소자 콘택 플러그 및 상부 저항 소자 콘택 플러그를 형성하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 저항소자 콘택 플러그를 형성함과 동시에, 상기 상부 층간절연막을 관통하여 상기 하부 저항 소자의 타단 및 상기 상부 저항 소자의 타단에 각각 전기적으로 연결되는 제1 콘택 플러그 및 제2 콘택 플러그를 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 저항 연결 배선을 형성하는 것은, 상기 상부 층간절연막 상에 상기 제1 콘택 플러그 및 상기 제2 콘택 플러그와 각각 접하는 제1 금속배선 및 제2 금속배선을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 평면도로부터 보여졌을 때, 상기 하부 저항소자는 지그재그 라인 형상으로 형성될 수 있다.
또 다른 실시예에서, 평면도로부터 보여졌을 때, 상기 상부 저항소자는 하나의 판(plate) 형상으로 형성될 수 있다.
또 다른 실시예에서, 평면도로부터 보여졌을 때, 상기 상부 저항소자는 상기 하부 저항소자의 폭보다 큰 폭을 갖는 지그재그 라인 형상으로 형성될 수 있다.
또 다른 실시예에서, 평면도로부터 보여졌을 때, 상기 상부 저항소자는 병렬 저항 구조로 형성될 수 있다.
또 다른 실시예에서, 상기 버퍼 도전막은 폴리 실리콘막으로 형성될 수 있 다.
또 다른 실시예에서, 상기 도전막은 폴리 실리콘막, 타이타늄 질화막과 폴리 실리콘막의 적층막, 타이타늄막, 탄탈륨막, 텅스텐막 또는 금속질화막으로 형성될 수 있다. 이 경우에, 상기 금속질화막은 TiN막, TaN막, WN막, TaSiN막, TiSiN막, TaAlN막 및 TiAlN막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막으로 형성될 수 있다.
또 다른 실시예에서, 상기 유전막은 실리콘 산화막과 실리콘 질화막의 적층막, 또는 고유전막으로 형성될 수 있다. 이 경우에, 상기 고유전막은 하프늄 산화막(HfO layer), 알루미늄 산화막(AlO layer) , 지르코늄 산화막(ZrO layer), 란타니움 산화막(LaO layer), 탄탈륨 산화막(TaO layer), 타이타늄 산화막(TiO layer), 도우프트 TiO막 및 STO막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막으로 형성될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 저항소자를 구비한 반도체소자를 나타낸 단 면도이고, 도 2a는 도 1의 저항소자를 나타낸 평면도이다. 도 1에 있어서, 참조부호 "C"로 표시된 부분은 셀 영역을 나타내고, 참조부호 "P"로 표시된 부분은 주변 영역을 나타낸다.
도 1을 참조하면, 셀 영역(C) 및 주변 영역(P)을 갖는 반도체기판(101) 상에 하부 층간절연막(118)이 배치된다. 상기 하부 층간절연막(118)은 실리콘 산화막일 수 있다. 상기 셀 영역(C)의 하부 층간절연막(118)을 관통하여 상기 반도체기판(101)의 주 표면과 전기적으로 접속된 스토리지 노드 콘택 플러그들(119)이 배치된다. 도면에 도시하지는 않았지만, 상기 하부 층간절연막(118) 내의 상기 반도체기판(101) 상에는 억세스 트랜지스터가 배치될 수 있다. 이 경우에, 상기 스토리지 노드 콘택 플러그들(119)은 상기 모스 트랜지스터의 소스 영역과 전기적으로 접속될 수 있다.
상기 스토리지 노드 콘택 플러그들(119)의 평면 배열은 가로 및 세로가 실질적으로 일직선일 수 있다. 상기 스토리지 노드 콘택 플러그들(119)은 폴리실리콘막일 수 있다.
상기 셀 영역(C)의 하부 층간절연막(118) 상에 상기 스토리지 노드 콘택 플러그들(119)의 상부면을 각각 덮는 버퍼 패드들(123)이 배치된다. 상기 버퍼 패드들(123)의 각각은 상기 스토리지 노드 콘택 플러그들(119)과 전기적으로 접속된다. 또한, 각각의 상기 버퍼 패드들(123)은 상기 스토리지 노드 콘택 플러그들(119)의 노출된 상부면을 전부 덮는 것이 바람직하다. 상기 버퍼 패드들(123)은 이후 설명될 스토리지 노드 전극들과 상기 스토리지 노드 콘택 플러그들(119)과의 콘택 불량 을 방지하는 역할을 한다. 또한, 상기 버퍼 패드들(123)을 형성함으로 인하여 스토리지 노드 전극들의 형상 및 배치를 효과적으로 할 수 있다. 상기 버퍼 패드들(123)은 장축 및 단축을 갖는 직사각형 또는 타원형일 수 있다. 예를 들어, 상기 버퍼 패드들(123)의 장축은 상기 워드라인들(109)의 장축과 서로 교차하는 방향성을 가질 수 있다. 그리고, 상기 버퍼 패드들(123)의 단축 방향의 연장선상에 있는 상기 버퍼 패드들(123)은 지그 재그 배열을 이룰 수 있다. 상기 버퍼 패드들(123)은 폴리 실리콘막으로 이루어지는 것이 바람직하다.
상기 버퍼 패드들(123) 상에 스토리지 노드 전극들(129)이 배치된다. 상기 스토리지 노드 전극들(129)은 폴리 실리콘막 또는 금속막으로 이루어질 수 있으며, 도 1에 도시된 바와 같이 실린더 형상일 수 있다. 보다 구체적으로, 상기 스토리지 노드 전극들(129)은 평면상으로 지그 재그로 배열될 수 있으며, 상기 스토리지 노드 전극들(129)의 평면 모양은 원형, 타원형 또는 다각형일 수 있다. 상기 스토리지 노드 전극들(129)이 지그 재그로 배열됨에 따라, 셀 영역(C)에서의 상기 스토리지 노드 전극들(129) 간의 간격을 충분히 확보할 수 있다. 그 결과, 상기 스토리지 노드 전극들(129)의 쓰러짐과 같은 불량 없이 상기 스토리지 노드 전극들(129)의 높이를 증가시킬 수 있다.
상기 스토리지 노드 전극들(129)은 커패시터 유전막(131a)에 의하여 콘포멀하게 덮혀진다. 또한, 상기 커패시터 유전막(131a) 상에는 플레이트 전극(135)이 배치된다. 이 경우에, 상기 플레이트 전극(135), 상기 스토리지 노드 전극들(129) 및 그들 사이에 개재된 상기 커패시터 유전막(131a)은 커패시터를 구성한다. 상기 커패시터 유전막(131a)은 실리콘 산화막과 실리콘 질화막의 적층막, 또는 고유전막일 수 있다. 보다 구체적으로, 상기 실리콘 산화막과 실리콘 질화막의 적층막은 실리콘 산화막 및 실리콘 질화막의 이중막 또는 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 3중막 일 수 있다. 그리고, 상기 고유전막은 하프늄 산화막(HfO layer), 알루미늄 산화막(AlO layer) , 지르코늄 산화막(ZrO layer), 란타니움 산화막(LaO layer), 탄탈륨 산화막(TaO layer), 타이타늄 산화막(TiO layer), 도우프트 TiO막 및 STO막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막일 수 있다.
상기 플레이트 전극(135)은 폴리실리콘막으로 구성된 단일막 또는 타이타늄 질화막(TiN)과 폴리실리콘막이 적층된 막일 수 있다. 이와는 달리, 상기 플레이트 전극(135)은 금속막일 수도 있다. 보다 구체적으로, 상기 플레이트 전극(135)는 Ti막, Ta막 또는 W막을 포함하는 금속막 일 수 있고, 또는 이들 금속막과 결합된 2원계 질화막 일 수 있다. 이에 더하여, 이들 이원계 질화막에 Al 또는 Si 원자가 결합된 3원계 질화막일 수 있다. 예를 들면, 상기 플레이트 전극(135)은 Ti막, Ta막, W막, TiN막, TaN막, WN막, TaSiN막, TiSiN막, TaAlN막 및 TiAlN막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막일 수 있다.
한편, 상기 커패시터 유전막(131a) 및 상기 하부 층간절연막(118) 사이에는 제1 식각저지막 패턴(125a)이 개재될 수 있다. 더욱 구체적으로는, 상기 제1 식각저지막 패턴(125a)은 상기 버퍼 패드들(123)이 배치된 상기 셀 영역(C)의 하부 층간절연막(118) 상에 상기 버퍼 패드들(123)의 상부면을 노출시키도록 콘포멀하게 배치될 수 있다. 상기 스토리지 노드 전극들(129)은 상기 제1 식각저지막 패턴(125a)에 의하여 노출된 부분의 상기 버퍼 패드들(123)과 접한다. 상기 제1 식각저지막 패턴(125a)은 상기 하부 층간절연막(118)에 대하여 식각 선택비를 갖는 물질막일 수 있다. 예를 들어, 상기 하부 층간절연막(118)이 실리콘 산화막인 경우에, 상기 제1 식각저지막 패턴(125a)은 실리콘 질화막일 수 있다.
상기 주변 영역(P)의 상기 하부 층간절연막(118) 상에 하부 저항소자(124)가 배치된다. 상기 하부 저항소자(124)는 상기 버퍼 패드들(123)과 동일한 공정단계에서 형성된 물질막일 수 있다. 따라서, 상술한 바와 같이 상기 버퍼 패드들(123)이 폴리 실리콘막으로 이루어진 경우에 상기 하부 저항소자(124) 또한 폴리 실리콘막으로 이루어질 수 있다. 도 2a에 도시된 바와 같이, 상기 하부 저항소자(124)는 평면도로부터 보여질 때 직선 라인 형상을 갖을 수 있다. 이와는 달리, 고저항을 구현하기 위하여 상기 하부 저항소자(124)는 예를 들어, 지그재그 라인 형상을 갖도록 배치될 수 있다.
상기 하부 저항소자(124)의 상부에 상부 저항소자(136)가 배치된다. 상기 상부 저항소자(136)는 상기 플레이트 전극(135)과 동일한 공정단계에서 형성된 동일한 물질막일 수 있다. 상기 상부 저항소자(136)는 상기 하부 저항소자(124)의 양단(LE1, LE2)을 노출시키도록 배치된다. 또한, 상기 상부 저항소자(136)는 상기 하부 저항소자(124)의 양단(LE1, LE2) 사이의 몸체부(body portion)를 덮도록 배치된다.
도 2a에 도시된 바와 같이 상기 하부 저항소자(124)가 라인 형상을 갖는 경우에, 상기 상부 저항소자(136)는 상기 하부 저항소자의 양단(LE1, LE2)을 노출시 키되, 상기 하부 저항소자(124)의 폭 보다 더 넓은 폭을 갖는 라인 형상을 갖을 수 있다. 상기 상부 저항소자(136)에 의하여 노출된 상기 하부 저항소자(124)의 양단에는 각각 다른 목적을 갖는 콘택 플러그들이 연결될 수 있으며, 이에 대하여는 추후 설명될 것이다. 본 발명에 있어서, 상기 하부 저항소자(124)가 상기 하부 층간절연막(118) 상에서 차지하는 전체 면적과 상기 상부 저항소자(136)가 차지하는 면적은 실질적으로 동일 할 수 있다. 또한, 상기 하부 저항소자(124) 및 상기 상부 저항소자(136)는 실질적으로 동일 면적 내에 수직적으로 배치될 수 있다.
적어도 상기 하부 저항소자(124) 및 상기 상부 저항소자(136) 사이에 저항간 절연막(inter-resistor insulating layer; 131b)이 개재된다. 상기 저항간 절연막(131b)은 상기 커패시터 유전막(131a)과 동일한 공정단계에서 형성된 동일한 물질막일 수 있다. 공정 측면에서, 상기 저항간 절연막(131b)은 상기 상부 저항소자(136)와 동일한 패터닝을 통하여 형성된다. 따라서, 상기 저항간 절연막(131b)과 상기 상부 저항소자(136)는 평면도 상으로 보여질 때, 실질적으로 동일한 형상을 갖도록 적층될 수 있다. 더 나아가, 상기 저항간 절연막(131b) 및 상기 하부 저항소자(124) 사이에 제2 식각저지막 패턴(125b)이 개재될 수 있다. 상기 제2 식각 저지막 패턴(125b)은 상기 제1 식각저지막 패턴(125b)과 동일한 공정단계에서 형성된 동일한 물질막일 수 있다. 따라서, 상기 제2 식각저지막 패턴(125b)은 상기 제1 식각 저지막 패턴(125a)과 동일한 실리콘 질화막일 수 있다. 상기 제2 식각저지막 패턴(125b), 상기 저항간 절연막(131b) 및 상기 상부 저항소자(136)는 평면도 상으로 보여질 때 실질적으로 동일한 형상을 갖도록 적층될 수 있다.
상기 하부 층간절연막(118) 상에 상기 커패시터, 상기 하부 저항소자(124) 및 상기 상부 저항소자(136)를 덮는 상부 층간절연막(137)이 배치된다. 상기 상부 층간절연막(137)은 실리콘 산화막일 수 있다.
상기 셀 영역(C)의 상기 상부 층간절연막(137) 상에 플레이트 배선(145)이 배치된다. 상기 플레이트 배선(145)은 상기 상부 층간절연막(137)을 관통하는 플레이트 콘택 플러그(141)에 의하여 상기 플레이트 전극(135)과 연결된다.
상기 주변 영역(P)의 상기 상부 층간절연막(137) 상에는 저항 연결배선(145′)이 배치된다. 상기 저항 연결배선(145′)은 상기 상부 층간절연막(137)을 관통하여 상기 상부 저항소자(136)의 일단(UE1) 및, 상기 상부 저항소자(136)에 의하여 노출된 상기 하부 저항소자(124)의 일단(LE1)과 각각 연결된 상부 저항소자 콘택 플러그(141′) 및 하부 저항소자 콘택 플러그(141″)와 접하도록 배치된다. 그 결과, 상기 하부 저항소자(124) 및 상기 상부 저항소자(136)는 상기 저항 연결배선(145′)에 의하여 직렬 연결된다. 한편, 상기 상부 저항소자 콘택 플러그(141′) 및 상기 저항소자 콘택 플러그(141″)는 하나의 콘택 플러그로 병합 될 수 있다. 즉, 상기 상부 저항소자의 일단(UE1) 및 상기 하부 저항소자의 일단(LE1)을 동시에 노출시키는 콘택홀을 상기 상부 층간절연막(137) 내에 형성하고, 상기 콘택홀 내에 콘택 플러그를 형성할 수 있다. 이 경우에, 상기 상부 저항소자 콘택 플러그(141′) 및 상기 하부 저항소자 콘택 플러그(141″)는 그들의 일단들(LE1, UE1)과 동시에 연결된 콘택 플러그에 의하여 상기 저항 연결배선(145″)과 연결될 수 있다.
상기 주변 영역(P)의 상기 상부 층간절연막(137) 상에 상기 하부 저항소자의 타단(LE2) 및 상기 상부 저항소자의 타단(UE2)에 각각 전기적으로 접속된 제1 금속배선(145a) 및 제2 금속배선(145b)이 배치된다. 상기 제1 금속배선(145a)은 상기 상부 층간절연막(137)을 관통하는 제1 콘택 플러그(141a)에 의하여 상기 하부 저항소자(124)의 타단(UE2)과 연결된다. 또한, 상기 제2 금속배선(145b)은 상기 상부 층간절연막(137)을 관통하는 제2 콘택 플러그(141b)에 의하여 상기 상부 저항소자의 타단(UE2)과 연결된다.
본 발명에 의하면, 상기 반도체소자의 저항소자는 상기 상부 저항소자(136), 및 상기 상부 저항소자(136)와 상기 저항 연결배선(145′)에 의하여 직렬 연결된 하부 저항소자(124)를 구비한다. 상기 하부 저항소자(124)는 상기 버퍼 패드들(123)과 동일한 물질막, 예를 들어 폴리실리콘막으로 이루어질 수 있다. 상기 상부 저항소자(136)는 상기 플레이트 전극(135)와 동일한 물질막으로 이루어진다. 따라서, 상기 플레이트 전극(135)에 비하여 높은 저항을 갖는 상기 하부 저항소자(124)를 사용하여 원하는 저항값의 대부분을 결정하고, 비교적 낮은 저항을 갖는 상기 상부 저항소자(136)를 사용하여 전체 저항값을 미세하게 조절함으로써 향상된 저항 가변성을 얻을 수 있다. 또한 상술한 바와 같이, 상기 상부 저항소자(136) 및 상기 하부 저항소자(124)는 실질적으로 동일한 면적 내에 수직 배치될 수 있기 때문에, 반도체소자의 고집적화에 부합될 수 있다.
한편, 상기 하부 저항소자(124) 및 상기 상부 저항소자(136)는 다양한 형상으로 변형될 수 있다. 이하, 도 2b 내지 도 2d를 참조하여, 본 발명의 다른 실시예들에 의한 저항소자를 설명하기로 한다. 이하에서 설명될 하부 저항소자(124′)는 고저항을 구현하기 위하여 지그재그 라인 형상을 갖는다. 이하에서 설명될 상부 저항소자들은 상술한 본 발명의 실시예에서와 같이 하부 저항소자(124′)와 직렬 저항으로 연결된다.
도 2b에 도시된 바와 같이, 상부 저항소자(136b)는 상기 하부 저항소자(124′)의 양단(LE1, LE2)을 제외한 몸체를 상기 하부 저항소자(124′)의 폭 보다 넓은 폭을 갖는 지그재그 라인 형상으로 덮을 수 있다.
도 2c에 도시된 바와 같이, 상부 저항소자(136c)는 상기 하부 저항소자(124′)의 양단(LE1, LE2)을 제외한 몸체를 상기 하부 저항소자(124′)의 폭 보다 넓은 폭을 갖는 병렬 저항 구조 형상으로 덮을 수 있다. 그 결과, 상기 상부 저항소자(136c)는 병렬 저항 소자일 수 있다. 보다 구체적으로, 상부 저항소자(136c)는 지그재그 라인의 양측이 라인에 의하여 서로 연결된 사다리 형상으로 상기 하부 저항소자(124′)를 덮을 수 있다.
도 2d에 도시된 바와 같이, 달리, 상부 저항소자(136d)는 상기 하부 저항소자(124′)의 양단(LE1, LE2)을 제외한 몸체를 판 형상으로 덮을 수 있다.
결론적으로, 상기 하부 저항소자(124′)는 평면도로 보았을 때, 지그재그 라인 형상으로 배치되어 높은 저항값을 가질 수 있다. 상기 상부 저항소자들(136b, 136c, 136d)은 다양한 형상으로 배치될 수 있다. 그리고, 상기 상부 저항소자들(136b, 136c, 136d)의 저항값은 상기 하부 저항소자(124′)에 비하여 상대적으로 작지만 저항 가변성이 우수하다. 이에 따라, 상기 하부 저항소자(124′)로 대부분의 저항값이 결정되고, 상기 상부 저항소자(136)로 미세한 저항값을 조정할 수 있 으므로, 최종 저항소자는 목표로 하는 고저항값을 갖음과 동시에 저항 산포가 적은 안정된 저항값을 가질 수 있다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 3e에 있어서, 참조부호 "C"로 표시된 부분은 셀 영역을 나타내고, 참조부호 "P"로 표시된 부분은 주변 영역을 나타낸다.
도 3a를 참조하면, 셀 영역(C) 및 주변 영역(P)을 갖는 반도체기판(101)을 준비한다. 상기 반도체기판(101)의 소정영역에 소자분리막(102)을 형성하여 활성영역(105)을 한정한다. 상기 셀 영역(C)의 반도체기판 상에 상기 활성영역(105)을 가로지르는 복수개의 워드라인들(107)을 형성한다. 보다 구체적으로, 상기 활성영역(105)의 표면에 게이트 절연막(미도시)을 형성하고, 상기 게이트 절연막을 갖는 반도체기판의 전면 상에 게이트 도전막을 형성한다. 이어서, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 상기 활성영역(105)을 가로지르는 복수개의 평행한 워드라인들(107)을 형성한다. 상기 게이트 절연막은 실리콘 산화막 또는 고유전막으로 형성될 수 있다. 상기 고유전막은 상기 실리콘 산화막보다 유전상수가 큰 유전막을 의미한다. 상기 게이트 도전막은 실리콘막 또는 금속막으로 형성될 수 있다. 또는 상기 게이트 도전막은 실리콘막과 금속실리사이드막의 적층막으로 형성될 수 있다. 상기 게이트 도전막을 패터닝하는 경우에, 상기 게이트 도전막을 보호하기 위하여 캡핑 절연막을 형성할 수 있다. 그 결과, 상기 워드라인들(107) 상에 캡핑 절연막 패턴(109)이 형성될 수 있다. 상기 캡핑 절연막은 실리콘 질화막으로 형성될 수 있다. 상기 워드라인들(107)의 측벽들을 둘러싸는 게이트 스페이서들(111) 을 형성한다. 상기 게이트 스페이서들(111)은 실리콘 질화막으로 형성될 수 있다.
상기 워드라인들(107) 및 상기 소자분리막(103)을 이온주입 마스크들로 사용하여 상기 활성영역(105) 내로 불순물 이온들을 주입하여 공통 드레인 영역 (112d) 및 소스 영역들(112s)을 형성한다. 결과적으로, 상기 활성영역(105)에 하나의 공통 드레인 영역(112d)을 공유하는 한 쌍의 억세스 트랜지스터들이 형성된다. 상기 반도체기판(101)의 전면 상에 제1 층간절연막(113a)을 형성한다. 상기 제1 층간절연막(113a)은 실리콘 산화막으로 형성될 수 있다.
상기 셀 영역(C)의 상기 제1 층간절연막(113a) 내에 상기 소스 영역들(112s) 및 공통 드레인 영역(112d)과 각각 접촉되는 스토리지 노드 콘택 패드들(115a) 및 비트라인 콘택 패드(115b)를 형성한다. 상기 제1 층간절연막(113a) 상에 제2 층간절연막(113b)을 형성한다. 상기 제2 층간절연막(113b)은 실리콘 산화막으로 형성될 수 있다.
도 3b를 참조하면, 상기 제2 층간절연막(113b)을 패터닝하여 상기 비트라인 콘택 패드(115b)를 노출시키는 비트라인 콘택 홀(116a)을 형성한다. 상기 비트라인 콘택 홀(116a)을 갖는 반도체기판의 전면 상에 비트라인용 도전막 및 하드 마스크막을 형성한다. 상기 하드 마스크막 및 상기 비트라인용 도전막을 패터닝하여 상기 워드라인들(107)의 상부를 가로지르는 하드마스크막 패턴(117a) 및 비트라인(116b)을 형성한다. 상기 비트라인(116b)은 상기 비트라인 콘택 홀(116a)을 통하여 상기 비트라인 콘택 패드(115b)와 전기적으로 접속된다. 상기 하드마스크막 패턴(117a)은 실리콘 질화막으로 형성될 수 있다.
상기 비트라인(116b)은 실리콘막 또는 금속막으로 형성될 수 있다. 또는 상기 비트라인(116b)은 타이타늄 질화막(TiN)과 텅스텐막(W)의 적층막으로 형성될 수 있다. 상기 비트라인(116b)의 측벽을 덮는 비트라인 스페이서(117b)가 형성된다. 상기 비트라인 스페이서(117b)는 실리콘 질화막일 수 있다. 상기 비트라인(116b)을 갖는 반도체기판의 전면 상에 제3 층간절연막(113c)을 형성한다. 상기 제3 층간절연막(113c)은 실리콘 산화막일 수 있다. 상기 제1 층간절연막(113a), 상기 제2 층간절연막(113b) 및 상기 제3 층간절연막(113c)은 하부 층간절연막(118)을 구성한다.
상기 셀 영역(C)의 제3 층간절연막(113c) 및 상기 제2 층간절연막(113b)을 패터닝하여 상기 스토리지 노드 콘택 패드들(115a)을 노출시키는 스토리지 노드 콘택 홀들을 형성한다. 이어서, 상기 스토리지 노드 콘택홀들 내에 통상의 방법을 사용하여 스토리지 노드 콘택 플러그들(119)을 형성한다. 상기 스토리지 노드 콘택 플러그들(119)을 갖는 반도체기판의 전면 상에 버퍼 도전막(122)을 형성한다. 상기 버퍼 도전막(122)은 폴리실리콘막으로 형성되는 것이 바람직하다.
도 3c를 참조하면, 상기 버퍼 도전막(도 3b의 122)을 패터닝하여 상기 셀 영역(C)의 하부 층간절연막(118) 상에 버퍼 패드들(123)을 형성함과 동시에 상기 주변 영역(P)의 하부 층간절연막(118) 상에 하부 저항소자(124)를 형성한다. 상기 버퍼 패드들(123)을 형성하는 공정은 미세 선폭을 구현할 수 있는 포토리소그래피 장비를 사용한다. 이에 따라, 상기 하부 저항소자(124)는 미세 선폭을 갖도록 형성될 수 있다. 이와 마찬가지로, 상기 하부 저항소자(124)는 평면도로 보여졌을 때, 미 세 선폭을 갖는 지그재그 라인 형상으로 배열되어 높은 저항값을 갖도록 형성될 수 있다. 상기 버퍼 패드들(123)의 각각은 상기 스토리지 노드 콘택 플러그들(119)과 전기적으로 접속된다. 또한, 각각의 상기 버퍼 패드들(123)은 상기 스토리지 노드 콘택 플러그들(119)의 노출된 상부면을 전부 덮도록 형성되는 것이 바람직하다.
이와는 달리, 상기 버퍼 도전막(도 3b의 122)은 상기 스토리지 노드 콘택 플러그들(119)을 형성하는 공정에 병합될 수 있다. 즉, 상기 스토리지 노드 콘택 홀들을 형성한 후, 상기 스토리지 노드 콘택 홀들을 채우는 스토리지 노드 콘택 플러그용 도전막을 형성한다. 이 경우에, 상기 스토리지 노드 콘택 플러그용 도전막은 상기 제3 층간절연막(113c) 상에서 소정 두께를 갖도록 형성한다. 이후, 통상의 사진 및 식각공정을 수행하여 상기 스토리지 노드 콘택 플러그용 도전막을 패터닝하여 상기 스토리지 노드 콘택 플러그들(119) 및 버퍼 패드들(123)을 일체로 형성할 수 있다.
상기 버퍼 패드들(123)은 이후 설명될 스토리지 노드 전극들과 상기 스토리지 노드 콘택 플러그들(119)과의 콘택 불량을 방지하는 역할을 한다. 또한, 상기 버퍼 패드들(123)을 형성함으로 인하여 스토리지 노드 전극들의 형상 및 배치를 효과적으로 할 수 있다. 상기 버퍼 패드들(123)은 장축 및 단축을 갖는 직사각형 또는 타원형일 수 있다. 예를 들어, 상기 버퍼 패드들(123)의 장축은 상기 워드라인들(109)의 장축과 서로 교차하는 방향성을 가질 수 있다. 그리고, 상기 버퍼 패드들(123)은 그들의 단축 방향을 따라 지그재그 배열을 이룰 수 있다.
상기 버퍼 패드들(123) 및 상기 하부 저항소자(124)를 갖는 반도체기판의 전 면 상에 식각저지막(125)을 형성한다. 상기 식각저지막(125)을 갖는 반도체기판의 전면 상에 몰드 절연막(126)을 형성한다. 상기 몰드 절연막(126)은 실리콘 산화막으로 형성될 수 있다. 상기 식각 저지막(125)은 상기 몰드 절연막(126)에 대하여 식각 선택비를 갖는 것이 바람직하다. 예를 들어, 상기 몰드 절연막(126)이 실리콘 산화막으로 형성되는 경우에, 상기 식각저지막(125)은 실리콘 질화막으로 형성될 수 있다.
상기 몰드 절연막(126) 및 상기 식각저지막(125)을 패터닝하여 상기 버퍼 패드들(123)을 노출시키는 스토리지 노드 전극 홀들을 형성한다. 상기 스토리지 노드 전극 홀들을 갖는 반도체기판의 전면 상에 콘포멀한 스토리지 노드 전극용 도전막을 형성한다. 상기 스토리지 노드 전극용 도전막은 폴리 실리콘막 또는 금속막으로 형성될 수 있다.
이어서, 상기 스토리지 노드 전극용 도전막 상에 상기 스토리지 노드 전극 홀들을 채우는 버퍼 절연막을 형성한다. 상기 버퍼 절연막은 실리콘 산화막으로 형성될 수 있다. 이어서, 상기 몰드 절연막(126)의 상부면이 노출되도록 평탄화공정을 실시한다. 그 결과, 스토리지 노드 전극들(129) 및 버퍼 절연막 패턴들(128)이 형성된다. 상기 스토리지 노드 전극들(129)의 각각은 상기 버퍼 패드들(123)과 전기적으로 접속된다. 상기 스토리지 노드 전극들(129)은 실린더 형상으로 형성될 수 있다. 보다 구체적으로, 상기 스토리지 노드 전극들(129)은 평면상으로 지그재그로 배열될 수 있으며, 상기 스토리지 노드 전극들(129)의 평면 모양은 원형, 타원형 또는 다각형으로 형성될 수 있다. 상기 스토리지 노드 전극들(129)이 지그재그로 배열됨에 따라, 셀 영역(C)에서의 상기 스토리지 노드 전극들(129) 간의 간격을 충분히 확보할 수 있다. 그 결과, 상기 스토리지 노드 전극들(129)의 쓰러짐과 같은 불량 없이 상기 스토리지 노드 전극들(129)의 높이를 증가시킬 수 있다.
도 3d를 참조하면, 상기 몰드 절연막(도 3c의 126) 및 상기 버퍼 절연막 패턴들(도 3c의 128)을 제거한다. 이어서, 상기 스토리지 노드 전극들(129)을 갖는 반도체기판의 전면 상에 콘포멀한 유전막을 형성한다. 상기 유전막은 고유전막(high-k dielectric layer)으로 형성될 수 있다.
예를 들어, 상기 유전막은 실리콘 산화막과 실리콘 질화막의 적층막, 또는 고유전막으로 형성될 수 있다. 보다 구체적으로, 상기 실리콘 산화막과 실리콘 질화막의 적층막은 실리콘 산화막 및 실리콘 질화막의 이중막 또는 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 3중막 일 수 있다. 그리고, 상기 고유전막은 하프늄 산화막(HfO layer), 알루미늄 산화막(AlO layer) , 지르코늄 산화막(ZrO layer), 란타니움 산화막(LaO layer), 탄탈륨 산화막(TaO layer), 타이타늄 산화막(TiO layer), 도우프트 TiO막 및 STO막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막으로 형성될 수 있다.
상기 유전막을 갖는 반도체기판의 전면 상에 도전막(134)을 형성한다. 상기 도전막(134)은 폴리 실리콘막, 또는 타이타늄 질화막(TiN)과 폴리 실리콘막의 적층막으로 형성될 수 있다. 이와는 달리, 상기 도전막(134)은 금속막으로 형성될 수 있다. 보다 구체적으로, 상기 도전막(134)은 타이타늄막(Ti layer), 탄탈륨막(Ta layer) 또는 텅스텐막(W layer)을 포함하는 금속막으로 형성될 수 있고, 또는 이들 금속막과 결합된 2원계 질화막으로 형성될 수 있다. 이에 더하여, 이들 이원계 질화막에 Al 또는 Si 원자가 결합된 3원계 질화막일 수 있다. 예를 들면, 상기 도전막(134)은 Ti막, Ta막, W막, TiN막, TaN막, WN막, TaSiN막, TiSiN막, TaAlN막 및 TiAlN막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막으로 형성될 수 있다.
도 3e를 참조하면, 상기 도전막(도 3d의 134)을 패터닝하여 상기 셀 영역(C)에 플레이트 전극(135)을 형성함과 동시에 상기 주변 영역(P)에 상부 저항소자(136)를 형성한다. 이 경우에, 상기 플레이트 전극(135) 및 상기 상부 저항소자(136)를 형성하면서, 노출된 상기 커패시터용 유전막(도 3d의 131) 및 상기 식각저지막(도 3d의 125)도 같이 패터닝한다. 그 결과, 상기 플레이트 전극(135) 하부에는 제1 식각저지막 패턴(125a) 및 커패시터 유전막(131a)이 형성되고, 상기 상부 저항소자(136)의 하부에는 제2 식각저지막 패턴(125b) 및 저항간 절연막(131b)이 형성된다.
상기 플레이트 전극(135), 상기 커패시터 유전막(131a) 및 상기 스토리지 노드 전극들(129)은 커패시터를 구성한다. 상기 주변 영역(P)의 상부 저항소자(136)는 상기 하부 저항소자(124)의 양단(LE1, LE2)을 제외한 몸체를 덮도록 형성된다.
상기 도전막(도 3d의 134), 상기 커패시터용 유전막(도 3d의 131) 및 상기 식각저지막(도 3d의 125)을 패터닝하는 공정을 진행함에 있어서, 상기 상부 저항소자(136)가 상기 하부 저항소자(124)의 몸체를 덮기 때문에, 상기 패터닝 공정 중에 발생될 수 있는 상기 하부 저항소자(124)의 식각 손상을 방지할 수 있다. 즉, 상기 식각 손상에 의한 상기 하부 저항소자(124)의 두께의 변동을 방지할 수 있다. 그 결과, 상기 하부 저항소자(124)의 두께 변동에 의하여 발생되는 상기 하부 저항소자(124)의 저항 산포를 줄일 수 있다.
상기 도전막(도 3d의 134)을 패터닝하는 공정은 상기 버퍼 패드들(123)을 형성하는 공정에 비하여 큰 선폭을 구현 할 수 있는 포토리소그래피 장비를 사용하여 진행된다. 이에 따라, 상기 상부 저항소자(134)는 상기 하부 저항소자(124)에 비하여 큰 선폭을 갖는다. 상기 셀 영역(C)의 플레이트 전극(135)은 상기 셀 영역(C)의 다수의 커패시터들에 대하여 공통으로 이용되므로, 상기 플레이트 전극(135)을 형성하기 위한 공정에 사용되는 사진 공정은 셀 가장자리(cell edge)를 확보(define)하도록 수행된다. 따라서, 상기 도전막(도 3d의 134)을 패터닝하는 공정은 상기 주변 영역(P)의 상기 상부 저항소자(136)를 형성하는 것에 공정의 초점을 맞추어 진행할 수 있다. 즉, 공정을 진행함에 있어서, 상기 상부 저항소자(136)의 폭을 임의로 조정할 수 있으므로 상기 상부 저항소자(136)의 저항값을 변동시킬 수 있다. 다시 말하면, 상기 상부 저항소자(136)의 저항 가변성을 증가시킬 수 있다.
이어서, 상기 플레이트 전극(135) 및 상기 상부 저항소자(136)를 갖는 반도체기판 상에 상부 층간절연막(137)을 형성한다. 상기 상부 층간절연막(137)은 실리콘 산화막으로 형성될 수 있다. 상기 상부 층간절연막(137)을 관통하는 콘택 플러그들을 형성한다. 보다 구체적으로, 상기 셀 영역(C)의 상부 층간절연막(137) 내에는 상기 플레이트 전극(135)과 연결되는 플레이트 콘택 플러그(141)를 형성한다. 상기 주변 영역(P)의 상부 층간절연막(137) 내에는 상기 하부 저항소자(124)의 일 단(LE1) 및 타단(LE2)과 각각 연결된 하부 저항소자 콘택 플러그(141″) 및 제1 콘택 플러그(141a)를 형성함과 동시에 상기 상부 저항소자(136)의 일단(UE1) 및 타단(UE2)에 각각 연결된 상부 저항소자 콘택 플러그(141′) 및 제2 콘택 플러그(141b)를 형성한다. 상기 콘택 플러그들(141, 141a, 141b, 141′, 141″)은 하나의 절연막을 관통하도록 형성되기 때문에 작은 사이즈로 형성하는 것이 가능하다. 다시 말하면, 저항소자들이 워드라인들이 형성됨과 동시에 형성될 경우, 상기 저항소자들 을금속배선들로 연결하기 위하여는 두꺼운 여러층의 절연막을 관통하는 콘택 플러그들을 형성하여야 한다. 이것은, 작은 사이즈의 콘택 플러그들을 형성하는데 한계가 있다. 본 발명에서와 같이 하나의 절연막을 관통하는 콘택 플러그들은 작은 사이즈로 형성될 수 있다.
상기 상부 층간절연막(137) 상에 금속막을 형성하고, 상기 금속막을 패터닝하여 금속배선들을 형성한다. 보다 구체적으로, 상기 셀 영역(C)의 상기 상부 층간절연막(137) 상에 플레이트 배선(145)을 형성함과 동시에 상기 주변 영역(P)의 상기 상부 층간절연막(137) 상에 각각 제1 금속배선(145a), 제2 금속배선(145b) 및 저항 연결 배선(145′)을 형성한다. 상기 플레이트 배선(145)은 상기 상부 층간절연막(137)을 관통하는 플레이트 콘택 플러그(141)의 상부면과 접촉되어, 상기 플레이트 전극(135)과 전기적으로 접속되도록 형성된다. 상기 제1 금속배선(145a)은 상기 상부 층간절연막(137)을 관통하는 제1 콘택 플러그(141a)의 상부면과 접촉되어, 상기 하부 저항소자(124)의 타단(UE2)과 전기적으로 접속되도록 형성된다. 상기 제2 금속배선(145b)은 상기 상부 층간절연막(137)을 관통하는 제2 콘택 플러그(141b) 의 상부면과 접촉되어, 상기 상부 저항소자의 타단(UE2)과 전기적으로 접속되도록 형성된다. 상기 저항 연결배선(145′)은 상기 상부 층간절연막(137)을 각각 관통하는 상부 저항소자 콘택 플러그(141′) 및 하부 저항소자 콘택 플러그(141″)의 상부면들과 동시에 접촉되도록 형성된다. 그 결과, 상기 하부 저항소자(124)의 일단(LE1) 및 상기 상부 저항소자(136)의 일단(UE1)은 전기적으로 접속된다.
한편, 상기 상부 저항소자 콘택 플러그(141′) 및 상기 하부 저항소자 콘택 플러그(141″)는 하나의 저항소자 콘택 플러그로 형성될 수 있다. 즉, 상기 상부 저항소자의 일단(UE1) 및 상기 하부 저항소자의 일단(LE1)을 동시에 노출시키는 콘택홀을 상기 상부 층간절연막(137) 내에 형성하고, 상기 콘택홀 내에 저항소자 콘택 플러그를 형성할 수 있다.
상기 하부 저항소자(124)가 고저항을 구현하기 위하여 지그재그 라인 형상으로 형성되는 경우에, 상기 상부 저항소자(136)는 다양한 형상으로 상기 하부 저항소자(124)의 양단(LE1, LE2)을 제외한 상기 하부 저항소자(124)의 몸체(body portion)를 덮을 수 있다는 것은 도 2b 및 도 2d를 참조하여 상술한 바 있다.
결과적으로, 상기 상부 저항소자(136)와 상기 하부 저항소자(124)는 직렬 저항으로 연결된다. 상기 하부 저항소자(124)는 후속 공정들에 의한 손상 없이 고저항을 구현할 수 있다. 그리고, 상기 상부 저항소자(136)는 상기 하부 저항소자(124)에 비하여 낮은 저항을 갖지만, 상기 상부 저항소자(136)를 형성하는 공정에 초점을 맞출 수 있기 때문에, 저항 가변성에 대한 장점이 있다. 이에 따라, 상기 하부 저항소자(124) 및 상기 상부 저항소자(136)를 직렬 저항으로 연결함으로써, 원하는 저항값을 갖는 저항소자를 얻을 수 있다.
본 발명의 실시예들에서는 상부 저항소자 및 하부 저항소자가 직렬 저항으로 연결된 고저항값을 갖는 저항소자를 설명하였지만, 이에 국한되지 않는다. 즉, 디램과 같은 반도체소자에서는 다양한 저항값을 갖는 저항소자들이 요구된다. 이에 따라, 본 발명에서 설명된 각각의 하부 저항소자 및 상부 저항소자를 직렬 저항으로 연결하지 않고, 각각 하나의 저항소자로 사용하여, 고저항소자 및 저저항소자등에 다양하게 사용할 수 있다. 보다 구체적으로, 상기 하부 저항소자(124)의 일단 및 상기 상부 저항소자(124)의 일단을 서로 직렬 연결시키지 않고, 상기 하부 저항소자(124)의 일단 및 상기 상부 저항소자(124)를 단독의 저항소자들로 사용할 수 있다. 이 경우에, 상술한 저항 연결배선(145′)은 분리되어, 두 개의 전기적으로 단절된 금속배선들로 형성될 수 있다.
본 발명의 실시예들에서의 상부 저항소자 및 하부 저항소자와 콘택 플러그들에 의하여 연결된 금속배선들 사이에는 하나의 절연막이 개재되어 있다. 이와 같이, 상기 콘택 플러그들은 하나의 절연막을 관통하도록 형성되기 때문에 작은 사이즈로 형성될 수 있다. 이것은, 반도체소자의 고집적화에 유리하다. 또한 상술한 바와 같이, 상부 저항소자 및 하부 저항소자는 실질적으로 동일한 면적 내에 수직 배치될 수 있기 때문에, 반도체소자의 고집적화에 부합될 수 있다.
상술한 바와 같이 본 발명의 실시예에 따르면, 고저항을 구현 할 수 있는 하부 저항소자를 형성하고, 이어서 상기 하부 저항소자가 후속 공정에 의하여 손상을 받지 않도록 상기 하부 저항소자의 몸체를 덮는 상부 저항소자를 형성함으로 인하여 상기 하부 저항소자는 실질적으로 저항 산포 없이 고저항을 구현할 수 있다. 또한, 상부 저항소자는 저항 가변성에 대한 장점이 있다. 이에 따라, 상기 하부 저항소자와 상기 상부 저항소자를 직렬 저항으로 연결시킴으로써, 원하는 저항값을 갖는 저항소자를 얻을 수 있다. 그리고, 상기 상부 저항소자와 상기 하부 저항소자는 실질적으로 동일한 면적 내에 수직 배치될 수 있기 때문에 상기 저항소자들이 차지하는 면적을 줄일 수 있다.

Claims (32)

  1. 셀 영역 및 주변 영역을 갖는 반도체기판;
    상기 반도체기판 상에 배치된 하부 층간절연막;
    상기 셀 영역의 하부 층간절연막 상에 배치된 버퍼 패드;
    상기 버퍼 패드 상에 배치된 스토리지 노드 전극, 상기 스토리지 노드 전극을 덮는 플레이트 전극, 및 그들 사이에 개재된 커패시터 유전막을 구비하는 커패시터;
    상기 주변 영역의 하부 층간절연막 상에 배치된 하부 저항소자;
    상기 하부 저항소자 상부에 상기 하부 저항소자의 양단을 노출시키도록 배치된 상부 저항소자;
    적어도 상기 하부 저항소자 및 상부 저항소자 사이에 개재된 저항간 절연막(inter-resistor insulating layer);
    상기 하부 층간절연막 상에 상기 커패시터, 상기 하부 저항소자 및 상기 상부 저항소자를 덮도록 배치된 상부 층간절연막; 및
    상기 상부 층간절연막 상에 배치되고, 상기 상부 층간절연막을 관통하여 상기 하부 저항소자의 일단 및 상기 상부 저항소자의 일단에 전기적으로 연결된 저항소자 콘택 플러그와 접하는 저항 연결 배선을 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 하부 저항소자는 상기 버퍼 패드와 동일 공정단계에서 형성되는 것을 특징으로 하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 하부 저항소자 및 버퍼 패드는 폴리 실리콘막인 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 상부 저항소자는 상기 플레이트 전극과 동일 공정 단계에서 형성되는 것을 특징으로 하는 반도체소자.
  5. 제 4 항에 있어서,
    상기 상부 저항소자 및 플레이트 전극은 폴리 실리콘막, 타이타늄 질화막과 폴리 실리콘막의 적층막, 타이타늄막, 탄탈륨막, 텅스텐막 또는 금속질화막인 것을 특징으로 하는 반도체소자.
  6. 제 5 항에 있어서,
    상기 금속질화막은 TiN막, TaN막, WN막, TaSiN막, TiSiN막, TaAlN막 및 TiAlN막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막인 것을 특징으로 하는 반도체소자.
  7. 제 1 항에 있어서,
    상기 저항간 절연막은 상기 커패시터 유전막과 동일 공정단계에서 형성되는 것을 특징으로 하는 반도체소자.
  8. 제 7 항에 있어서,
    상기 커패시터 유전막 및 저항간 절연막은 실리콘 산화막과 실리콘 질화막의 적층막, 또는 고유전막인 것을 특징으로 하는 반도체소자.
  9. 제 8 항에 있어서,
    상기 고유전막은 하프늄 산화막(HfO layer), 알루미늄 산화막(AlO layer) , 지르코늄 산화막(ZrO layer), 란타니움 산화막(LaO layer), 탄탈륨 산화막(TaO layer), 타이타늄 산화막(TiO layer), 도우프트 TiO막 및 STO막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막인 것을 특징으로 하는 반도체소자.
  10. 제 1 항에 있어서,
    상기 셀 영역의 커패시터 유전막 및 상기 하부 층간절연막 사이에 개재된 제1 식각저지막 패턴; 및
    상기 주변 영역의 상기 하부 저항소자 및 상기 저항간 절연막 사이에 개재되고, 상기 제1 식각저지막 패턴과 동일 공정단계에서 형성된 제2 식각저지막 패턴을 더 포함하는 반도체소자.
  11. 제 10 항에 있어서,
    상기 제1 식각저지막 패턴 및 제2 식각저지막 패턴은 실리콘 질화막인 것을 특징으로 하는 반도체소자.
  12. 제 1 항에 있어서,
    상기 상부 층간절연막을 관통하여 상기 하부 저항소자의 타단에 전기적으로 연결된 제 1 콘택 플러그와 접하도록 상기 상부 층간절연막 상에 배치된 제1 금속배선; 및
    상기 상부 층간절연막을 관통하여 상기 상부 저항소자의 타단에 전기적으로 연결된 제2 콘택 플러그와 접하도록 상기 상부 층간절연막 상에 배치된 제2 금속배선을 더 포함하는 반도체소자.
  13. 제 1 항에 있어서,
    상기 저항 소자 콘택 플러그는 상기 상부 층간절연막을 관통하여 상기 하부 저항소자의 일단 및 상기 저항소자의 일단에 각각 전기적으로 연결된 하부 저항소자 콘택 플러그 및 상부 저항 소자 콘택 플러그를 포함하는 것을 특징으로 하는 반도체소자.
  14. 제 1 항에 있어서,
    평면도로부터 보여졌을 때, 상기 하부 저항소자는 지그재그 라인 형상을 갖는 것을 특징으로 하는 반도체소자.
  15. 제 1 항에 있어서,
    평면도로부터 보여졌을 때, 상기 상부 저항소자는 하나의 판(plate) 형상을 갖는 것을 특징으로 하는 반도체소자.
  16. 제 1 항에 있어서,
    평면도로부터 보여졌을 때, 상기 상부 저항소자는 상기 하부 저항소자의 폭보다 큰 폭을 갖는 지그재그 라인 형상을 갖는 것을 특징으로 하는 반도체소자.
  17. 제 1 항에 있어서,
    평면도로부터 보여졌을 때, 상기 상부 저항소자는 병렬 저항인 것을 특징으로 하는 반도체소자.
  18. 셀 영역 및 주변 영역을 갖는 반도체기판을 준비하고,
    상기 반도체기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 상에 버퍼 도전막을 형성하고,
    상기 버퍼 도전막을 패터닝하여 상기 셀 영역의 하부 층간절연막 상에 버퍼 패드를 형성함과 동시에 상기 주변 영역의 하부 층간절연막 상에 하부 저항소자를 형성하고,
    상기 버퍼 패드 상에 스토리지 노드 전극을 형성하고,
    상기 스토리지 노드 전극을 갖는 반도체기판의 전면 상에 유전막 및 도전막을 차례로 형성하고,
    상기 도전막 및 유전막을 패터닝하여 상기 셀 영역에 커패시터 유전막 및 플레이트 전극을 형성함과 동시에 상기 주변 영역에 상기 하부 저항소자의 양단을 노출시키도록 차례로 적층된 저항간 절연막 및 상부 저항소자를 형성하고,
    상기 플레이트 전극 및 상기 상부 저항소자를 갖는 반도체기판 상의 전면에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막 내에 상기 하부 저항소자의 일단 및 상기 상부 저항소자의 일단에 전기적으로 연결되는 저항소자 콘택 플러그를 형성하고,
    상기 상부 층간절연막 상에 상기 저항소자 콘택 플러그와 접하는 저항 연결 배선을 형성하는 것을 포함하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 스토리 노드 전극을 형성하기 전에 상기 버퍼 패드 및 상기 하부 저항소자를 갖는 반도체기판 상의 전면에 식각저지막을 형성하는 것을 더 포함하되, 상기 도전막 및 유전막을 패터닝하는 것은 상기 식각저지막을 패터닝하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 식각저지막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 저항소자 콘택 플러그를 형성하는 것은, 상기 상부 층간절연막을 관통하여 상기 하부 저항소자의 일단 및 상기 저항소자의 일단에 각각 전기적으로 연결된 하부 저항소자 콘택 플러그 및 상부 저항 소자 콘택 플러그를 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 18 항에 있어서,
    상기 저항소자 콘택 플러그를 형성함과 동시에, 상기 상부 층간절연막을 관통하여 상기 하부 저항 소자의 타단 및 상기 상부 저항 소자의 타단에 각각 전기적으로 연결되는 제1 콘택 플러그 및 제2 콘택 플러그를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 저항 연결 배선을 형성하는 것은, 상기 상부 층간절연막 상에 상기 제1 콘택 플러그 및 상기 제2 콘택 플러그와 각각 접하는 제1 금속배선 및 제2 금속배 선을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 18 항에 있어서,
    평면도로부터 보여졌을 때, 상기 하부 저항소자는 지그재그 라인 형상을 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제 18 항에 있어서,
    평면도로부터 보여졌을 때, 상기 상부 저항소자는 하나의 판(plate) 형상으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  26. 제 18 항에 있어서,
    평면도로부터 보여졌을 때, 상기 상부 저항소자는 상기 하부 저항소자의 폭보다 큰 폭을 갖는 지그재그 라인 형상으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  27. 제 18 항에 있어서,
    평면도로부터 보여졌을 때, 상기 상부 저항소자는 병렬 저항 구조 형상으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  28. 제 18 항에 있어서,
    상기 버퍼 도전막은 폴리 실리콘막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  29. 제 18 항에 있어서,
    상기 도전막은 폴리 실리콘막, 타이타늄 질화막과 폴리 실리콘막의 적층막, 타이타늄막, 탄탈륨막, 텅스텐막 또는 금속질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  30. 제 29 항에 있어서,
    상기 금속질화막은 TiN막, TaN막, WN막, TaSiN막, TiSiN막, TaAlN막 및 TiAlN막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  31. 제 18 항에 있어서,
    상기 유전막은 실리콘 산화막과 실리콘 질화막의 적층막, 또는 고유전막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 고유전막은 하프늄 산화막(HfO layer), 알루미늄 산화막(AlO layer) , 지르코늄 산화막(ZrO layer), 란타니움 산화막(LaO layer), 탄탈륨 산화막(TaO layer), 타이타늄 산화막(TiO layer), 도우프트 TiO막 및 STO막으로 이루어진 일 군으로부터 선택된 적어도 하나의 막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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