TW202343744A - 半導體記憶體裝置 - Google Patents

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安濬爀
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Abstract

本發明提供一種半導體記憶體裝置，包含：半導體基底；裝置隔離層，界定主動部分，位於半導體基底中；位元線結構，與主動部分相交，位於半導體基底上；第一導電墊，位於位元線結構與主動部分之間；位元線接觸圖案，位於第一導電墊與位元線結構之間；第一位元線接觸間隔件，覆蓋第一導電墊的第一側壁；以及第二位元線接觸間隔件，覆蓋第一導電墊的第二側壁，其中第一導電墊具有與主動部分的頂部表面接觸的平坦底部表面，且第一位元線接觸間隔件的寬度不同於第二位元線接觸間隔件的寬度。

Description

半導體存儲裝置
相關申請的交叉參考
此專利申請案主張2022年4月29日在韓國智慧財產局申請的韓國專利申請案第10-2022-0053400號的優先權，其全部內容特此以引用的方式併入。
實施例是關於一種半導體記憶體裝置。
半導體裝置已經高度整合以提供極佳效能及低製造成本。半導體裝置的積體密度可直接影響半導體裝置的成本，藉此引起對高度整合半導體裝置的需求。二維（2D）或平面半導體裝置的積體密度可主要由單位記憶體單元佔據的面積判定，且因此2D或平面半導體裝置的積體密度可極大地受形成精細圖案的技術影響。可使用極其高價格的設備形成精細圖案，但2D半導體裝置的積體密度繼續增加仍為受限的。因此，半導體記憶體裝置已發展以改良其積體密度、電阻以及電流驅動能力。
實施例可藉由提供半導體記憶體裝置實現，所述半導體記憶體裝置包含：半導體基底；裝置隔離層，界定主動部分，位於半導體基底中；位元線結構，與主動部分相交，位於半導體基底上；第一導電墊，位於位元線結構與主動部分之間；位元線接觸圖案，位於第一導電墊與位元線結構之間；第一位元線接觸間隔件，覆蓋第一導電墊的第一側壁；以及第二位元線接觸間隔件，覆蓋第一導電墊的第二側壁，其中第一導電墊具有與主動部分的頂部表面接觸的平坦底部表面，且第一位元線接觸間隔件的寬度不同於第二位元線接觸間隔件的寬度。
實施例可藉由提供半導體記憶體裝置實現，所述半導體記憶體裝置包含：半導體基底；裝置隔離層，界定主動部分，位於半導體基底中；第一接墊絕緣圖案，位於半導體基底上且在平面視圖中位於主動部分之間；第一導電墊，位於半導體基底上且位於在第一方向上彼此鄰近的第一接墊絕緣圖案之間；第二導電墊，位於半導體基底上且位於第一導電墊與第一接墊絕緣圖案之間；位元線結構，位於第一導電墊上，在第二方向上延伸且與主動部分相交；位元線接觸圖案，位於位元線結構與第一導電墊之間；以及內埋接觸圖案，位於第二導電墊上，其中第一導電墊及第二導電墊各自具有位於實質上相同的層級處的平坦底部表面，且第一導電墊具有與位元線接觸圖案的側壁對準的側壁。
實施例可藉由提供半導體記憶體裝置實現，所述半導體記憶體裝置包含：半導體基底；裝置隔離層，界定主動部分，位於半導體基底中；字元線結構，內埋於半導體基底中，在第一方向上延伸且與主動部分相交，字元線結構中的各者包含：字元線；閘極頂蓋圖案，位於字元線上；以及閘極絕緣圖案，位於半導體基底與字元線之間；第一接墊絕緣圖案，其中的各者位於半導體基底上且位於在平面視圖中在第一方向上彼此鄰近的主動部分的末端部分之間；第二接墊絕緣圖案，在字元線結構上在第一方向上延伸；位元線結構，與字元線結構相交且在與第一方向相交的第二方向上延伸；第一導電墊，位於位元線結構與主動部分之間；位元線接觸圖案，位於位元線結構與第一導電墊之間；第二導電墊，位於半導體基底上且位於主動部分的末端部分上；位元線間隔件，位於位元線結構的側壁上；以及內埋接觸圖案，位於第二導電墊上，其中第一導電墊及第二導電墊各自具有平坦底部表面，第一導電墊的底部表面及第二導電墊的底部表面各自位於與閘極頂蓋圖案的頂部表面實質上相同的層級處，且第一導電墊具有與位元線接觸圖案的側壁及位元線結構的側壁中的至少一者對準的側壁。
實施例可藉由提供製造半導體記憶體裝置的方法實現，所述方法包含：形成界定主動部分，位於半導體基底中的裝置隔離層；形成半導體基底中的字元線結構以使得字元線結構在第一方向上延伸且與主動部分相交；形成覆蓋半導體基底的頂部表面的接墊導電層；形成穿透接墊導電層的第一接墊絕緣圖案以使得當以平面視圖查看時，第一接墊絕緣圖案中的各者位於在第一方向上彼此鄰近的主動部分的末端部分之間；形成第二接墊絕緣圖案，所述第二接墊絕緣圖案穿透接墊導電層且在字元線結構上在第一方向上延伸；在接墊導電層上形成緩衝絕緣層；形成穿透緩衝絕緣層的開口以曝露接墊導電層的頂部表面，以使得開口對應於主動部分的中心部分；形成填充開口的接觸導電層；在緩衝絕緣層及接觸導電層上形成位元線結構以使得位元線結構在與第一方向相交的第二方向上延伸；以及在位元線結構的側壁上形成位元線間隔件，其中形成位元線結構包含：圖案化接觸導電層及接墊導電層以在主動部分的中心部分上形成第一導電墊且在第一導電墊與位元線結構之間形成接觸圖案。
圖1為示出根據一些實施例的半導體記憶體裝置的平面視圖。圖2A為沿著圖1的線A-A'及線B-B'截取的橫截面視圖。圖2B為沿著圖1的線C-C'及線D-D'截取的橫截面視圖。圖3A至圖3E為圖2A的部分『P』的放大視圖。圖4A及圖4B為示出根據一些實施例的半導體記憶體裝置的部分的平面視圖。
參考圖1、圖2A以及圖2B，界定主動部分ACT的裝置隔離層101可位於半導體基底100中。半導體基底100可為例如矽基底、鍺基底或矽鍺基底。裝置隔離層101可包含例如氧化矽、氮化矽或氮氧化矽。裝置隔離層101的頂部表面可與半導體基底100的頂部表面共面。如本文中所使用，術語「或（or）」並非排他性術語，例如，「A或B」將包含A、B或A及B。
在實施中，主動部分ACT可在平面視圖中具有矩形形狀（或桿形狀），且可二維地配置於第一方向D1及與第一方向D1相交的第二方向D2（例如，垂直於第一方向D1）上。當以平面視圖查看時，主動部分ACT可以鋸齒形式配置，且主動部分ACT中的各者可在相對於第一方向D1及第二方向D2的傾斜方向上具有縱向軸（或長軸）。
字元線結構WLS可與半導體基底100中的主動部分ACT相交且可在第一方向D1上延伸。字元線結構WLS中的各者可包含字元線WL、半導體基底100與字元線WL之間的閘極絕緣圖案103以及字元線WL上的閘極頂蓋圖案105。
字元線WL可位於半導體基底100中且可在第一方向D1上延伸以在以平面視圖查看時與主動部分ACT及裝置隔離層101相交。主動部分ACT中的各者可與一對字元線WL相交。字元線WL的頂部表面可低於半導體基底100的頂部表面。字元線WL的底部表面的高度可取決於其下方的材料而變化。在實施中，字元線WL的底部表面的一部分在主動部分ACT上的高度可高於字元線WL的底部表面的一部分在裝置隔離層101上的高度。閘極頂蓋圖案105的頂部表面可與半導體基底100的頂部表面及裝置隔離層101的頂部表面實質上共面。
字元線WL可包含導電材料。閘極絕緣圖案103可包含例如氧化矽、氮化矽、氮氧化矽或高k介電材料。在實施中，閘極頂蓋圖案105可包含例如氮化矽層或氮氧化矽層。
第一摻雜劑區1a及第二摻雜劑區1b可位於字元線WL中的各者的兩側處的主動部分ACT中的各者中。第一摻雜劑區1a及第二摻雜劑區1b的底部表面可位於距主動部分ACT的頂部表面的預定深度處。第一摻雜劑區1a可位於字元線WL之間的主動部分ACT中的各者的中心部分中，且第二摻雜劑區1b可與第一摻雜劑區1a間隔開且可分別位於主動部分ACT中的各者的末端部分中。第一摻雜劑區1a及第二摻雜劑區1b可摻雜有導電性類型與半導體基底100的導電性類型相對的摻雜劑。
第一導電墊113a及第二導電墊113b可位於半導體基底100的頂部表面上。
第一導電墊113a中的各者可連接至主動部分ACT中的各者的第一摻雜劑區1a。第二導電墊113b可分別連接至主動部分ACT中的各者的第二摻雜劑區1b。第一導電墊113a及第二導電墊113b可包含摻雜有摻雜劑或金屬（例如，鈦、鎢或鉭）的半導體材料。
第二導電墊113b可與第一導電墊113a橫向地（或水平地）間隔開。
在實施中，參考圖3A，第一導電墊113a可具有彼此相對的第一側壁S1及第二側壁S2。在實施中，第一導電墊113a的第一側壁S1與鄰近於其的第二導電墊113b之間的距離a1可實質上等於第一導電墊113a的第二側壁S2與鄰近於其的第二導電墊113b之間的距離a2。
在實施中，參考圖3C及圖4A，第一導電墊113a的第一側壁S1與鄰近於其的第二導電墊113b之間的距離a1可不同於第一導電墊113a的第二側壁S2與鄰近於其的第二導電墊113b之間的距離a2。在實施中，第一導電墊113a的第一側壁S1與第二導電墊113b之間的距離a1可大於第一導電墊113a的第二側壁S2與第二導電墊113b之間的距離a2。
第一導電墊113a及第二導電墊113b中的各者可具有平坦底部表面且可與半導體基底100的頂部表面直接接觸。在實施中，第一導電墊113a及第二導電墊113b的底部表面可位於與半導體基底100的頂部表面實質上相同的層級處。
在實施中，第一導電墊113a及第二導電墊113b的頂部表面可位於實質上相同的層級處，如圖3A中所示出。在實施中，參考圖3B，第一導電墊113a的頂部表面可位於較第二導電墊113b的頂部表面更低的層級處。在實施中，第一導電墊113a的厚度T1（在豎直方向上）可小於第二導電墊113b的厚度T2。
位元線間隔件SS及位元線接觸間隔件162可位於第一導電墊113a的兩側處。在實施中，位元線間隔件SS及位元線接觸間隔件162的部分可位於第一導電墊113a與第二導電墊113b之間。
第一接墊絕緣圖案121中的各者可位於半導體基底100上的彼此鄰近的兩個主動部分ACT的末端部分之間。在實施中，第一接墊絕緣圖案121中的各者可位於在第一方向D1上彼此鄰近的第二摻雜劑區1b之間。第一接墊絕緣圖案121的底部表面可位於較半導體基底100的頂部表面或裝置隔離層101的頂部表面更低的層級處。當以平面視圖查看時，第一接墊絕緣圖案121可以鋸齒形式或蜂巢形式配置。當以平面視圖查看時，第一接墊絕緣圖案121中的各者可具有矩形形狀或平行四邊形形狀。
第二接墊絕緣圖案123可在字元線結構WLS上在第一方向D1上延伸。第二接墊絕緣圖案123的底部表面可位於與第一導電墊113a及第二導電墊113b的底部表面實質上相同的層級處。
第一導電墊113a可位於在第一方向D1上彼此鄰近的第一接墊絕緣圖案121之間且位於在第二方向D2上彼此鄰近的第二接墊絕緣圖案123之間。在實施中，第一接墊絕緣圖案121及第二接墊絕緣圖案123可包含例如氮化矽層或氮氧化矽層。
第一緩衝絕緣層131及第一緩衝絕緣層131上的第二緩衝絕緣層133可位於第一接墊絕緣圖案121及第二接墊絕緣圖案123上。在實施中，第一緩衝絕緣層131可為氧化矽層，且第二緩衝絕緣層133可為氮化矽層。在實施中，可提供第一緩衝絕緣層131及第二緩衝絕緣層133中的僅一者。當以平面視圖查看時，第一緩衝絕緣層131及第二緩衝絕緣層133中的各者可具有島形狀。在實施中，第一緩衝絕緣層131及第二緩衝絕緣層133可覆蓋彼此鄰近的兩個主動部分ACT的末端部分及其間的裝置隔離層101的一部分。
在實施中，位元線結構BLS可在半導體基底100上在第二方向D2上延伸且可與字元線WL相交。
位元線結構BLS中的各者可包含依序堆疊的多晶矽圖案141、金屬圖案151以及硬遮罩圖案153。第一緩衝絕緣層131及第二緩衝絕緣層133可位於多晶矽圖案141與第一接墊絕緣圖案121及第二接墊絕緣圖案123之間。在實施中，可省略第一導電墊113a上的多晶矽圖案141。金屬圖案151可包含導電金屬氮化物（例如，氮化鈦或氮化鉭）或（例如非化合的）金屬（例如，鎢、鈦或鉭）。硬遮罩圖案153可包含絕緣材料，諸如氮化矽或氮氧化矽。
參考圖3A，位元線結構BLS中的各者可更包含多晶矽圖案141與金屬圖案151之間的矽化物圖案149。矽化物圖案149可包含例如矽化鈦、矽化鈷或矽化鎳。
位元線接觸圖案147可位於第一導電墊113a中的各者與對應位元線結構BLS的金屬圖案151之間。位元線接觸圖案147可包含摻雜有摻雜劑的多晶矽。位元線接觸圖案147的頂部表面可位於與位元線結構BLS的多晶矽圖案141的頂部表面實質上相同的層級處。
在實施中，參考圖4A，位元線接觸圖案147可位於界定於第一緩衝絕緣層131及第二緩衝絕緣層133中的開口OP中。在實施中，參考圖4B，位元線接觸圖案147可位於界定於第一緩衝絕緣層131及第二緩衝絕緣層133中的開口OP之間。
在實施中，位元線接觸圖案147可具有與金屬圖案151的側壁及第一導電墊113a的側壁對準的側壁。在實施中，位元線接觸圖案147可具有在第一方向D1上的寬度，所述寬度實質上等於位元線結構BLS在第一方向D1上的寬度及第一導電墊113a在第一方向D1上的寬度。位元線接觸圖案147在第二方向D2上的長度可大於第一導電墊113a在第二方向D2上的長度。
位元線接觸間隔件162可位於第一導電墊113a的兩個側壁上。位元線接觸間隔件162可由絕緣材料形成。在實施中，位元線接觸間隔件162中的各者可包含氧化矽層、氮化矽層或氮氧化矽層。在實施中，位元線接觸間隔件162中的各者在某些實施例中可由多層形成。
參考圖3A及圖3C，位元線接觸間隔件162可具有實質上平坦的底部表面。位元線接觸間隔件162的底部表面可位於與第一導電墊113a的兩側實質上相同的層級處。
參考圖3C，位元線接觸間隔件162在第一導電墊113a的第一側壁S1上的寬度可不同於位元線接觸間隔件162在第一導電墊113a的第二側壁S2上的寬度。
在實施中，根據圖3D及圖3E的實施例，位元線接觸間隔件162的底部表面可位於較第一導電墊113a的底部表面更低的層級處。參考圖3D，第一導電墊113a的第一側壁S1的一側處的位元線接觸間隔件162的底部表面可位於較第一導電墊113a的第二側壁S2的一側處的位元線接觸間隔件162的底部表面更低的層級處。參考圖3E，位元線接觸間隔件162可具有圓形底部表面。位元線接觸間隔件162中的至少一者可具有主動部分ACT（亦即，第一摻雜劑區1a）上的第一厚度（例如，在豎直方向上）及裝置隔離層101上的第二厚度，所述厚度彼此不同。
在實施中，位元線間隔件SS可位於位元線結構BLS的兩個側壁上。位元線間隔件SS可沿著位元線結構BLS的側壁在第二方向D2上延伸。位元線間隔件SS可位於內埋接觸圖案BC與位元線結構BLS的側壁之間且位於柵圖案175與位元線結構BLS的側壁之間。
位元線間隔件SS中的各者可包含氧化矽層、氮化矽層或氮氧化矽層。在實施中，位元線間隔件SS可形成為多層。在實施中，位元線間隔件SS中的各者可包含依序形成於位元線結構BLS的側壁上的第一間隔件161及第二間隔件163。第一間隔件161及第二間隔件163可包含相對於彼此具有蝕刻選擇性的絕緣材料。在實施中，第一間隔件161可包含氧化矽，且第二間隔件163可包含氮化矽。在實施中，第一間隔件161可覆蓋位元線接觸圖案147的側壁及第一導電墊113a的側壁。在實施中，位元線間隔件SS可包含絕緣層之間的氣隙。
內埋接觸圖案BC可分別位於第二導電墊113b上。內埋接觸圖案BC可位於彼此鄰近的位元線結構BLS之間。內埋接觸圖案BC可包含例如摻雜有摻雜劑或金屬材料的多晶矽。內埋接觸圖案BC可分別電連接至第二摻雜劑區1b。當以平面視圖查看時，內埋接觸圖案BC中的各者可位於字元線WL之間及位元線結構BLS之間。
當以平面視圖查看時，內埋接觸圖案BC可彼此間隔開，且可二維地配置。在實施中，配置於第一方向D1上的內埋接觸圖案BC可藉由其間的位元線結構BLS而彼此間隔開。配置於第二方向D2上的內埋接觸圖案BC可藉由其間的柵圖案175而彼此間隔開。內埋接觸圖案BC中的各者可填充由在第一方向D1上彼此鄰近的位元線結構BLS及在第二方向D2上彼此鄰近的柵圖案175界定的空間。內埋接觸圖案BC的頂部表面可位於較柵圖案175的頂部表面及位元線結構BLS的頂部表面更低的層級處。內埋接觸圖案BC的頂部表面可位於較位元線結構BLS的金屬圖案151的頂部表面更低的層級處。
內埋接觸圖案BC的底部表面可分別與第二導電墊113b的頂部表面直接接觸。在實施中，內埋接觸圖案BC可藉由位元線接觸間隔件162與第一導電墊113a及位元線接觸圖案147電絕緣。柵圖案175可在位元線結構BLS之間在第二方向D2上彼此間隔開。柵圖案175中的各者可位於第二方向D2上彼此鄰近的內埋接觸圖案BC之間。當以平面視圖查看時，柵圖案175可與字元線結構WLS重疊，且柵圖案175可位於第二接墊絕緣圖案123上。柵圖案175的頂部表面可位於與位元線結構BLS的頂部表面實質上相同的層級處。柵圖案175可包含絕緣材料，例如氮化矽。
著陸墊LP可分別位於內埋接觸圖案BC上。著陸墊LP可分別電連接至內埋接觸圖案BC。
著陸墊LP中的各者可包含填充位元線結構BLS之間及柵圖案175之間的空間的下部部分，以及自下部部分延伸至位元線結構BLS的一部分上的上部部分。在實施中，當以平面視圖查看時，著陸墊LP的上部部分可與位元線結構BLS的部分重疊。著陸墊LP的上部部分中的各者可覆蓋位元線結構BLS的硬遮罩圖案153的頂部表面且可具有大於內埋接觸圖案BC的寬度的寬度（例如，當在同一方向上量測時）。在實施中，著陸墊LP的上部部分的寬度可大於位元線結構BLS之間的距離或位元線結構BLS的寬度。如上文所描述，著陸墊LP的上部部分可延伸至位元線結構BLS上，且著陸墊LP的頂部表面的面積可增加。
著陸墊LP的頂部表面可位於較位元線結構BLS的頂部表面更高的層級處，且著陸墊LP的底部表面可位於較位元線結構BLS的頂部表面更低的層級處。在實施中，著陸墊LP的底部表面可位於較位元線結構BLS的金屬圖案151的頂部表面更低的層級處。
當以平面視圖查看時，著陸墊LP的上部部分可具有橢圓形形狀，所述橢圓形形狀具有縱向軸（或長軸）及短軸，且著陸墊LP的上部部分可在相對於第一方向D1及第二方向D2的傾斜方向上具有縱向軸。在實施中，著陸墊LP的上部部分可具有（例如）圓形菱形形狀、圓形梯形形狀或圓形四邊形形狀。
著陸墊LP中的各者可包含障壁金屬圖案181及金屬圖案183。障壁金屬圖案181可包含導電金屬氮化物（例如，氮化鈦、氮化鉭或氮化鎢）。金屬圖案183可包含金屬（例如，鎢、鈦或鉭）。
在實施中，金屬矽化物層（例如，矽化鈦、矽化鈷、矽化鎳、矽化鎢、矽化鉑或矽化鉬）可位於障壁金屬圖案181與內埋接觸圖案BC之間。
凹槽絕緣圖案190可填充著陸墊LP的上部部分之間的空間。凹槽絕緣圖案190可具有圓形底部表面，且凹槽絕緣圖案190的底部表面可與位元線間隔件SS的部分接觸。凹槽絕緣圖案190的頂部表面可與著陸墊LP的頂部表面共面。
凹槽絕緣圖案190可與著陸墊LP及位元線結構BLS的硬遮罩圖案153直接接觸。凹槽絕緣圖案190可包含氧化矽層、氮化矽層或氮氧化矽層。凹槽絕緣圖案190可形成為單層或多層。
資料儲存圖案DSP可分別位於著陸墊LP上。資料儲存圖案DSP可分別經由著陸墊LP及內埋接觸圖案BC電連接至第二摻雜劑區1b。資料儲存圖案DSP中的各者可自著陸墊LP中的對應者的下部部分橫向偏移且可與對應著陸墊LP的一部分接觸。在實施中，當以平面視圖查看時，資料儲存圖案DSP可以蜂巢形式或鋸齒形式配置。
在實施中，資料儲存圖案DSP中的各者可為電容器，且可包含下部電極及上部電極以及其間的介電層。在實施中，資料儲存圖案DSP中的各者可為可藉由施加至其的電脈衝而在兩個電阻狀態之間切換的可變電阻圖案。在實施中，資料儲存圖案DSP可包含其中晶體狀態可取決於電流、鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁性材料或反鐵磁材料的量而改變的相變材料。
圖5A至圖14A為根據一些實施例的製造半導體記憶體裝置的方法中的階段的平面視圖。圖5B至圖14B為分別沿著圖5A至圖14A的線A-A'及線B-B'截取的橫截面視圖。圖5C至圖14C為分別沿著圖5A至圖14A的線C-C'及線D-D'截取的橫截面視圖。圖6D至圖11D為根據一些實施例的製造半導體記憶體裝置的方法中的階段的平面視圖。
參考圖5A、圖5B以及圖5C，界定主動部分ACT的裝置隔離層101可形成於半導體基底100中。
裝置隔離層101的形成可包含：在半導體基底100上形成蝕刻遮罩；使用蝕刻遮罩蝕刻半導體基底100以形成溝槽；形成填充溝槽的絕緣層；以及平坦化絕緣層以曝露半導體基底100的頂部表面。裝置隔離層101可包含絕緣材料。在實施中，裝置隔離層101可包含氧化矽、氮化矽或氮氧化矽。半導體基底100可包含矽或鍺。
在實施中，主動部分ACT可具有矩形形狀（或桿形狀）且可二維地配置於第一方向D1及第二方向D2上。當以平面視圖查看時，主動部分ACT可以鋸齒形式配置，且主動部分ACT中的各者可在相對於第一方向D1及第二方向D2的傾斜方向上具有縱向軸（或長軸）。
在第一方向D1上延伸的多個字元線結構WLS可形成於半導體基底100中。
在實施中，主動部分ACT及裝置隔離層101可經圖案化以形成在第一方向D1上延伸的閘極凹槽區102，且字元線WL可形成於閘極凹槽區102中，其中閘極絕緣層在字元線WL與閘極凹槽區102的內部表面之間。閘極凹槽區102的底部表面可位於裝置隔離層101的底部表面上方。字元線WL的頂部表面可位於裝置隔離層101的頂部表面下方。
在實施中，閘極絕緣層可包含高k介電層、氧化矽層、氮化矽層或氮氧化矽層。在實施中，高k介電層可包含例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。
閘極頂蓋圖案105可形成於形成字元線WL的閘極凹槽區102中。閘極頂蓋圖案105的頂部表面可位於與半導體基底100的頂部表面及裝置隔離層101的頂部表面實質上相同的層級處。閘極頂蓋圖案105可由不同於裝置隔離層101的絕緣材料的絕緣材料形成。在實施中，閘極頂蓋圖案105可包含氮化矽層或氮氧化矽層。
在形成字元線結構WLS之後，第一摻雜劑區1a及第二摻雜劑區1b可形成於字元線結構WLS中的各者的兩側處的主動部分ACT中。第一摻雜劑區1a及第二摻雜劑區1b可藉由執行離子植入製程而形成，且可具有與主動部分ACT的導電性類型相對的導電性類型。第一摻雜劑區1a可位於主動部分ACT中的各者的中心部分中，且第二摻雜劑區1b可分別位於主動部分ACT中的各者的末端部分中。
參考圖6A、圖6B以及圖6C，接墊導電層110可形成於半導體基底100的整個頂部表面上。接墊導電層110可直接沈積於半導體基底100的頂部表面、裝置隔離層101的頂部表面以及字元線結構WLS的頂部表面上。接墊導電層110可由摻雜有摻雜劑的半導體層（例如，摻雜多晶矽層）形成。
接下來，第一接墊絕緣圖案121可經形成以穿透接墊導電層110。第一接墊絕緣圖案121的形成可包含：在接墊導電層110上形成遮罩圖案；使用遮罩圖案作為蝕刻遮罩來異向性蝕刻接墊導電層110以形成曝露裝置隔離層101的頂部表面的孔；形成填充孔的絕緣層；以及平坦化絕緣層以曝露接墊導電層110的頂部表面。此處，裝置隔離層101的由孔曝露的頂部表面的部分可在接墊導電層110的異向性蝕刻製程中凹陷。因此，第一接墊絕緣圖案121的底部表面可位於較半導體基底100的頂部表面及裝置隔離層101的頂部表面更低的層級處。第一接墊絕緣圖案121的頂部表面可藉由平坦化製程與接墊導電層110的頂部表面實質上共面。在實施中，第一接墊絕緣圖案121可包含氮化矽層或氮氧化矽層。
當以平面視圖查看時，第一接墊絕緣圖案121可以鋸齒形式或蜂巢形式配置。第一接墊絕緣圖案121中的各者可位於在第一方向D1上彼此鄰近的第二摻雜劑區1b之間。在實施中，第一接墊絕緣圖案121中的各者可位於彼此鄰近的字元線結構WLS之間。
在實施中，參考圖6D，第一接墊絕緣圖案121可具有在相對於第一方向D1及第二方向D2的傾斜或斜方向上延伸的線形狀。第一接墊絕緣圖案121中的各者可在彼此鄰近的第二摻雜劑區1b之間通過。
參考圖7A、圖7B以及圖7C，在形成第一接墊絕緣圖案121之後，接墊導電層110可經圖案化以形成多個接墊導電圖案111。接墊導電圖案111可經形成以在第一方向D1及第二方向D2上彼此間隔開。
接墊導電圖案111的形成可包含：在接墊導電層110上形成在第一方向D1上延伸的遮罩圖案；以及使用遮罩圖案作為蝕刻遮罩來異向性地蝕刻接墊導電層110以曝露閘極頂蓋圖案105的頂部表面，藉此形成線開口。閘極頂蓋圖案105的由線開口曝露的頂部表面的部分可在接墊導電層110的異向性蝕刻製程中凹陷。
在形成接墊導電圖案111之後，絕緣材料可經沈積以填充接墊導電圖案111之間的空間，且可對絕緣材料執行平坦化製程以曝露接墊導電圖案111的頂部表面，藉此形成第二接墊絕緣圖案123。在實施中，第二接墊絕緣圖案123可包含氮化矽層或氮氧化矽層。
第二接墊絕緣圖案123的頂部表面可與接墊導電圖案111的頂部表面及第一接墊絕緣圖案121的頂部表面實質上共面。第二接墊絕緣圖案123可具有在第一方向D1上延伸的線形狀。第二接墊絕緣圖案123可分別位於字元線結構WLS的閘極頂蓋圖案105上。
接墊導電圖案111中的各者可在第一方向D1上位於第一接墊絕緣圖案121之間且可在第二方向D2上位於第二接墊絕緣圖案123之間。當以平面視圖查看時，接墊導電圖案111中的各者可具有矩形形狀。在實施中，參考圖7D，當以平面視圖查看時，接墊導電圖案111中的各者可具有菱形形狀或平行四邊形形狀。
參考圖8A、圖8B、圖8C以及圖8D，第一緩衝絕緣層131及第二緩衝絕緣層133以及第一導電層135可依序形成於半導體基底100的整個頂部表面上。
第一緩衝絕緣層131可覆蓋接墊導電圖案111的頂部表面以及第一接墊絕緣圖案121及第二接墊絕緣圖案123的頂部表面。第二緩衝絕緣層133可比第一緩衝絕緣層131更厚（例如，在豎直方向上）。在實施中，第一緩衝絕緣層131及第二緩衝絕緣層133中的各者可包含氧化矽層、氮化矽層或氮氧化矽層。在實施中，第一緩衝絕緣層131可為氧化矽層，且第二緩衝絕緣層133可為氮化矽層。在實施中，可省略第一緩衝絕緣層131及第二緩衝絕緣層133中的一者。
第一導電層135可由摻雜有摻雜劑的半導體層（例如，摻雜多晶矽層）形成。在實施中，可省略第一導電層135。
第一遮罩圖案MP1可形成於第一導電層135上。第一遮罩圖案MP1可具有對應於第一摻雜劑區1a的開口。開口中的各者可具有大於主動部分ACT的寬度的寬度。
隨後，可使用第一遮罩圖案MP1作為蝕刻遮罩來異向性地蝕刻第一導電層135以及第一緩衝絕緣層131及第二緩衝絕緣層133以形成曝露接墊導電圖案111的開口OP。可藉由依序蝕刻第一導電層135及第一緩衝絕緣層131以及第二緩衝絕緣層133來形成開口OP，且可藉由開口OP曝露接墊導電圖案111的平坦頂部表面。在實施中，開口OP中的各者可具有圓形或橢圓形形狀。在實施中，當以平面視圖查看時，開口OP可以鋸齒形式或蜂巢形式配置。
開口OP可分別對應於第一摻雜劑區1a。當形成開口OP時，可使接墊導電圖案111的頂部表面的部分凹陷。在實施中，如圖4B中所示出，開口OP中的各者可經形成以對應於彼此鄰近的一對第二摻雜劑區1b。
在形成開口OP之後，可移除第一遮罩圖案MP1。
參考圖9A、圖9B、圖9C以及圖9D，可形成填充開口OP的第二導電層145。導電材料可經沈積以填充開口OP，且接著可對導電材料執行平坦化製程以曝露第一導電層135的頂部表面，藉此形成第二導電層145。第二導電層145可由摻雜有摻雜劑的半導體層（例如，摻雜多晶矽層）形成。
第三導電層150及硬遮罩層152可依序形成於第一導電層135及第二導電層145上。
第二遮罩圖案MP2可形成於硬遮罩層152上。第二遮罩圖案MP2可具有在第二方向D2上延伸的線形狀。第二遮罩圖案MP2可與字元線結構WLS及接墊導電圖案111相交。
參考圖10A、圖10B、圖10C以及圖10D，可使用第二遮罩圖案MP2作為蝕刻遮罩來依序蝕刻硬遮罩層152、第三導電層150、第一導電層135及第二導電層145以及接墊導電圖案111。因此，可形成位元線結構BLS及位元線接觸圖案147，且接墊導電圖案111可經劃分以形成第一導電墊113a及第二導電墊113b。位元線結構BLS可如上文所描述而形成，且位元線結構BLS中的各者可包含依序堆疊的多晶矽圖案141、金屬圖案151以及硬遮罩圖案153。在實施中，位元線接觸圖案147的側壁可與開口OP的側壁間隔開，且第一導電墊113a的側壁可分別與位元線接觸圖案147的側壁自對準。
半導體基底100的頂部表面及裝置隔離層101的頂部表面可在用於形成位元線結構BLS的蝕刻製程中曝露。在實施中，第一導電墊113a與第二導電墊113b之間的距離可在用於形成位元線結構BLS的蝕刻製程中為不對稱的，且在此情況下，亦可曝露半導體基底100的平坦頂部表面或裝置隔離層101的平坦頂部表面。
在實施中，在用於形成位元線結構BLS的蝕刻製程中，位元線結構BLS的兩側處的經蝕刻深度可實質上彼此相等。在實施中，如圖4A中所示出，當位元線結構BLS未對準時，位元線結構BLS的兩側處的經蝕刻深度可彼此不同。在此情況下，相同材料（亦即，由多晶矽形成的接墊導電圖案111）可存在於位元線結構BLS的兩側處，且可減小位元線結構BLS的兩側處的經蝕刻深度之間的差。因此，可充分地確保在後續製程中形成的第一導電墊113a與內埋接觸圖案BC之間的距離。在實施中，歸因於在形成第一導電墊113a及第二導電墊113b中的半導體基底100與裝置隔離層101之間的蝕刻選擇性，半導體基底100的頂部表面及裝置隔離層101的頂部表面可位於不同層級處。
參考圖11A、圖11B、圖11C以及圖11D，位元線間隔件SS可形成於位元線結構BLS的側壁上。
位元線間隔件SS可沿著位元線結構BLS的側壁在第二方向D2上延伸。在實施中，位元線間隔件SS的部分可填充開口OP。
在實施中，位元線間隔件SS中的各者可包含第一間隔件161及第二間隔件163。第二間隔件163可包含相對於第一間隔件161具有蝕刻選擇性的絕緣材料。在實施中，第一間隔件161可為氧化矽層，且第二間隔件163可為氮化矽層。在實施中，位元線間隔件SS中的各者可更包含第二間隔件163上的第三間隔件。
在實施中，位元線間隔件SS的形成可包含依序沈積共形地覆蓋位元線結構BLS的第一間隔件層及第二間隔件層，以及異向性地蝕刻第一間隔件層及第二間隔件層以形成第一間隔件161及第二間隔件163。在實施中，當異向性地蝕刻第二間隔件層時，第二緩衝絕緣層133可用作蝕刻終止層。
在形成第二間隔件163之前，位元線接觸間隔件162可經形成以填充形成第一間隔件層的開口。位元線接觸間隔件162可由相對於第二間隔件163具有蝕刻選擇性的絕緣材料形成。
在形成位元線間隔件SS之後，具有在第二方向D2上延伸的線形狀的間隙區GR可形成於位元線結構BLS之間。間隙區GR可曝露第二緩衝絕緣層133的頂部表面。
參考圖12A、圖12B以及圖12C，可藉由使用位元線間隔件SS及位元線結構BLS作為蝕刻遮罩而對第一緩衝絕緣層131及第二緩衝絕緣層133執行異向性蝕刻製程。
第一緩衝絕緣層131及第二緩衝絕緣層133可經異向性地蝕刻以形成具有在第二方向D2上在位元線結構BLS之間延伸的線形狀的間隙區GR。第二導電墊113b的頂部表面可經由線形狀的間隙區GR曝露。
接觸導電層可形成於線形狀的間隙區GR中。接觸導電層可與第二導電墊113b的頂部表面直接接觸。在實施中，接觸導電層可包含摻雜有摻雜劑（例如，摻雜矽）、金屬（例如，鎢、鋁、鈦或鉭）、導電金屬氮化物（例如，氮化鈦、氮化鉭或氮化鎢）或金屬半導體化合物（例如，金屬矽化物）的半導體材料。
在實施中，接觸導電層的形成可包含沈積摻雜有摻雜劑的多晶矽層，以及對多晶矽層執行平坦化製程以曝露位元線結構BLS的頂部表面。接觸導電層可填充線形狀的間隙區。
在第一方向D1上延伸的第三遮罩圖案173可形成於位元線結構BLS及接觸導電層上。當以平面視圖查看時，第三遮罩圖案173中的各者可位於字元線結構WLS之間。
可使用第三遮罩圖案173作為蝕刻遮罩來異向性地蝕刻接觸導電層以形成曝露閘極頂蓋圖案105的接觸圖案171。接觸圖案171可在位元線結構BLS之間在第二方向D2上彼此間隔開。可在對接觸導電層執行的異向性蝕刻製程中蝕刻位元線結構BLS的部分及位元線間隔件SS的部分。
參考圖13A、圖13B以及圖13C，柵圖案175中的各者可形成於在第二方向D2上彼此鄰近的接觸圖案171之間。當以平面視圖查看時，柵圖案175可與字元線WL重疊。柵圖案175可由相對於接觸圖案171具有蝕刻選擇性的絕緣材料（例如，氧化矽、氮化矽或氮氧化矽）形成。
在形成柵圖案175之後，可使接觸圖案171的頂部表面凹陷以形成填充接觸區的下部部分的內埋接觸圖案BC。在實施中，內埋接觸圖案BC的頂部表面可位於位元線結構BLS的硬遮罩圖案153的頂部表面下方。如上文所描述形成的內埋接觸圖案BC可分別與第二導電墊113b的頂部表面接觸。
參考圖14A、圖14B以及圖14C，著陸墊LP可經形成以分別連接至內埋接觸圖案BC。
著陸墊LP的形成可包含：在半導體基底100的整個頂部表面上共形地沈積障壁金屬層；在障壁金屬層上形成填充接觸區的金屬層；在金屬層上形成遮罩圖案；以及使用遮罩圖案作為蝕刻遮罩來依序蝕刻金屬層及障壁金屬層以形成接墊凹槽區。在著陸墊LP的形成中，接觸矽化物圖案可分別形成於內埋接觸圖案BC的頂部表面與著陸墊LP之間。
在接墊凹槽區的形成中，接墊凹槽區可具有在位元線結構BLS的頂部表面下方的底部表面以將著陸墊LP彼此分離。在實施中，可在接墊凹槽區的形成中蝕刻硬遮罩圖案153的一部分及位元線間隔件SS的一部分。
著陸墊LP中的各者可包含填充位元線結構BLS之間的接觸區的下部部分，以及延伸至位元線結構BLS的頂部末端上的上部部分。當以平面視圖查看時，著陸墊LP中的各者的上部部分可具有橢圓形形狀，且具有橢圓形形狀的著陸墊LP可經形成以在相對於第一方向D1及第二方向D2的傾斜方向上具有縱向軸（或長軸）。
此後，接墊凹槽區可用由絕緣材料形成的凹槽絕緣圖案190填充。
根據實施例，位元線接觸圖案及位元線可在半導體基底的頂部表面上形成導電墊之後形成，且因此有可能幫助防止位元線接觸圖案的底部表面圓化或具有斜表面。因此，可改良半導體記憶體裝置的可靠性。
另外，即使位元線將未對準，亦可減小位元線的兩側處的經蝕刻深度之間的差，且因此可充分確保位元線接觸圖案與內埋接觸圖案之間的距離。因此，可更改良半導體記憶體裝置的可靠性。
一或多個實施例可提供具有改良的電特性及可靠性的半導體記憶體裝置。
本文中已揭露實例實施例，且儘管採用特定術語，但此等術語僅在一般及描述性的意義上且不出於限制性的目的來使用及解釋。在一些情況下，如截至本申請案申請時所屬技術領域中具通常知識者將顯而易見，除非另外特別指示，否則結合特定實施例描述的特徵、特性及/或元件可單獨使用或與結合其他實施例描述的特徵、特性及/或元件組合使用。因此，所屬領域中具通常知識者應理解，可在不脫離如以下申請專利範圍中所闡述的本發明的精神及範疇的情況下，對形式及細節作出各種改變。
1a:第一摻雜劑區 1b:第二摻雜劑區 100:半導體基底 101:裝置隔離層 102:閘極凹槽區 103:閘極絕緣圖案 105:閘極頂蓋圖案 110:接墊導電層 111:接墊導電圖案 113a:第一導電墊 113b:第二導電墊 121:第一接墊絕緣圖案 123:第二接墊絕緣圖案 131:第一緩衝絕緣層 133:第二緩衝絕緣層 135:第一導電層 141:多晶矽圖案 145:第二導電層 147:位元線接觸圖案 149:矽化物圖案 150:第三導電層 151、183:金屬圖案 152:硬遮罩層 153:硬遮罩圖案 161:第一間隔件 162:位元線接觸間隔件 163:第二間隔件 171:接觸圖案 173:第三遮罩圖案 175:柵圖案 181:障壁金屬圖案 190:凹槽絕緣圖案 A-A'、B-B'、C-C'、D-D':線 a1、a2:距離 ACT:主動部分 BC:內埋接觸圖案 BLS:位元線結構 D1:第一方向 D2:第二方向 DSP:資料儲存圖案 GR:間隙區 LP:著陸墊 MP1:第一遮罩圖案 MP2:第二遮罩圖案 OP:開口 P:部分 S1:第一側壁 S2:第二側壁 SS:位元線間隔件 T1、T2:厚度 WL:字元線 WLS:字元線結構
藉由參考隨附圖式詳細描述例示性實施例，特徵對於所屬技術領域中具知識者將變得顯而易見，在隨附圖式中： 圖1為示出根據一些實施例的半導體記憶體裝置的平面視圖。 圖2A為沿著圖1的線A-A'及線B-B'截取的橫截面視圖。 圖2B為沿著圖1的線C-C'及線D-D'截取的橫截面視圖。 圖3A至圖3E為圖2A的部分『P』的放大視圖。 圖4A及圖4B為示出根據一些實施例的半導體記憶體裝置的部分的平面視圖。 圖5A至圖14A為根據一些實施例的製造半導體記憶體裝置的方法中的階段的平面視圖。 圖5B至圖14B為分別沿著圖5A至圖14A的線A-A'及線B-B'截取的橫截面視圖。 圖5C至圖14C為分別沿著圖5A至圖14A的線C-C'及線D-D'截取的橫截面視圖。 圖6D至圖11D為根據一些實施例的製造半導體記憶體裝置的方法中的階段的平面視圖。
1a:第一摻雜劑區
1b:第二摻雜劑
100:半導體基底
101:裝置隔離層
103:閘極絕緣圖案
105:閘極頂蓋圖案
113a:第一導電墊
113b:第二導電墊
121:第一接墊絕緣圖案
123:第二接墊絕緣圖案
131:第一緩衝絕緣層
133:第二緩衝絕緣層
141:多晶矽圖案
147:位元線接觸圖案
151、183:金屬圖案
153:硬遮罩圖案
161:第一間隔件
162:位元線接觸間隔件
163:第二間隔件
175:柵圖案
181:障壁金屬圖案
190:凹槽絕緣圖案
A-A'、B-B':線
ACT:主動部分
BC:內埋接觸圖案
BLS:位元線結構
DSP:資料儲存圖案
LP:著陸墊
P:部分
SS:位元線間隔件
WL:字元線
WLS:字元線結構

Claims (20)

  1. 一種半導體記憶體裝置，包括： 半導體基底； 裝置隔離層，界定主動部分，位於所述半導體基底中； 位元線結構，與所述主動部分相交，位於所述半導體基底上； 第一導電墊，位於所述位元線結構與所述主動部分之間； 位元線接觸圖案，位於所述第一導電墊與所述位元線結構之間； 第一位元線接觸間隔件，覆蓋所述第一導電墊的第一側壁；以及 第二位元線接觸間隔件，覆蓋所述第一導電墊的第二側壁， 其中： 所述第一導電墊具有與所述主動部分的頂部表面接觸的平坦底部表面，且 所述第一位元線接觸間隔件的寬度不同於所述第二位元線接觸間隔件的寬度。
  2. 如請求項1所述的半導體記憶體裝置，其中所述第一導電墊的所述底部表面位於與所述裝置隔離層的頂部表面及所述半導體基底的頂部表面實質上相同的層級處。
  3. 如請求項1所述的半導體記憶體裝置，更包括字元線結構，所述字元線結構在第一方向上延伸，與所述主動部分相交且內埋於所述半導體基底中， 其中： 所述字元線結構中的各者包含：字元線；閘極頂蓋圖案，位於所述字元線上；以及閘極絕緣圖案，位於所述半導體基底與所述字元線之間，且 所述第一導電墊的所述底部表面位於與所述閘極頂蓋圖案的頂部表面實質上相同的層級處。
  4. 如請求項1所述的半導體記憶體裝置，其中所述第一位元線接觸間隔件的底部表面及所述第二位元線接觸間隔件的底部表面位於實質上相同的層級處。
  5. 如請求項1所述的半導體記憶體裝置，其中所述第一導電墊的所述底部表面與所述裝置隔離層的頂部表面的一部分接觸。
  6. 如請求項1所述的半導體記憶體裝置，其中所述第一位元線接觸間隔件及所述第二位元線接觸間隔件各自具有位於較所述第一導電墊的所述底部表面更低的層級處的底部表面。
  7. 如請求項6所述的半導體記憶體裝置，其中所述第一位元線接觸間隔件的所述底部表面及所述第二位元線接觸間隔件的所述底部表面位於不同層級處。
  8. 一種半導體記憶體裝置，包括： 半導體基底； 裝置隔離層，界定主動部分，位於所述半導體基底中； 第一接墊絕緣圖案，位於所述半導體基底上且在平面視圖中位於所述主動部分之間； 第一導電墊，位於所述半導體基底上且位於在第一方向上彼此鄰近的所述第一接墊絕緣圖案之間； 第二導電墊，位於所述半導體基底上且位於所述第一導電墊與所述第一接墊絕緣圖案之間； 位元線結構，位於所述第一導電墊上，在第二方向上延伸且與所述主動部分相交； 位元線接觸圖案，位於所述位元線結構與所述第一導電墊之間；以及 內埋接觸圖案，位於所述第二導電墊上， 其中： 所述第一導電墊及所述第二導電墊各自具有位於實質上相同的層級處的平坦底部表面，且 所述第一導電墊具有與所述位元線接觸圖案的側壁對準的側壁。
  9. 如請求項8所述的半導體記憶體裝置，其中： 所述第一導電墊的第一側壁與所述第二導電墊中的一者間隔開第一距離， 所述第一導電墊的第二側壁與所述第二導電墊中的另一者間隔開第二距離，且 所述第二距離不同於所述第一距離。
  10. 如請求項8所述的半導體記憶體裝置，更包括字元線結構，所述字元線結構在所述第一方向上延伸，與所述主動部分相交且內埋於所述半導體基底中， 其中： 所述字元線結構包含：字元線；閘極頂蓋圖案，位於所述字元線上；以及閘極絕緣圖案，位於所述半導體基底與所述字元線之間，且 所述第一導電墊的所述底部表面及所述第二導電墊的所述底部表面位於與所述閘極頂蓋圖案的頂部表面實質上相同的層級處。
  11. 如請求項10所述的半導體記憶體裝置，其中所述第二導電墊在所述字元線結構的一側處位於所述主動部分與所述內埋接觸圖案之間。
  12. 如請求項8所述的半導體記憶體裝置，其中所述第二導電墊的側壁與所述第一接墊絕緣圖案接觸。
  13. 如請求項8所述的半導體記憶體裝置，其中所述第一導電墊的厚度小於所述第二導電墊的厚度。
  14. 如請求項8所述的半導體記憶體裝置，更包括覆蓋所述位元線結構的側壁的位元線間隔件， 其中所述位元線間隔件的部分位於所述第一導電墊與所述第二導電墊之間。
  15. 如請求項8所述的半導體記憶體裝置，更包括覆蓋所述第一導電墊的所述側壁的位元線接觸間隔件， 其中所述位元線接觸間隔件的底部表面位於較所述第一導電墊的所述底部表面更低的層級處。
  16. 如請求項8所述的半導體記憶體裝置，更包括在所述半導體基底上在所述第一方向上延伸的第二接墊絕緣圖案， 其中所述第一導電墊位於在所述第二方向上彼此鄰近的所述第二接墊絕緣圖案之間。
  17. 一種半導體記憶體裝置，包括： 半導體基底； 裝置隔離層，界定主動部分，位於所述半導體基底中； 字元線結構，內埋於所述半導體基底中，在第一方向上延伸且與所述主動部分相交，所述字元線結構中的各者包含：字元線；閘極頂蓋圖案，位於所述字元線上；以及閘極絕緣圖案，位於所述半導體基底與所述字元線之間； 第一接墊絕緣圖案，其中的各者位於所述半導體基底上且在平面視圖中位於在所述第一方向上彼此鄰近的所述主動部分的末端部分之間； 第二接墊絕緣圖案，在所述字元線結構上在所述第一方向上延伸； 位元線結構，與所述字元線結構相交且在與所述第一方向相交的第二方向上延伸； 第一導電墊，位於所述位元線結構與所述主動部分之間； 位元線接觸圖案，位於所述位元線結構與所述第一導電墊之間； 第二導電墊，位於所述半導體基底上且位於所述主動部分的末端部分上； 位元線間隔件，位於所述位元線結構的側壁上；以及 內埋接觸圖案，位於所述第二導電墊上， 其中： 所述第一導電墊及所述第二導電墊各自具有平坦底部表面， 所述第一導電墊的所述底部表面及所述第二導電墊的所述底部表面各自位於與所述閘極頂蓋圖案的頂部表面實質上相同的層級處，且 所述第一導電墊具有與所述位元線接觸圖案的側壁以及所述位元線結構的所述側壁中的至少一者對準的側壁。
  18. 如請求項17所述的半導體記憶體裝置，更包括覆蓋所述第一導電墊的所述側壁的位元線接觸間隔件， 其中所述位元線接觸間隔件的底部表面位於較所述第一導電墊的所述底部表面更低的層級處。
  19. 如請求項17所述的半導體記憶體裝置，其中： 所述第一接墊絕緣圖案的底部表面位於較所述第二接墊絕緣圖案的底部表面更低的層級處，且 所述第二接墊絕緣圖案位於所述閘極頂蓋圖案的所述頂部表面上。
  20. 如請求項17所述的半導體記憶體裝置，其中所述第一絕緣圖案的頂部表面、所述第二接墊絕緣圖案的頂部表面、所述第一導電墊的頂部表面以及所述第二導電墊的頂部表面位於實質上相同的層級處。
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