TW202213716A - 三維半導體記憶元件 - Google Patents

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Abstract

一種三維（3D）半導體記憶元件包括：堆疊結構，在半導體基板上彼此間隔開，其中堆疊結構中的每一者包括交替地堆疊於半導體基板上的層間絕緣層與半導體圖案；導電圖案，設置於垂直地彼此相鄰的層間絕緣層之間且連接至半導體圖案；以及保護結構，在堆疊結構之間覆蓋半導體基板的頂表面，其中保護結構的頂表面位於層間絕緣層中的最下層間絕緣層的頂表面與底表面之間。

Description

三維半導體記憶元件以及其製造方法
本發明概念的實施例是有關於一種三維（three-dimensional，3D）半導體記憶元件以及一種製造所述3D半導體記憶元件的方法，且更具體而言，是有關於一種具有增加的可靠性及整合密度的3D半導體記憶元件以及一種製造所述3D半導體記憶元件的方法。
已將半導體元件（例如半導體記憶體）高度整合以提供增加的效能及低的製造成本。半導體元件的整合密度可降低半導體元件的成本，藉此引起對高度整合的半導體元件的需求。二維（two-dimensional，2D）半導體元件或平面半導體元件的整合密度可由單位記憶單元佔據的面積來確定。因此，形成精細圖案的技術可能極大地影響2D半導體元件或平面半導體元件的整合密度。然而，由於需要極其昂貴的設備來形成精細圖案，因此2D半導體元件的整合密度繼續增加，但仍然有限。因此，已開發出包括以三維方式佈置的記憶單元的三維（3D）半導體記憶元件。
本發明概念的實施例提供一種三維（3D）半導體記憶元件，所述3D半導體記憶元件包括：堆疊結構，在半導體基板上彼此間隔開，其中所述堆疊結構中的每一者包括交替地堆疊於所述半導體基板上的層間絕緣層與半導體圖案；導電圖案，設置於垂直地彼此相鄰的所述層間絕緣層之間且連接至所述半導體圖案；以及保護結構，在所述堆疊結構之間覆蓋所述半導體基板的頂表面，其中所述保護結構的頂表面位於所述層間絕緣層中的最下層間絕緣層的頂表面與底表面之間。
本發明概念的實施例提供一種3D半導體記憶元件，所述3D半導體記憶元件包括：半導體基板，包括第一凹槽區及第二凹槽區，所述第一凹槽區與所述第二凹槽區在第一方向上延伸且在與所述第一方向不同的第二方向上彼此間隔開；堆疊結構，在平面圖中設置於所述第一凹槽區與所述第二凹槽區之間且包括交替地堆疊於所述半導體基板上的層間絕緣層與半導體圖案；第一導電圖案，在與所述半導體基板的頂表面垂直的第三方向上延伸且與所述堆疊結構相交；第二導電圖案，設置於垂直地彼此相鄰的所述層間絕緣層之間，所述第二導電圖案與所述半導體圖案在所述第一方向上的第一端部部分交叉；資料儲存部件，設置於垂直地彼此相鄰的所述層間絕緣層之間且連接至所述半導體圖案的與所述第一端部部分相對的第二端部部分；第一保護結構，設置於所述第一凹槽區中；以及第二保護結構，設置於所述第二凹槽區中。
本發明概念的實施例提供一種3D半導體記憶元件，所述3D半導體記憶元件包括：半導體基板，包括第一凹槽區及第二凹槽區，所述第一凹槽區與所述第二凹槽區在第一方向上延伸且在與所述第一方向不同的第二方向上彼此間隔開；堆疊結構，在平面圖中設置於所述第一凹槽區與所述第二凹槽區之間，且在所述第一方向上彼此間隔開，其中所述堆疊結構中的每一者包括交替地堆疊於所述半導體基板上的層間絕緣層與半導體圖案；字元線，在與所述半導體基板的頂表面垂直的第三方向上延伸且分別與所述堆疊結構相交；位元線，設置於垂直地彼此相鄰的所述層間絕緣層之間且接觸所述半導體圖案的第一端部部分，其中所述位元線在所述第一方向上延伸；儲存電極，設置於垂直地彼此相鄰的所述層間絕緣層之間且接觸所述半導體圖案的與所述第一端部部分相對的第二端部部分；第一保護結構，設置於所述第一凹槽區中；填充絕緣圖案，覆蓋所述位元線的側壁及所述層間絕緣層的側壁，且設置於所述第一保護結構上；第二保護結構，設置於所述第二凹槽區中；板電極，覆蓋所述儲存電極且設置於所述第二保護結構上；以及介電層，位於所述板電極與所述儲存電極之間，其中所述第一保護結構及所述第二保護結構中的每一者包括：第一保護圖案，覆蓋所述層間絕緣層中的最下層間絕緣層的側壁；以及第二保護圖案，其中所述第一保護結構的所述第二保護圖案設置於所述第一保護結構的所述第一保護圖案與所述第一凹槽區的側壁之間且覆蓋所述第一凹槽區的底表面，且所述第二保護結構的所述第二保護圖案設置於所述第二保護結構的所述第一保護圖案與所述第二凹槽區的側壁之間且覆蓋所述第二凹槽區的底表面，其中所述第一保護結構的最頂表面及所述第二保護結構的最頂表面位於所述最下層間絕緣層的頂表面與底表面之間。
本發明概念的實施例提供一種製造3D半導體記憶元件的方法，所述方法包括：藉由在半導體基板上交替地堆疊犧牲層與半導體層來形成初步堆疊結構；藉由將所述初步堆疊結構圖案化來形成暴露出所述半導體基板的頂表面的開口，其中所述形成所述開口包括：藉由使所述半導體基板的被所述開口暴露出的頂表面凹陷來形成凹槽區；使用層間絕緣層來替換被所述開口暴露出的犧牲層；形成覆蓋凹槽區的表面的保護圖案；藉由對所述半導體層的被所述開口暴露出的部分進行蝕刻而在層間絕緣層之間形成水平凹槽區；以及在水平凹槽區中形成導電圖案，其中所述形成所述水平凹槽區包括實行相對於層間絕緣層及保護圖案具有蝕刻選擇性的等向性蝕刻製程。
在下文中，將參照附圖更全面地闡述本發明概念的實施例。在說明書通篇中，相同的參考編號可指代相同的部件。
圖1A及圖1B是示出根據本發明概念實施例的三維（3D）半導體記憶元件的單元陣列的示意性電路圖。
參照圖1A及圖1B，記憶單元陣列可包括以三維方式佈置的多個記憶單元MC。所述記憶單元MC中的每一者可連接於彼此相交的字元線WL與位元線BL之間。
參照圖1A，位元線BL可在第一方向D1上平行延伸，且可在與第一方向D1相交的第二方向D2上以及在與第一方向D1及第二方向D2相交的第三方向D3上彼此間隔開。字元線WL可在第三方向D3上平行延伸，且可在第一方向D1及第二方向D2上彼此間隔開。
參照圖1B，字元線WL可在第一方向D1上平行延伸，且可在第二方向D2及第三方向D3上彼此間隔開。位元線BL可在第三方向D3上平行延伸，且可在第一方向D1及第二方向D2上彼此間隔開。
參照圖1A及圖1B，記憶單元MC中的每一者可包括選擇部件SW及資料儲存部件DS，且選擇部件SW與資料儲存部件DS可以串聯方式電性連接至彼此。資料儲存部件DS可連接於位元線BL與選擇部件SW之間，且選擇部件SW可連接於資料儲存部件DS與字元線WL之間。選擇部件SW可為場效電晶體（field effect transistor，FET），且資料儲存部件DS可為電容器、磁隧穿接面（magnetic tunnel junction，MTJ）圖案或可變電阻器。舉例而言，選擇部件SW可包括電晶體，電晶體的閘極電極可連接至字元線WL，且電晶體的汲極/源極端子可分別連接至位元線BL及資料儲存部件DS。
圖2是示出根據本發明概念實施例的3D半導體記憶元件的立體圖。
參照圖2，在半導體基板1上可設置有第一導線及與第一導線相交的第二導線。在本發明概念的一些實施例中，第一導線可為位元線BL，且第二導線可為字元線WL1及WL2。在本發明概念的某些實施例中，第一導線可為字元線WL1及WL2，且第二導線可為位元線BL。
半導體基板1可包含半導體材料。舉例而言，半導體基板1可為矽基板、鍺基板或矽鍺基板。
位元線BL可與字元線WL1及WL2相交。位元線BL可在與半導體基板1的頂表面平行的第一方向D1上彼此平行延伸，且字元線WL1及WL2可在與半導體基板1的頂表面垂直的第三方向D3上彼此平行延伸。
位元線BL以及字元線WL1及WL2可包含經摻雜的半導體材料（例如，經摻雜的矽或經摻雜的鍺）、導電金屬氮化物（例如，氮化鈦或氮化鉭）、金屬（例如，鎢、鈦或鉭）、或者金屬-半導體化合物（例如，矽化鎢、矽化鈷或矽化鈦）中的至少一者。
在位元線BL與字元線WL1及WL2的交點處可分別設置有記憶單元。如上所述，記憶單元中的每一者可包括選擇部件SW及資料儲存部件DS。換言之，記憶單元中的每一者可包括電晶體及電容器。
選擇部件SW可包括半導體圖案SP。半導體圖案SP可具有在第二方向D2上具有長軸的條形狀。換言之，半導體圖案SP可在第二方向D2上縱向延伸。半導體圖案SP可包括第一源極/汲極區SD1及第二源極/汲極區SD2以及位於第一源極/汲極區SD1與第二源極/汲極區SD2之間的通道區CH。
記憶單元的半導體圖案SP可在第三方向D3上堆疊，且可在第一方向D1及第二方向D2上彼此間隔開。換言之，半導體圖案SP可以三維方式佈置於半導體基板1上。
半導體圖案SP可包含矽或鍺中的至少一者。半導體圖案SP中的每一者的第一端部部分及第二端部部分可摻雜有摻雜劑。作為另外一種選擇，半導體圖案SP可包含氧化物半導體材料。舉例而言，氧化物半導體材料可包括銦（In）、鎵（Ga）、鋅（Zn）或錫（Sn）中的至少一者。氧化物半導體材料可為包含銦（In）、鎵（Ga）及鋅（Zn）的氧化銦鎵鋅（indium-gallium-zinc oxide，IGZO）。
在本發明概念的一些實施例中，位元線BL中的每一者可連接至在第一方向D1上佈置的半導體圖案SP的第一源極/汲極區SD1。位元線BL可在與半導體基板1的頂表面垂直的第三方向D3上堆疊。
資料儲存部件DS可連接至半導體圖案SP中的每一者的第二源極/汲極區SD2。資料儲存部件DS可設置於與資料儲存部件DS的對應的半導體圖案SP實質上相同的水準處。在本發明概念的一些實施例中，資料儲存部件DS可包括電容器，且電容器的儲存電極可連接至半導體圖案SP中的每一者的第二端部部分。
在半導體基板1上可設置有一對字元線WL1與WL2，半導體圖案SP中的每一者插入所述一對字元線WL1與WL2之間。所述一對字元線WL1與WL2可與在第三方向D3上堆疊的半導體圖案SP的兩個側壁相交。換言之，所述一對字元線WL1及WL2可佈置於在第三方向D3上堆疊的半導體圖案SP的相對側上。字元線WL1及WL2可相鄰於半導體圖案SP的通道區CH。
在半導體圖案SP的側壁與字元線WL1及WL2之間可設置有閘極絕緣圖案Gox。閘極絕緣圖案Gox可包括高介電常數（high dielectric constant，high-k）介電層、氧化矽層、氮化矽層、或氮氧化矽層中的至少一者。舉例而言，高k介電層可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、或鈮酸鉛鋅中的至少一者。
圖3是示出根據本發明概念實施例的3D半導體記憶元件的平面圖。圖4是沿著圖3所示線A-A’、B-B’及C-C’截取的用於示出根據本發明概念實施例的3D半導體記憶元件的剖視圖。圖5A及圖5C是圖4所示部分「P1」的放大視圖，且圖5B是圖4所示部分「P2」的放大視圖。
參照圖3及圖4，在半導體基板100上可設置有堆疊結構ST。堆疊結構ST中的每一者可包括交替地堆疊的層間絕緣層ILD與半導體圖案SP。堆疊結構ST可在半導體基板100上在第一方向D1及第二方向D2上彼此間隔開。
半導體基板100可包含半導體材料。舉例而言，半導體基板100可為單晶矽基板或絕緣體上矽（silicon-on-insulator，SOI）基板。半導體圖案SP可包含與半導體基板100相同的半導體材料。半導體圖案SP可包含多晶矽或單晶矽。層間絕緣層ILD中的每一者可包括氧化矽層或氮化矽層中的至少一者。
如上所述，在堆疊結構ST中的每一者中，半導體圖案SP中的每一者可具有在第二方向D2上具有長軸的條形狀。半導體圖案SP中的每一者可包括彼此間隔開的第一源極/汲極區SD1與第二源極/汲極區SD2、以及位於第一源極/汲極區SD1與第二源極/汲極區SD2之間的通道區CH。半導體圖案SP中的每一者可具有在第一方向D1上彼此相對的第一側壁與第二側壁。
在半導體基板100上可設置有字元線WL1及WL2作為第一導電圖案。字元線WL1及WL2可在第三方向D3上延伸，以與堆疊結構ST相交。字元線WL1及WL2可與半導體圖案SP的第一側壁及第二側壁相交。字元線WL1在第三方向D3上的長度與字元線WL2在第三方向D3上的長度可實質上彼此相等。字元線WL1與字元線WL2可彼此間隔開且可佈置於第一方向D1及第二方向D2上。
字元線可包括第一字元線WL1及第二字元線WL2。第一字元線WL1可相鄰於半導體圖案SP的第一側壁，且第二字元線WL2可相鄰於半導體圖案SP的第二側壁。第一字元線WL1可與第二字元線WL2間隔開，通道區CH插入第一字元線WL1與第二字元線WL2之間。
在堆疊結構ST與第一字元線WL1及第二字元線WL2中的每一者之間可設置有閘極絕緣圖案Gox。舉例而言，閘極絕緣圖案Gox可接觸位於第一字元線WL1與第二字元線WL2之間的通道區CH。閘極絕緣圖案Gox可平行於第一字元線WL1及第二字元線WL2在第三方向D3上延伸。
閘極絕緣圖案Gox可具有均勻的厚度，且閘極絕緣圖案Gox的一部分可設置於半導體基板100的頂表面與第一字元線WL1及第二字元線WL2中的每一者的底表面之間。第一字元線WL1的底表面及第二字元線WL2的底表面可位於較堆疊結構ST的底表面低的水準處。舉例而言，第一字元線WL1的底表面及第二字元線WL2的底表面可位於最下層間絕緣層ILD下方。
在閘極絕緣圖案Gox與第一字元線WL1及第二字元線WL2中的每一者之間可設置有高k介電圖案、功函數調節圖案、鐵電圖案或擴散障壁圖案中的至少一者。高k介電圖案可包含具有較氧化矽的材料（例如金屬氧化物（例如氧化鉿及/或氧化鋁））的介電常數高的介電常數的材料。擴散障壁圖案可包含金屬氮化物，例如氮化鎢、氮化鈦及/或氮化鉭。
在半導體基板100上可設置有位元線BL作為第二導電圖案。位元線BL可藉由堆疊結構ST的層間絕緣層ILD在第三方向D3上彼此間隔開。換言之，位元線BL中的每一者可設置於垂直地彼此相鄰的層間絕緣層ILD之間。位元線BL可接觸半導體圖案SP的第一端部部分且可連接至第一源極/汲極區SD1。另外，位元線BL可接觸層間絕緣層ILD。
在半導體基板100上可設置有電容器CAP作為資料儲存部件。電容器CAP的儲存電極SE可接觸半導體圖案SP中的每一者的第二端部部分且可連接至第二源極/汲極區SD2。舉例而言，儲存電極SE可直接接觸半導體圖案SP的與儲存電極SE相鄰的第二端部部分。
儲存電極SE可設置於與半導體圖案SP實質上相同的水準處。換言之，儲存電極SE可在第三方向D3上堆疊且可在第二方向D2上具有長軸。儲存電極SE中的每一者可設置於垂直地彼此相鄰的層間絕緣層ILD之間。在本發明概念的一些實施例中，儲存電極SE中的每一者可具有中空圓柱形狀。在本發明概念的某些實施例中，儲存電極SE中的每一者可具有在第二方向D2上具有長軸的柱形狀。儲存電極SE可包含金屬材料、金屬氮化物或金屬矽化物中的至少一者。
介電層CIL可共形地覆蓋儲存電極SE的表面，且在介電層CIL上可設置有板電極PE。介電層CIL可包含金屬氧化物（例如，氧化鉿、氧化鋯、氧化鋁、氧化鑭、氧化鉭或氧化鈦）或者具有鈣鈦礦結構的介電材料（例如，SrTiO 3(STO)、(Ba,Sr)TiO 3(BST)、BaTiO 3、PZT、或PLZT）中的至少一者。
板電極PE可對其中形成有介電層CIL的儲存電極SE的內部進行填充。板電極PE可覆蓋在第二方向D2上彼此間隔開的儲存電極SE。板電極PE可在第一方向D1及第三方向D3上延伸。板電極PE的一部分可被介電層CIL及儲存電極SE環繞。
半導體基板100可在第二方向D2上彼此間隔開的位元線BL之間具有第一凹槽區RC1。半導體基板100可在第二方向D2上彼此間隔開的儲存電極SE之間具有第二凹槽區RC2。第一凹槽區RC1與第二凹槽區RC2可在第一方向D1上平行延伸。
可提供第一保護結構PS1以覆蓋第一凹槽區RC1的表面，且可提供第二保護結構PS2以覆蓋第二凹槽區RC2的表面。第一保護結構PS1可設置於第一凹槽區RC1的底部處且第二保護結構PS2可設置於第二凹槽區RC2的底部處。板電極PE的一部分可設置於第二保護結構PS2上。舉例而言，第二保護結構PS2可設置於半導體基板100與板電極PE的位於第二凹槽區RC2中的部分之間。
第一保護結構PS1及第二保護結構PS2可包含相對於半導體圖案SP具有蝕刻選擇性的絕緣材料。第一保護結構PS1及第二保護結構PS2可包含與層間絕緣層ILD相同的絕緣材料。舉例而言，第一保護結構PS1及第二保護結構PS2可包含SiN、SiO、SiON、SiOC、或金屬氧化物中的至少一者。
第一保護結構PS1及第二保護結構PS2中的每一者可覆蓋與半導體基板100的頂表面接觸的最下層間絕緣層ILD的側壁。第一保護結構PS1及第二保護結構PS2可具有位於層間絕緣層ILD中的最下層間絕緣層ILD的頂表面與底表面之間的水準處的頂表面。第一保護結構PS1及第二保護結構PS2可具有圓的頂表面或彎曲的頂表面。該些特徵在圖5A至圖5C中詳細示出。
第一保護結構PS1可包括覆蓋第一凹槽區RC1的底表面的水平部分以及覆蓋第一凹槽區RC1的側壁及最下層間絕緣層ILD的側壁的側壁部分。此處，側壁部分的厚度可大於水平部分的厚度。換言之，第一保護結構PS1在第一凹槽區RC1的側壁上可較在第一凹槽區RC1的底表面上厚。第一保護結構PS1的側壁部分可相鄰於最下位元線BL。
同樣，第二保護結構PS2可包括覆蓋第二凹槽區RC2的底表面的水平部分以及覆蓋第二凹槽區RC2的側壁及最下層間絕緣層ILD的側壁的側壁部分，且側壁部分的厚度可大於水平部分的厚度。第二保護結構PS2的側壁部分可相鄰於最下儲存電極SE。
參照圖5A，第一保護結構PS1可包括第一保護圖案227a及第二保護圖案235a。第一保護圖案227a及第二保護圖案235a中的每一者可包含SiN、SiO、SiON、SiOC或金屬氧化物中的至少一者。第一保護圖案227a與第二保護圖案235a可包含相同的材料。
第一保護圖案227a可與第一凹槽區RC1的側壁間隔開且可覆蓋最下層間絕緣層ILD的側壁。第一保護圖案227a可具有面對第一凹槽區RC1的側壁的內側壁及與內側壁相對的外側壁。
第二保護圖案235a可設置於第一保護圖案227a與第一凹槽區RC1的側壁之間且可覆蓋第一凹槽區RC1的表面。位於第一保護圖案227a與第一凹槽區RC1的側壁之間的第二保護圖案235a可接觸最下層間絕緣層ILD的底部。第二保護圖案235a可直接接觸第一保護圖案227a的內側壁及外側壁。
根據圖5C中所示的本發明概念的實施例，在第一保護圖案227a的內側壁與第一凹槽區RC1的側壁之間可設置有空的空間（例如，氣隙AG或接縫（seam））。空的空間AG的頂部及底部可由第二保護圖案235a及最下層間絕緣層ILD的底部界定。
根據本發明概念的一些實施例，第二保護結構PS2可具有與第一保護結構PS1實質上相同的特徵。換言之，第二保護結構PS2可包括第三保護圖案227b及第四保護圖案235b，如圖5B中所示。
第三保護圖案227b可與第二凹槽區RC2的側壁間隔開且可覆蓋最下層間絕緣層ILD的側壁。第三保護圖案227b可具有面對第二凹槽區RC2的側壁的內側壁及與內側壁相對的外側壁。
第四保護圖案235b可設置於第三保護圖案227b與第二凹槽區RC2的側壁之間且可覆蓋第二凹槽區RC2的表面。第四保護圖案235b可直接接觸第三保護圖案227b的內側壁及外側壁。
返回參照圖3及圖4，在第一字元線WL1與第二字元線WL2之間可設置有第一填充絕緣圖案117。第一填充絕緣圖案117可在第三方向D3上延伸且可接觸半導體基板100的頂表面。
在第一方向D1彼此相鄰的堆疊結構ST之間可設置有第二填充絕緣圖案120。第二填充絕緣圖案120可相鄰於半導體圖案SP的第一源極/汲極區SD1及第二源極/汲極區SD2。第二填充絕緣圖案120可設置於在第一方向D1上彼此相鄰的資料儲存部件（例如，電容器CAP的儲存電極SE）之間。第二填充絕緣圖案120可在第三方向D3上延伸且可接觸半導體基板100。
在第一保護結構PS1上可設置有第三填充絕緣圖案130，且第三填充絕緣圖案130可在第三方向D3上延伸以覆蓋位元線BL的側壁。另外，第三填充絕緣圖案130可在第一方向D1上延伸。
第一填充絕緣圖案117、第二填充絕緣圖案120及第三填充絕緣圖案130中的每一者可具有單層結構或多層結構，所述單層結構或多層結構包括氧化矽層、氮化矽層或氮氧化矽層中的至少一者。第三填充絕緣圖案130可包含與第一保護結構PS1的絕緣材料不同的絕緣材料。
圖6A至圖14A是示出根據本發明概念實施例的製造3D半導體記憶元件的方法的平面圖。圖6B至圖14B是沿著圖6A至圖14A所示線A-A’、B-B’及C-C’截取的用於示出根據本發明概念實施例的製造3D半導體記憶元件的方法的剖視圖。
參照圖6A及圖6B，可在半導體基板100上形成初步堆疊結構PST。初步堆疊結構PST可包括交替地堆疊的犧牲層10與半導體層20。
犧牲層10可由相對於半導體層20具有蝕刻選擇性的材料形成。舉例而言，犧牲層10中的每一者可由矽鍺層、氧化矽層、氮化矽層或氮氧化矽層中的至少一者形成。舉例而言，犧牲層10中的每一者可為矽鍺層。當形成初步堆疊結構PST時，犧牲層10中的每一者的厚度可小於半導體層20中的每一者的厚度。
舉例而言，半導體層20可包含矽鍺或氧化銦鎵鋅（IGZO）。在本發明概念的一些實施例中，半導體層20可包含與半導體基板100相同的半導體材料。舉例而言，半導體層20中的每一者可為單晶矽層或多晶矽層。
可在初步堆疊結構PST上形成覆蓋最上半導體層20的上絕緣層TIL。上絕緣層TIL可由相對於犧牲層10及半導體層20具有蝕刻選擇性的絕緣材料形成。
接下來，可將上絕緣層TIL及初步堆疊結構PST圖案化以形成暴露出半導體基板100的第一開口OP1。
第一開口OP1可具有在第二方向D2上平行延伸的線形狀且可在第一方向D1及第二方向D2上彼此間隔開。
形成第一開口OP1可包括：在上絕緣層TIL上形成具有與第一開口OP1對應的開口的罩幕圖案；以及使用罩幕圖案作為蝕刻罩幕而對上絕緣層TIL及初步堆疊結構PST進行非等向性蝕刻。
第一開口OP1可暴露出半導體基板100的頂表面，且可藉由非等向性蝕刻製程中的過蝕刻而使位於第一開口OP1之下的半導體基板100的頂表面凹陷。換言之，位於第一開口OP1中的半導體基板100的頂表面可低於最下層間絕緣層ILD的底表面。
參照圖7A及圖7B，可在第一開口OP1中的每一者中形成初步閘極絕緣圖案111及垂直導電圖案113。
形成初步閘極絕緣圖案111及垂直導電圖案113可包括：形成依序且共形地覆蓋第一開口OP1中的每一者的內側壁的初步閘極絕緣層與垂直導電層；以及對垂直導電層及初步閘極絕緣層進行非等向性蝕刻，以暴露出位於第一開口OP1的底部處的半導體基板100的頂表面。初步閘極絕緣圖案111及垂直導電圖案113可在平面圖中具有閉環形狀且可在第一開口OP1中的每一者中界定穿孔。初步閘極絕緣圖案111的厚度與垂直導電圖案113的厚度之和可小於第一開口OP1的寬度的一半。
可使用熱氧化製程、原子層沈積（atomic layer deposition，ALD）製程或化學氣相沈積（chemical vapor deposition，CVD）製程來形成初步閘極絕緣層。可使用ALD製程或CVD製程來形成垂直導電層。初步閘極絕緣層可包括高k介電層、氧化矽層、氮化矽層、氮氧化矽層或其組合。垂直導電層可包括金屬層及/或金屬氮化物層。
隨後，可形成用於對其中形成有初步閘極絕緣圖案111及垂直導電圖案113的第一開口OP1中的每一者進行填充的第一填充絕緣層115。第一填充絕緣層115可包括使用旋塗玻璃（spin-on-glass，SOG）技術形成的氧化矽層及絕緣材料中的一者。
參照圖8A及圖8B，可將初步閘極絕緣圖案111、垂直導電圖案113及第一填充絕緣層115圖案化以在第一開口OP1中的每一者中形成第一字元線WL1及第二字元線WL2、閘極絕緣圖案Gox及第一填充絕緣圖案117。
舉例而言，可在初步堆疊結構PST上形成在第一方向D1上延伸以與第一開口OP1相交的罩幕圖案。隨後，可對初步閘極絕緣圖案111的被罩幕圖案暴露出的部分、垂直導電圖案113的被罩幕圖案暴露出的部分、及第一填充絕緣層115的被罩幕圖案暴露出的部分進行非等向性蝕刻，以暴露出半導體基板100。因此，可在第一開口OP1中的每一者中局部地形成閘極絕緣圖案Gox以及第一字元線WL1及第二字元線WL2。
閘極絕緣圖案Gox可在第一開口OP1中的每一者中在第一方向D1上對稱地形成。第一字元線WL1與第二字元線WL2可在第一開口OP1中的每一者中在第一方向D1上彼此間隔開，第一填充絕緣圖案117插入第一字元線WL1與第二字元線WL2之間。閘極絕緣圖案Gox可設置於第一字元線WL1與第一填充絕緣圖案117之間以及第二字元線WL2與第一填充絕緣圖案117之間。
在上述實施例中，在用於形成第一字元線WL1及第二字元線WL2的非等向性蝕刻製程中，局部地對初步閘極絕緣層111進行蝕刻。作為另外一種選擇，初步閘極絕緣層111可保留於第一開口OP1的內側壁上。
在形成閘極絕緣圖案Gox、第一字元線WL1及第二字元線WL2以及第一填充絕緣圖案117之後，可在第一開口OP1中的每一者中形成第二填充絕緣圖案120。
第二填充絕緣圖案120可對具有第一字元線WL1及第二字元線WL2以及第一填充絕緣圖案117的第一開口OP1進行填充，且可接觸半導體基板100。換言之，第二填充絕緣圖案120可對在第一方向D1上彼此相鄰的半導體圖案SP之間的空間進行填充。第二填充絕緣圖案120可包括使用旋塗玻璃（SOG）技術形成的氧化矽層及絕緣材料中的一者。
參照圖9A及圖9B，可形成穿透初步堆疊結構PST的第二開口OP2。第二開口OP2可暴露出犧牲層10的側壁及半導體層20的側壁。第二開口OP2可在第一方向D1上延伸且可與第一開口OP1間隔開。
形成第二開口OP2可包括：在初步堆疊結構PST上形成具有與第二開口OP2對應的開口的罩幕圖案；以及使用罩幕圖案作為蝕刻罩幕而對初步堆疊結構PST進行非等向性蝕刻。第二開口OP2可暴露出半導體基板100的頂表面，且可藉由非等向性蝕刻製程中的過蝕刻而使位於第二開口OP2之下的半導體基板100的頂表面凹陷，以形成第一凹槽區RC1。舉例而言，位於第二開口OP2中的半導體基板100的頂表面可設置於最下層間絕緣層ILD的底表面下方。
接下來，可使用層間絕緣層ILD來替換被第二開口OP2暴露出的犧牲層10。稍後將參照圖15至圖19更詳細地闡述使用層間絕緣層ILD來替換犧牲層10的方法。
在形成層間絕緣層ILD之後，可形成第一保護結構PS1以覆蓋第一凹槽區RC1的被第二開口OP2暴露出的表面（例如，內表面）。第一保護結構PS1可包含相對於半導體層20具有蝕刻選擇性的絕緣材料。稍後將參照圖19至圖27更詳細地闡述形成第一保護結構PS1的方法。
參照圖10A及圖10B，可藉由選擇性地移除半導體層20的被第二開口OP2暴露出的部分而在層間絕緣層ILD之間形成第一水平凹槽區R1。
形成第一水平凹槽區R1可包括：藉由實行相對於層間絕緣層ILD及第一保護結構PS1具有蝕刻選擇性的蝕刻製程而對半導體層20的部分進行蝕刻。
第一水平凹槽區R1中的每一者可形成於垂直地彼此相鄰的層間絕緣層ILD之間。第一水平凹槽區R1可在第一方向D1上延伸且可暴露出第二填充絕緣圖案120的側壁的部分及半導體層20的側壁的部分。
在形成第一水平凹槽區R1期間，半導體基板100可由第一保護結構PS1保護。舉例而言，第一保護結構PS1可覆蓋第二開口OP2中的每一者中的半導體基板100。因此，在對半導體層20進行等向性蝕刻的製程期間，可藉由對半導體基板100的一部分進行蝕刻來防止在堆疊結構ST之下形成西格瑪（sigma）形底切區。
接下來，可使用摻雜劑對半導體層20的被第一水平凹槽區R1暴露出的部分進行摻雜。因此，可在半導體層20中形成第一源極/汲極區SD1。
參照圖11A及圖11B，可分別形成用於填充第一水平凹槽區R1的第一導電圖案（例如，位元線BL）。
形成位元線BL可包括：沈積對第一水平凹槽區R1及第二開口OP2的部分進行填充的導電層；以及移除設置於第二開口OP2中的導電層，同時留下導電層的位於第一水平凹槽區R1中的部分。導電層可包含經摻雜的矽、金屬材料、金屬氮化物或金屬矽化物中的至少一者。舉例而言，導電層可包含氮化鉭或鎢。
位元線BL可在第一方向D1上延伸，且可藉由層間絕緣層ILD在第三方向D3上彼此隔開。位元線BL可接觸半導體層20的第一源極/汲極區SD1。
在形成位元線BL之後，可形成用於填充第二開口OP2的第三填充絕緣圖案130。第三填充絕緣圖案130可在第二方向D2上將位元線BL彼此隔開。換言之，第三填充絕緣圖案130可在第二方向D2上設置於一對位元線BL之間。形成第三填充絕緣圖案130可包括：形成對其中形成有第一保護結構PS1的第二開口OP2進行填充的第三填充絕緣層；以及對第三填充絕緣層進行蝕刻以暴露出上絕緣層TIL的頂表面。第三填充絕緣圖案130可由氧化矽層、氮化矽層或氮氧化矽層中的至少一者形成，且可使用例如化學機械拋光（chemical mechanical polishing，CMP）技術或回蝕技術等平坦化技術來實行第三填充絕緣層的蝕刻。第三填充絕緣圖案130可在第二開口OP2的底部處接觸第一保護結構PS1。
參照圖12A及圖12B，可形成與第二填充絕緣圖案120相交且穿透初步堆疊結構PST的第三開口OP3。第三開口OP3可形成於一對第三填充絕緣圖案130之間。第三開口OP3可在第一方向D1上延伸且可暴露出第二填充絕緣圖案120的側壁、層間絕緣層ILD的側壁及半導體層20的側壁。
形成第三開口OP3可包括：在堆疊結構ST上形成具有與第三開口OP3對應的開口的罩幕圖案；以及使用罩幕圖案作為蝕刻罩幕而對初步堆疊結構PST進行非等向性蝕刻。第三開口OP3可暴露出半導體基板100的頂表面，且可藉由非等向性蝕刻製程中的過蝕刻而使位於第三開口OP3之下的半導體基板100的頂表面凹陷，以形成第二凹槽區RC2。
接下來，可形成第二保護結構PS2以覆蓋第二凹槽區RC2的被第三開口OP3暴露出的表面（例如，內表面）。舉例而言，第二保護結構PS2可覆蓋整個第二凹槽區RC2。第二保護結構PS2可包含相對於半導體層20具有蝕刻選擇性的絕緣材料。稍後將參照圖19至圖27更詳細地闡述形成第二保護結構PS2的方法。
參照圖13A及圖13B，可藉由選擇性地移除半導體層20的被第三開口OP3暴露出的部分而在層間絕緣層ILD之間形成第二水平凹槽區R2。
形成第二水平凹槽區R2可包括：藉由實行相對於第二填充絕緣圖案120、層間絕緣層ILD及第二保護結構PS2具有蝕刻選擇性的蝕刻製程而對半導體層20的部分進行等向性蝕刻。
可在第三方向D3上彼此相鄰的層間絕緣層ILD之間以及在第一方向D1彼此相鄰的第二填充絕緣圖案120之間形成第二水平凹槽區R2中的每一者。由於形成第二水平凹槽區R2，因此可在半導體基板100上形成在第三方向D3上堆疊的半導體圖案SP。因此，可在半導體基板100上形成其中層間絕緣層ILD與半導體圖案SP交替地堆疊的堆疊結構ST。
在形成第二水平凹槽區R2期間，半導體基板100可由第二保護結構PS2保護。此乃因第二保護結構PS2覆蓋第二凹槽區RCS中的半導體基板100的頂部。因此，在對半導體層20進行等向性蝕刻的製程期間，可藉由對半導體基板100的一部分進行蝕刻來防止在堆疊結構ST之下形成西格瑪形底切區。
接下來，可使用摻雜劑對半導體圖案SP的被第二水平凹槽區R2暴露出的部分進行摻雜。因此，可分別在半導體圖案SP中形成第二源極/汲極區SD2。
參照圖14A及圖14B，可分別在第二水平凹槽區R2中局部地形成儲存電極SE。
形成儲存電極SE可包括：沈積共形地覆蓋第二水平凹槽區R2的內表面及第三開口OP3的內表面的導電層；以及移除導電層的沈積於第三開口OP3的內表面上的一部分，以分別在第二水平凹槽區R2中留下導電圖案。
儲存電極SE可在第一方向D1、第二方向D2及第三方向D3上彼此間隔開。儲存電極SE可接觸半導體圖案SP的被第二水平凹槽區R2暴露出的側壁。儲存電極SE中的每一者可在第二水平凹槽區R2中的每一者中界定空的空間。換言之，儲存電極SE中的每一者可具有在第二方向D2上具有長軸的中空圓柱狀形狀。作為另外一種選擇，儲存電極SE中的每一者可具有在第二方向D2上具有長軸的柱狀形狀。儲存電極SE可包含金屬材料、金屬氮化物或金屬矽化物中的至少一者。
接下來，參照圖3及圖4，可形成介電層CIL以共形地覆蓋其中形成有儲存電極SE的第二水平凹槽區R2的內表面，且可形成板電極PE以填充具有儲存電極SE及介電層CIL的第二水平凹槽區R2以及第三開口OP3。
圖15至圖30是示出根據本發明概念實施例的形成3D半導體記憶元件的保護結構的方法的視圖。
參照圖15，可在半導體基板100上形成其中犧牲層10與半導體層20交替且重複堆疊的初步堆疊結構PST，如參照圖6A及圖6B所述。可在初步堆疊結構PST的最上半導體層20上形成上絕緣層TIL。
接下來，可形成開口OP以穿透初步堆疊結構PST。開口OP可暴露出半導體基板100。此處，開口OP可與參照圖9A及圖9B闡述的第二開口OP2或者參照圖12A及圖12B闡述的第三開口OP3對應。
如上所述，形成開口OP可包括：在初步堆疊結構PST上形成罩幕圖案；以及使用罩幕圖案作為蝕刻罩幕而對初步堆疊結構PST進行非等向性蝕刻。可藉由用於形成開口OP的非等向性蝕刻製程中的過蝕刻而使半導體基板100的頂表面凹陷，藉此形成凹槽區RC。換言之，凹槽區RC的底表面可位於較最下犧牲層10的底表面低的水準處。此處，凹槽區RC可與參照圖9B闡述的第一凹槽區RC1或者參照圖12B闡述的第二凹槽區RC2對應。
參照圖16，可移除被開口OP暴露出的犧牲層10以形成初步絕緣區HR1，初步絕緣區HR1中的每一者設置於垂直地彼此相鄰的半導體層20之間。初步絕緣區HR1可在第二方向D2上縱向延伸。
形成初步絕緣區HR1可包括：實行相對於半導體基板100、半導體層20及上絕緣層TIL具有蝕刻選擇性的蝕刻製程。當犧牲層10被移除時，半導體層20可由第二填充絕緣圖案120以及第一字元線WL1及第二字元線WL2支撐，同時在垂直方向上彼此間隔開，且因此可能不會塌陷。
初步絕緣區HR1的垂直厚度（例如，彼此相鄰的半導體層20之間的垂直距離）可實質上等於已被移除的犧牲層10的厚度。
參照圖17，可實行增加初步絕緣區HR1的垂直厚度的放大製程。舉例而言，放大製程可包括對被初步絕緣區HR1暴露出的半導體層20進行等向性蝕刻。換言之，可藉由放大製程來減小半導體層20中的每一者的厚度。因此，絕緣區HR2中的每一者可形成於垂直地彼此相鄰的半導體層20之間。絕緣區HR2中的每一者可較初步絕緣區HR1厚。
亦可在半導體層20的等向性蝕刻製程中對被開口OP暴露出的半導體基板100進行蝕刻。因此，可增加形成於半導體基板100中的凹槽區RC的深度。
參照圖18，可沈積絕緣層200以填充絕緣區HR2。絕緣層200可填充開口OP的至少一部分。絕緣層200可包括氧化矽層、氮化矽層或氮氧化矽層。在本發明概念的一些實施例中，絕緣層200可包含與上絕緣層TIL相同的絕緣材料。
參照圖19，可移除形成於開口OP中的絕緣層200，以分別在絕緣區HR2中局部地形成層間絕緣層ILD。形成層間絕緣層ILD可包括：對絕緣層200實行等向性蝕刻製程以暴露出半導體層20的側壁。因此，可移除半導體層20的側壁上的絕緣層200，且可形成在第三方向D3上彼此隔開的層間絕緣層ILD。
可在形成層間絕緣層ILD之後形成覆蓋半導體層20的側壁的側壁氧化物層210a及覆蓋凹槽區RC的表面（例如，內表面）的保護氧化物層210b。可藉由對被開口OP暴露出的半導體層20及半導體基板100實行氧化製程來形成側壁氧化物層210a及保護氧化物層210b。換言之，側壁氧化物層210a及保護氧化物層210b可由氧化矽形成。由於氧化製程，因此可在半導體層20的側壁上選擇性地形成側壁氧化物層210a，且側壁氧化物層210a可暴露出層間絕緣層ILD的側壁。
參照圖20，可在其中形成有側壁氧化物層210a及保護氧化物層210b的開口OP的內表面上共形地沈積第一保護層220。換言之，第一保護層200可覆蓋開口OP的相對側壁及開口OP的底部。第一保護層220可由相對於側壁氧化物層210a及保護氧化物層210b具有蝕刻選擇性的絕緣材料形成。
參照圖21，可藉由對第一保護層220進行非等向性蝕刻來形成保護間隔件225。保護間隔件225可暴露出形成於凹槽區RC的底表面上的保護氧化物層210b。保護間隔件225可覆蓋層間絕緣層ILD的側壁及形成於半導體層20的側壁上的側壁氧化物層210a。
參照圖22，可移除被保護間隔件225暴露出的保護氧化物層210b，以暴露出半導體基板100。可藉由移除保護氧化物層210b而在保護間隔件225與凹槽區RC的側壁之間形成底切區UC。舉例而言，可在凹槽區RC的兩側上形成底切區RC。
移除保護氧化物層210b可包括實行相對於保護間隔件225具有蝕刻選擇性的等向性蝕刻製程。
藉由形成底切區UC，保護間隔件225的下部部分可與凹槽區RC的側壁及底表面間隔開。換言之，保護間隔件225的下部部分可具有自最下層間絕緣層ILD的側壁向下突出的形狀。底切區UC可與保護間隔件225的下部部分和凹槽區RC的一側之間的間隙對應。
參照圖23，可形成第二保護層230以填充底切區UC並且第二保護層230共形地覆蓋保護間隔件225。第二保護層230可包含與保護間隔件225相同的絕緣材料。可使用ALD方法或CVD方法來形成第二保護層230。
底切區UC可局部地或完全地被第二保護層230填充。換言之，第二保護層230可覆蓋凹槽區RC的表面且可環繞保護間隔件225的下部部分。
隨後，可在第二保護層230上共形地沈積緩衝層240。緩衝層240可局部地填充開口OP且可覆蓋堆疊結構ST的頂表面。緩衝層240可包含相對於保護間隔件225及第二保護層230具有蝕刻選擇性的材料。
隨後，可使用旋塗玻璃（SOG）技術來形成對具有緩衝層240的開口OP進行填充的犧牲層。舉例而言，犧牲層可包含氟矽酸鹽玻璃（fluoride silicate glass，FSG）、SOG或東燃矽氮烷（Tonen silazene，TOSZ）。在使用犧牲層填充開口OP之後，可對犧牲層實行退火製程。
接下來，可對犧牲層的一部分進行等向性蝕刻，以形成對開口OP的下部部分進行填充的犧牲圖案255。犧牲圖案255可為犧牲層的一部分，在對犧牲層進行等向性蝕刻之後所述犧牲層的所述一部分保留。犧牲圖案255的頂表面可位於最下層間絕緣層ILD的頂表面與底表面之間的水準處。
參照圖24，可對被犧牲圖案255暴露出的緩衝層240進行等向性蝕刻以形成緩衝圖案245。緩衝圖案245可形成於開口OP的下部部分中且可覆蓋犧牲圖案255的底表面及側壁。在緩衝層240的等向性蝕刻製程中，緩衝圖案245的頂表面可被控制成位於最下層間絕緣層ILD的頂表面與底表面之間的水準處。然而，緩衝圖案245的頂表面可位於最下層間絕緣層ILD的頂表面的稍上方或者最下層間絕緣層ILD的底表面的稍下方。
參照圖25，可對被犧牲圖案255及緩衝圖案245暴露出的第二保護層230及保護間隔件225實行等向性蝕刻製程。因此，可藉由開口OP再次暴露出側壁氧化物層210a。
在對第二保護層230及保護間隔件225實行等向性蝕刻製程之後，保護間隔件225的下部部分可保留以被形成為第一保護圖案227，且第二保護層230的下部部分可保留以被形成為第二保護圖案235。第一保護圖案227可覆蓋最下層間絕緣層ILD的側壁，且第二保護圖案235可覆蓋凹槽區RC的底表面及第一保護圖案227的側壁。
如上所述形成的第一保護圖案227及第二保護圖案235可構成保護結構PS。保護結構PS可與上述第一保護結構PS1或上述第二保護結構PS2對應。舉例而言，保護結構PS可與圖5A至圖5C中所示的第一保護結構PS1或者圖5A至圖5C中所示的第二保護結構PS2對應。
參照圖26及圖27（圖27是圖26中的P3的放大視圖），可移除側壁氧化物層210a及緩衝圖案245，以暴露出半導體層20的側壁及第二保護圖案235的表面。可藉由實行相對於層間絕緣層ILD及第二保護圖案235具有蝕刻選擇性的等向性蝕刻製程而對側壁氧化物層210a及緩衝圖案245進行蝕刻。
第一保護圖案227及第二保護圖案235可藉由等向性蝕刻製程而具有圓的頂表面。舉例而言，第一保護圖案227及第二保護圖案235可藉由等向性蝕刻製程具有圓的頂表面或傾斜的頂表面。第二保護圖案235可被形成為環繞第一保護圖案227的下部部分。舉例而言，第一保護圖案227的下部部分可設置於第二保護圖案235的開口中。
具體而言，第一保護圖案227可具有面對凹槽區RC的側壁的內側壁、以及與內側壁相對且被開口OP暴露出的外側壁。第二保護圖案235可直接接觸第一保護圖案227的內側壁及外側壁。在本發明概念的某些實施例中，第二保護圖案235可直接接觸第一保護圖案227的內側壁的一部分，且可在第一保護圖案227的內側壁與凹槽區RC的側壁之間形成氣隙或空的空間。在本發明概念的某些實施例中，第二保護圖案235的設置於第一保護圖案227的內側壁與凹槽區RC的側壁之間的一部分可包括接縫。
參照圖28，可選擇性地移除半導體層20的被開口OP暴露出的部分，以在層間絕緣層ILD之間形成水平凹槽區R。此處，水平凹槽區R可與圖10B所示第一水平凹槽區R1或者圖13B所示第二水平凹槽區R2對應。
形成水平凹槽區R可包括：藉由實行相對於層間絕緣層ILD及保護結構PS具有蝕刻選擇性的等向性蝕刻製程而對半導體層20的部分進行水平蝕刻。
由於保護結構PS，因此在半導體層20的等向性蝕刻製程期間，可不暴露出半導體基板100。換言之，可防止半導體基板100在半導體層20的等向性蝕刻製程期間被局部蝕刻而在堆疊結構ST之下形成變形的輪廓。
參照圖29，可形成導電層260以填充水平凹槽區R且導電層260可共形地覆蓋開口OP的內表面。導電層260可填充開口OP的至少一部分。
導電層260可包括金屬層及/或金屬矽化物層。舉例而言，金屬層可包括鎳層、鈷層、鉑層、鈦層、鉭層或鎢層中的至少一者。可使用ALD製程或CVD製程來形成金屬層。
舉例而言，金屬矽化物層可包括矽化鎳層、矽化鈷層、矽化鉑層、矽化鈦層、矽化鉭層或矽化鎢層中的至少一者。金屬矽化物層可形成於金屬層與半導體層20的側壁之間。
參照圖30，可形成在層間絕緣層ILD之間接觸半導體層20的導電圖案265。
可對導電層260進行等向性蝕刻，以暴露出層間絕緣層ILD的側壁，藉此形成導電圖案265。換言之，導電圖案265可在第三方向D3上彼此隔開。舉例而言，導電圖案265可在第三方向D3上被層間絕緣層ILD隔開。另外，可在導電層260的等向性蝕刻製程中完全移除形成於保護結構PS上的導電層260。因此，可防止可能由導電層260的保留於半導體基板100的保護結構PS及凹槽區RC上的殘留物引起的漏電流。
據本發明概念的實施例，可在半導體基板中所形成的凹槽區的表面上形成保護結構，且因此可防止在形成半導體層的水平蝕刻部分的製程中暴露出半導體基板。因此，可防止半導體基板在半導體層的等向性蝕刻製程中被局部蝕刻而在堆疊結構之下形成變形的輪廓。因此，可防止在後續製程中形成的導電層的殘留物保留於半導體基板的凹槽區中，進而引起漏電流。本發明概念的實施例因此提供一種能夠增加可靠性及整合密度的3D半導體記憶元件以及一種製造所述3D半導體記憶元件的方法。
儘管已參照本發明概念的實施例闡述了本發明概念，但對於熟習此項技術者而言將顯而易見的是，可在不背離本發明概念的精神及範圍的條件下對其進行各種改變及修改。
1、100:半導體基板 10:犧牲層/最下犧牲層 20:半導體層/最上半導體層 111:初步閘極絕緣圖案 113:垂直導電圖案 115:第一填充絕緣層 117:第一填充絕緣圖案 120:第二填充絕緣圖案 130:第三填充絕緣圖案 200:絕緣層 210a:側壁氧化物層 210b:保護氧化物層 220:第一保護層 225:保護間隔件 227、227a:第一保護圖案 227b:第三保護圖案 230:第二保護層 235、235a:第二保護圖案 235b:第四保護圖案 240:緩衝層 245:緩衝圖案 255:犧牲圖案 260:導電層 265:導電圖案 A-A’、B-B’、C-C’:線 AG:氣隙/空的空間 BL:位元線/最下位元線 CAP:電容器 CH:通道區 CIL:介電層 D1:第一方向 D2:第二方向 D3:第三方向 DS:資料儲存部件 Gox:閘極絕緣圖案 HR1:初步絕緣區 HR2:絕緣區 ILD:層間絕緣層/最下層間絕緣層 MC:記憶單元 OP:開口 OP1:第一開口 OP2:第二開口 OP3:第三開口 P1、P2、P3:部分 PE:板電極 PS:保護結構 PS1:第一保護結構 PS2:第二保護結構 PST:初步堆疊結構 R:水平凹槽區 R1:第一水平凹槽區 R2:第二水平凹槽區 RC:凹槽區 RC1:第一凹槽區 RC2:第二凹槽區 SD1:第一源極/汲極區 SD2:第二源極/汲極區 SE:儲存電極 SP:半導體圖案 ST:堆疊結構 SW:選擇部件 TIL:上絕緣層 UC:底切區 WL:字元線 WL1:字元線/第一字元線 WL2:字元線/第二字元線
藉由參照附圖及隨附的詳細說明來詳細闡述本發明概念的實施例，本發明概念將變得更加顯而易見。
圖1A及圖1B是示出根據本發明概念實施例的三維（3D）半導體記憶元件的單元陣列的示意性電路圖。
圖2是示出根據本發明概念實施例的3D半導體記憶元件的立體圖。
圖3是示出根據本發明概念實施例的3D半導體記憶元件的平面圖。
圖4是沿著圖3所示線A-A’、B-B’及C-C’截取的用於示出根據本發明概念實施例的3D半導體記憶元件的剖視圖。
圖5A及圖5C是圖4所示部分「P1」的放大視圖，且圖5B是圖4所示部分「P2」的放大視圖。
圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A及圖14A是示出根據本發明概念實施例的製造3D半導體記憶元件的方法的平面圖。
圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B及圖14B是沿著圖6A至圖14A所示線A-A’、B-B’及C-C’截取的用於示出根據本發明概念實施例的製造3D半導體記憶元件的方法的剖視圖。
圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23、圖24、圖25、圖26、圖27、圖28、圖29及圖30是示出根據本發明概念實施例的形成3D半導體記憶元件的保護結構的方法的視圖。
100:半導體基板
117:第一填充絕緣圖案
120:第二填充絕緣圖案
130:第三填充絕緣圖案
A-A’、B-B’、C-C’:線
BL:位元線/最下位元線
CAP:電容器
CH:通道區
CIL:介電層
Gox:閘極絕緣圖案
ILD:層間絕緣層/最下層間絕緣層
P1、P2:部分
PE:板電極
PS1:第一保護結構
PS2:第二保護結構
RC1:第一凹槽區
RC2:第二凹槽區
SD1:第一源極/汲極區
SD2:第二源極/汲極區
SE:儲存電極
SP:半導體圖案
ST:堆疊結構
TIL:上絕緣層
WL1:字元線/第一字元線
WL2:字元線/第二字元線

Claims (20)

  1. 一種三維（3D）半導體記憶元件，包括： 堆疊結構，在半導體基板上彼此間隔開，其中所述堆疊結構中的每一者包括交替地堆疊於所述半導體基板上的層間絕緣層與半導體圖案； 導電圖案，設置於垂直地彼此相鄰的所述層間絕緣層之間且連接至所述半導體圖案；以及 保護結構，在所述堆疊結構之間覆蓋所述半導體基板的頂表面， 其中所述保護結構的頂表面位於所述層間絕緣層中的最下層間絕緣層的頂表面與底表面之間。
  2. 如請求項1所述的三維半導體記憶元件，其中所述半導體基板包括位於所述堆疊結構之間的凹槽區， 其中所述保護結構包括：水平部分，覆蓋所述凹槽區的底表面；以及側壁部分，覆蓋所述凹槽區的側壁及所述最下層間絕緣層的側壁，且 其中所述側壁部分的厚度大於所述水平部分的厚度。
  3. 如請求項2所述的三維半導體記憶元件，其中所述保護結構的所述側壁部分具有圓的頂表面。
  4. 如請求項1所述的三維半導體記憶元件，其中所述半導體基板包括位於所述堆疊結構之間的凹槽區， 其中所述保護結構包括： 第一保護圖案，與所述凹槽區的側壁間隔開且覆蓋所述最下層間絕緣層的側壁；以及 第二保護圖案，設置於所述第一保護圖案與所述凹槽區的所述側壁之間且覆蓋所述凹槽區的底表面。
  5. 如請求項4所述的三維半導體記憶元件，其中所述最下層間絕緣層接觸所述半導體基板的頂表面。
  6. 如請求項1所述的三維半導體記憶元件，其中所述半導體圖案包含與所述半導體基板相同的半導體材料。
  7. 如請求項1所述的三維半導體記憶元件，其中所述保護結構包含與所述層間絕緣層相同的絕緣材料。
  8. 如請求項1所述的三維半導體記憶元件，其中所述層間絕緣層中的每一者具有第一厚度，且所述半導體圖案中的每一者具有較所述第一厚度大的第二厚度。
  9. 如請求項1所述的三維半導體記憶元件，其中所述導電圖案在與所述半導體基板的頂表面平行的第一方向上延伸。
  10. 如請求項1所述的三維半導體記憶元件，更包括： 介電層，覆蓋所述導電圖案；以及板電極，位於所述介電層上。
  11. 一種三維（3D）半導體記憶元件，包括： 半導體基板，包括第一凹槽區及第二凹槽區，所述第一凹槽區與所述第二凹槽區在第一方向上延伸且在與所述第一方向不同的第二方向上彼此間隔開； 堆疊結構，在平面圖中設置於所述第一凹槽區與所述第二凹槽區之間且包括交替地堆疊於所述半導體基板上的層間絕緣層與半導體圖案； 第一導電圖案，在與所述半導體基板的頂表面垂直的第三方向上延伸且與所述堆疊結構相交； 第二導電圖案，設置於垂直地彼此相鄰的所述層間絕緣層之間，所述第二導電圖案與所述半導體圖案在所述第一方向上的第一端部部分交叉； 資料儲存部件，設置於垂直地彼此相鄰的所述層間絕緣層之間且連接至所述半導體圖案的與所述第一端部部分相對的第二端部部分； 第一保護結構，設置於所述第一凹槽區中；以及 第二保護結構，設置於所述第二凹槽區中。
  12. 如請求項11所述的三維半導體記憶元件，其中所述第一保護結構的最頂表面及所述第二保護結構的最頂表面位於所述層間絕緣層中的最下層間絕緣層的頂表面與底表面之間。
  13. 如請求項11所述的三維半導體記憶元件，其中所述第一保護結構包括：水平部分，覆蓋所述第一凹槽區的底表面；以及側壁部分，覆蓋所述第一凹槽區的側壁及所述層間絕緣層中的最下層間絕緣層的側壁， 其中所述第二保護結構包括：水平部分，覆蓋所述第二凹槽區的底表面；以及側壁部分，覆蓋所述第二凹槽區的側壁及所述層間絕緣層中的所述最下層間絕緣層的另一側壁， 其中所述第一保護結構的所述側壁部分的厚度大於所述第一保護結構的所述水平部分的厚度，且所述第二保護結構的所述側壁部分的厚度大於所述第二保護結構的所述水平部分的厚度。
  14. 如請求項11所述的三維半導體記憶元件，其中所述第一保護結構及所述第二保護結構中的每一者包括： 第一保護圖案，覆蓋所述層間絕緣層中的最下層間絕緣層的側壁；以及 第二保護圖案，覆蓋所述第一保護圖案，其中所述第一保護結構的所述第二保護圖案覆蓋所述第一凹槽區的底表面，且所述第二保護結構的所述第二保護圖案覆蓋所述第二凹槽區的底表面。
  15. 如請求項11所述的三維半導體記憶元件，其中所述第一保護結構及所述第二保護結構包含與所述層間絕緣層相同的絕緣材料。
  16. 如請求項11所述的三維半導體記憶元件，其中所述半導體圖案中的每一者包括：第一源極/汲極區與第二源極/汲極區，在所述第二方向上彼此間隔開；以及通道區，位於所述第一源極/汲極區與所述第二源極/汲極區之間，且 其中所述第一導電圖案相鄰於所述半導體圖案的所述通道區。
  17. 一種三維（3D）半導體記憶元件，包括： 半導體基板，包括第一凹槽區及第二凹槽區，所述第一凹槽區與所述第二凹槽區在第一方向上延伸且在與所述第一方向不同的第二方向上彼此間隔開； 堆疊結構，在平面圖中設置於所述第一凹槽區與所述第二凹槽區之間，且在所述第一方向上彼此間隔開，其中所述堆疊結構中的每一者包括交替地堆疊於所述半導體基板上的層間絕緣層與半導體圖案； 字元線，在與所述半導體基板的頂表面垂直的第三方向上延伸且分別與所述堆疊結構相交； 位元線，設置於垂直地彼此相鄰的所述層間絕緣層之間且接觸所述半導體圖案的第一端部部分，其中所述位元線在所述第一方向上延伸； 儲存電極，設置於垂直地彼此相鄰的所述層間絕緣層之間且接觸所述半導體圖案的與所述第一端部部分相對的第二端部部分； 第一保護結構，設置於所述第一凹槽區中； 填充絕緣圖案，覆蓋所述位元線的側壁及所述層間絕緣層的側壁，且所述填充絕緣圖案設置於所述第一保護結構上； 第二保護結構，設置於所述第二凹槽區中； 板電極，覆蓋所述儲存電極且設置於所述第二保護結構上；以及 介電層，位於所述板電極與所述儲存電極之間， 其中所述第一保護結構及所述第二保護結構中的每一者包括： 第一保護圖案，覆蓋所述層間絕緣層中的最下層間絕緣層的側壁；以及 第二保護圖案，其中所述第一保護結構的所述第二保護圖案設置於所述第一保護結構的所述第一保護圖案與所述第一凹槽區的側壁之間且覆蓋所述第一凹槽區的底表面，且所述第二保護結構的所述第二保護圖案設置於所述第二保護結構的所述第一保護圖案與所述第二凹槽區的側壁之間且覆蓋所述第二凹槽區的底表面， 其中所述第一保護結構的最頂表面及所述第二保護結構的最頂表面位於所述最下層間絕緣層的頂表面與底表面之間。
  18. 如請求項17所述的三維半導體記憶元件，其中所述最下層間絕緣層接觸所述半導體基板的所述頂表面，且 其中所述第一保護結構及所述第二保護結構包含與所述層間絕緣層相同的絕緣材料。
  19. 如請求項17所述的三維半導體記憶元件，其中所述第一保護結構的厚度在所述第一凹槽區的所述側壁上較在所述第一凹槽區的所述底表面上大，且 其中所述第二保護結構的厚度在所述第二凹槽區的所述側壁上較在所述第二凹槽區的所述底表面上大。
  20. 如請求項17所述的三維半導體記憶元件，其中所述層間絕緣層中的每一者具有第一厚度，且所述半導體圖案中的每一者具有較所述第一厚度大的第二厚度。
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