CN215731696U - 半导体存储器装置 - Google Patents

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Abstract

提供了半导体存储器装置。所述半导体存储器装置包括：基底，具有第一有源图案，第一有源图案包括第一源极/漏极区和第二源极/漏极区；栅电极，与第一有源图案相交并设置在第一源极/漏极区与第二源极/漏极区之间；位线，与第一有源图案相交并电连接到第一源极/漏极区；间隔件，设置在位线的侧壁上；接触件，电连接到第二源极/漏极区并与位线间隔开，间隔件置于接触件与位线之间；界面层，设置在第二源极/漏极区与接触件之间，并且在第二源极/漏极区与接触件之间形成欧姆接触；以及数据存储元件，设置在接触件上。接触件的底部比基底的顶表面低。接触件可以由金属、导电金属氮化物或它们的组合形成。因此，其可以具有改善的电特性和集成度。

Description

半导体存储器装置
本申请要求于2020年8月7日在韩国知识产权局提交的第10-2020-0099147号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体存储器装置和一种用于制造该半导体存储器装置的方法，更具体地，涉及一种具有增强的电特性的半导体存储器装置和一种用于制造该半导体存储器装置的方法。
背景技术
半导体装置因为它们的小尺寸、多功能特性和/或低制造成本而广泛地用于电子产业中。半导体装置之中的数据存储装置可以存储逻辑数据。由于数据存储装置随着电子产业的进步而变得高度地集成，因此为了数据存储装置的高集成度，正在减小数据存储装置的元件或组件的宽度。
此外，数据存储装置的高集成度要求数据存储装置的高可靠性。然而，数据存储装置的可靠性会因高集成度而劣化，例如，由于元件或组件的宽度的减小以及元件或组件之间的界面处的具有高接触电阻的不稳定接触而引起的电特性的劣化。因此，已经进行了各种研究，以增强数据存储装置的可靠性。
实用新型内容
本发明构思的实施例可以提供一种具有增强的电特性的半导体存储器装置。
本发明构思的实施例还可以提供一种用于制造具有增强的电特性的半导体存储器装置的方法。
在本发明构思的实施例中，半导体存储器装置可以包括：基底，具有第一有源图案，第一有源图案包括第一源极/漏极区和第二源极/漏极区；栅电极，与第一有源图案相交并且沿第一方向延伸，当在平面图中观看时，栅电极设置在第一源极/漏极区与第二源极/漏极区之间；位线，与第一有源图案相交并且沿与第一方向交叉的第二方向延伸，位线电连接到第一源极/漏极区；间隔件，设置在位线的侧壁上；接触件，电连接到第二源极/漏极区，接触件与位线间隔开并使间隔件置于接触件与位线之间；界面层，设置在第二源极/漏极区与接触件之间，界面层在第二源极/漏极区与接触件之间形成欧姆接触；以及数据存储元件，设置在接触件上。与界面层接触的接触件的底部可以比基底的顶表面低。接触件可以由金属、导电金属氮化物和它们的组合中的至少一种形成。
在实施例中，接触件包括：第一金属图案；以及第二金属图案，设置在第一金属图案与界面层之间，其中，第一金属图案包括金属，并且其中，第二金属图案包括导电金属氮化物。
在实施例中，第一金属图案的底部比基底的所述顶表面低。
在实施例中，界面层包括石墨烯或磷烯，并且其中，界面层的厚度在1nm至5nm的范围内。
在实施例中，接触件包括：下部，位于比基底的所述顶表面低的水平处；上部，设置在所述下部上并且沿着间隔件竖直地延伸；以及垫部，设置在所述上部上，并且数据存储元件设置在所述垫部上。
在实施例中，所述半导体存储器装置还包括：器件隔离层，填充限定第一有源图案的第一沟槽，其中，第一有源图案和器件隔离层凹陷以限定接触孔，并且其中，接触件的下部以及界面层设置在接触孔中。
在实施例中，基底还具有第二有源图案，其中，第一有源图案和第二有源图案中的每个沿第三方向具有长轴，第三方向与第一方向和第二方向交叉，其中，第一有源图案和第二有源图案沿第三方向彼此相邻，其中，器件隔离层填充位于第一有源图案与第二有源图案之间的第二沟槽，并且其中，第二沟槽比第一沟槽深。
在实施例中，所述半导体存储器装置还包括：导电图案，设置在位线下方，其中，导电图案连接到第一有源图案的第一源极/漏极区，并且其中，导电图案的与第一源极/漏极区接触的底表面比接触件的所述底部低。
在实施例中，数据存储元件包括：第一电极，设置在接触件的垫部上；第二电极，设置在第一电极上；以及介电层，设置在第一电极与第二电极之间。
在实施例中，所述半导体存储器装置还包括：掩模图案，设置在位线上，其中，界面层沿着间隔件从第二源极/漏极区竖直地延伸，以覆盖掩模图案的顶表面的至少一部分。
在本发明构思的实施例中，半导体存储器装置可以包括：基底，具有有源图案，有源图案包括第一源极/漏极区和第二源极/漏极区；栅电极，与有源图案相交并且沿第一方向延伸，当在平面图中观看时，栅电极设置在第一源极/漏极区与第二源极/漏极区之间；线结构，与有源图案相交并且沿与第一方向交叉的第二方向延伸，线结构包括电连接到第一源极/漏极区的位线；间隔件，设置在线结构的侧壁上；金属接触件，电连接到第二源极/漏极区，金属接触件与位线间隔开并使间隔件置于金属接触件与位线之间；界面层，设置在第二源极/漏极区与金属接触件之间；以及数据存储元件，设置在金属接触件上。界面层可以包括石墨烯或磷烯。
在实施例中，第二源极/漏极区具有凹陷为比基底的顶表面低的顶表面，并且其中，界面层覆盖第二源极/漏极区的凹陷的顶表面。
在实施例中，所述半导体存储器装置还包括：半导体图案，设置在第二源极/漏极区与界面层之间，其中，第二源极/漏极区具有凹陷为比基底的顶表面低的顶表面，并且其中，半导体图案与第二源极/漏极区的凹陷的顶表面接触。
在实施例中，线结构还包括位于位线上的掩模图案，并且其中，界面层沿着间隔件从第二源极/漏极区竖直地延伸，以覆盖掩模图案的顶表面的至少一部分。
在实施例中，金属接触件包括：下部，位于比基底的顶表面低的水平处；上部，设置在所述下部上并且沿着间隔件竖直地延伸；以及垫部，设置在所述上部上，并且数据存储元件设置在所述垫部上。
在本发明构思的实施例中，半导体存储器装置可以包括：基底，具有沿第一方向具备长轴的有源图案，有源图案包括第一源极/漏极区以及一对第二源极/漏极区，所述一对第二源极/漏极区沿第一方向彼此间隔开并使第一源极/漏极区置于所述一对第二源极/漏极区之间；器件隔离层，填充设置在基底中以限定有源图案的第一沟槽；一对栅电极，与有源图案相交并且沿与第一方向交叉的第二方向延伸，所述一对栅电极中的每个栅电极设置在位于第一源极/漏极区与所述第二源极/漏极区之间的第二沟槽中，所述一对栅电极中的每个栅电极具有比有源图案的顶表面低的顶表面；栅极介电层，设置在有源图案与所述一对栅电极中的每个栅电极之间；栅极覆盖层，设置在所述一对栅电极中的每个栅电极上以填充第二沟槽；绝缘层，设置在基底上；线结构，在绝缘层上与有源图案相交并且沿第三方向延伸，第三方向与第一方向和第二方向交叉，线结构包括穿透绝缘层以连接到第一源极/漏极区的导电图案、设置在导电图案上的位线以及设置在位线与导电图案之间的阻挡图案；一对间隔件，分别设置在线结构的两个侧壁上；一对金属接触件，分别电连接到所述一对第二源极/漏极区，分别与所述一对间隔件接触，并且通过所述一对间隔件与线结构间隔开；一对界面层，分别设置在所述一对第二源极/漏极区与所述一对金属接触件之间；第一电极，分别设置在所述一对金属接触件上；第二电极，位于第一电极上；以及介电层，设置在第二电极与第一电极之间。所述一对第二源极/漏极区中的每个第二源极/漏极区可以具有比基底的顶表面低的凹陷的顶表面。所述一对界面层中的每个界面层可以覆盖所述凹陷的顶表面。所述一对界面层中的每个界面层可以分别在所述一对第二源极/漏极区中的每个第二源极/漏极区与所述一对金属接触件中的每个金属接触件之间形成欧姆接触。
在实施例中，导电图案的与第一源极/漏极区接触的底表面比所述一对金属接触件中的每个金属接触件的底部低。
在实施例中，线结构还包括位于位线上的掩模图案，并且其中，所述一对界面层中的每个界面层分别沿着所述一对间隔件中的每个间隔件从所述凹陷的顶表面竖直地延伸，以覆盖掩模图案的顶表面的至少一部分。
在实施例中，所述一对界面层中的每个界面层包括石墨烯或磷烯。
在实施例中，所述一对金属接触件中的每个金属接触件包括：下部，位于比基底的所述顶表面低的水平处；上部，设置在所述下部上并且沿着所述一对间隔件中的一个间隔件竖直地延伸；以及垫部，设置在所述上部上，并且所述第一电极中的一个第一电极设置在所述垫部上。
在本发明构思的实施例中，用于制造半导体存储器装置的方法可以包括以下步骤：将基底图案化，以形成限定有源图案的第一沟槽；形成填充第一沟槽的器件隔离层；形成与有源图案相交并沿第一方向延伸的栅电极；在有源图案的上部中形成第一源极/漏极区和第二源极/漏极区，第一源极/漏极区和第二源极/漏极区分别与栅电极的两侧相邻；在有源图案上形成绝缘层；形成在绝缘层上与有源图案相交并沿与第一方向交叉的第二方向延伸的线结构，线结构包括电连接到第一源极/漏极区的位线以及设置在位线上的掩模图案；在线结构的侧壁上形成间隔件；形成穿透绝缘层的第一接触孔，以暴露第二源极/漏极区的凹陷的顶表面；形成覆盖第二源极/漏极区的所述凹陷的顶表面的界面层，界面层包括石墨烯或磷烯；在界面层上形成填充第一接触孔的金属接触件；以及在金属接触件上形成数据存储元件。
根据本发明构思的半导体存储器装置，金属接触件可以通过使用能够形成欧姆接触的界面层来直接连接到有源图案。因此，可以实现或形成具有相对低的电阻的接触件。可以减小接触件的电阻，因此，可以增强装置的电特性。因为接触件具有相对低的电阻，所以可以减小接触件的尺寸，因此，可以使装置高度地集成。
附图说明
通过考虑附图详细地描述本发明构思的实施例，本发明构思将变得更加清楚，在附图中：
图1是示出根据本发明构思的实施例的半导体存储器装置的平面图；
图2A、图2B、图2C和图2D分别是沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图；
图3是示出根据本发明构思的实施例的接触件的透视图；
图4是示出根据本发明构思的实施例的图3的接触件的另一示例的透视图；
图5、图7、图9、图11、图13、图15、图17和图19是示出根据本发明构思的实施例的用于制造半导体存储器装置的方法的平面图；
图6A、图8A、图10A、图12A、图14A、图16A、图18A和图20A分别是沿着图5、图7、图9、图11、图13、图15、图17和图19的线A-A'截取的剖视图；
图6B、图8B、图10B、图12B、图14B、图16B、图18B和图20B分别是沿着图5、图7、图9、图11、图13、图15、图17和图19的线B-B'截取的剖视图；
图6C、图8C、图10C、图12C、图14C、图16C、图18C和图20C分别是沿着图5、图7、图9、图11、图13、图15、图17和图19的线C-C'截取的剖视图；
图6D、图8D、图10D、图12D、图14D、图16D、图18D和图20D分别是沿着图5、图7、图9、图11、图13、图15、图17和图19的线D-D'截取的剖视图；
图21和图22是示出各自根据本发明构思的实施例的半导体存储器装置的沿着图1的线A-A'截取的剖视图；以及
图23是示出图22的接触件的透视图。
因为图1至图23意图用于说明性的目的，所以附图中的元件不必按比例绘制。例如，为了清楚的目的，可以放大或夸大一些元件。
具体实施方式
图1是示出根据本发明构思的实施例的半导体存储器装置的平面图。图2A、图2B、图2C和图2D分别是沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图3是示出根据本发明构思的实施例的接触件的透视图。
参照图1和图2A至图2D，限定有源图案ACT的器件隔离层ST可以设置在基底100中。基底100可以包括半导体材料，并且可以包括IV族半导体和/或III-V族化合物半导体。例如，基底100可以是包括例如硅(Si)、锗(Ge)或硅锗(SiGe)的半导体基底，并且可以包括多个层(诸如，以绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底为例)。此外，基底100可以包括一个或更多个半导体层或者一个或更多半导体结构，并且可以包括半导体器件的有源部分或可操作部分。器件隔离层ST可以包括例如氧化硅(SiO2)层、氮化硅(Si3N4)层或氮氧化硅(SiON)层。
可以通过将基底100的上部图案化来形成有源图案ACT。每个有源图案ACT可以沿与基底100的顶表面平行的第三方向D3延伸。换言之，当在平面图中观看时，每个有源图案ACT可以具有沿第三方向D3具备长轴的孤立的条形状。有源图案ACT可以沿第一方向D1和第二方向D2二维地布置。一些有源图案ACT可以沿第三方向D3彼此间隔开。第一方向D1可以与第二方向D2基本垂直。如图1中所示，第三方向D3可以相对于第二方向D2或第一方向D1倾斜预定角度。预定角度可以在一定程度上变化。在本发明构思的实施例中，预定角度可以在大约10°至大约80°的范围内。
每个有源图案ACT可以具有沿与基底100的顶表面垂直的方向(即，第四方向D4)朝向其顶部逐渐变小的宽度。换言之，每个有源图案ACT的宽度可以随着距基底100的底表面的高度增大而减小。例如，每个有源图案ACT可以具有锥形的侧壁。
第一沟槽TR1和第二沟槽TR2可以被限定在有源图案ACT之间。例如，可以通过各向异性蚀刻工艺去除基底100的上部来在基底100中形成第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以填充有源图案ACT之间的第一沟槽TR1和第二沟槽TR2。第一沟槽TR1可以被限定在沿第二方向D2彼此相邻的一对有源图案ACT之间。第二沟槽TR2可以被限定在沿第三方向D3彼此相邻的一对有源图案ACT之间。
沿第二方向D2彼此相邻的一对有源图案ACT之间的距离可以比沿第三方向D3彼此相邻的一对有源图案ACT之间的距离小。因此，第二沟槽TR2可以比第一沟槽TR1深。换言之，第二沟槽TR2的底部可以比第一沟槽TR1的底部低(见图2B)。
每个有源图案ACT的上部可以包括第一源极/漏极区SD1以及一对第二源极/漏极区SD2。第一源极/漏极区SD1的顶表面可以比一对第二源极/漏极区SD2的顶表面低。第一源极/漏极区SD1可以位于一对第二源极/漏极区SD2之间。换言之，当在平面图中观看时，第二源极/漏极区SD2、第一源极/漏极区SD1和第二源极/漏极区SD2可以沿第三方向D3顺序地布置。第一源极/漏极区SD1和第二源极/漏极区SD2中的每个可以掺杂有例如N型杂质或P型杂质。
一对第三沟槽TR3可以被限定在每个有源图案ACT中(见图2C)。每个第三沟槽TR3可以被限定在第一源极/漏极区SD1与第二源极/漏极区SD2之间。第三沟槽TR3可以穿透有源图案ACT的上部，并且可以从有源图案ACT的顶表面朝向基底100的底表面向下延伸。第三沟槽TR3的底部可以比第一沟槽TR1的底部和第二沟槽TR2的底部高。此外，第三沟槽TR3可以穿透器件隔离层ST的上部，并且可以从器件隔离层ST的顶表面朝向基底100的底表面向下延伸(见图2D)。
每个有源图案ACT的上部还可以包括一对沟道区CH。当在平面图中观看时，沟道区CH可以设置在第一源极/漏极区SD1与第二源极/漏极区SD2之间。沟道区CH可以位于第三沟槽TR3下方(见图2C)。因此，沟道区CH可以比第一源极/漏极区SD1和第二源极/漏极区SD2低。
栅电极GE可以设置为与有源图案ACT和器件隔离层ST相交。栅电极GE可以分别设置在第三沟槽TR3中，并且可以彼此平行地沿第二方向D2延伸。一对栅电极GE可以分别设置在有源图案ACT的一对沟道区CH上。例如，两个栅电极GE可以与一个有源图案ACT相交。换言之，当在平面图中观看时，栅电极GE可以设置在第一源极/漏极区SD1与第二源极/漏极区SD2之间。晶体管可以由一个栅电极GE以及其相邻的第一源极/漏极区SD1和第二源极/漏极区SD2构成。栅电极GE的顶表面可以比有源图案ACT的顶表面(例如，第一源极/漏极区SD1的顶表面或者第二源极/漏极区SD2的顶表面)低。当栅电极GE设置在第三沟槽TR3内时，每个栅电极GE可以在其下方设置有沟道区CH，沟道区CH的长度在有限的平面区域内变得增大。因此，可以将短沟道效应等最小化。
再次参照图2C，栅电极GE的上部可以与有源图案ACT的第一源极/漏极区SD1相邻。栅电极GE的下部可以与沟道区CH相邻。
参照图1和图2A至图2D，栅极介电层GI可以设置在栅电极GE与有源图案ACT之间。栅极覆盖层GP可以设置在栅电极GE上。栅极覆盖层GP可以具有沿着栅电极GE的纵向方向延伸的线性形状，并且可以覆盖栅电极GE的整个顶表面。栅极覆盖层GP的顶表面可以与有源图案ACT的顶表面基本共面。
栅电极GE可以包括导电金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))和/或金属材料(例如，钛(Ti)、钽(Ta)、钨(W)、铜(Cu)或铝(Al))。栅极介电层GI可以包括例如氧化硅(SiO2)层、氮化硅(Si3N4)层、氮氧化硅(SiON)层和/或高k介电层。高k介电层可以具有比氧化硅(SiO2)的介电常数大的介电常数。例如，高k介电层可以包括例如氧化铪(HfO2)、氧化铪硅(HfSiO4)、氧化铪锆(HfZrO4)、氧化铪钽(Hf2Ta2O9)、氧化铪铝(HfAlO3)、氧化镧(La2O3)、氧化镧铝(LaAlO3)、氧化锆(ZrO2)、氧化锆硅(ZrSiO4)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化钡锶钛(BaSrTi2O6)、氧化钡钛(BaTiO3)、氧化锶钛(SrTiO3)、氧化钇(Y2O3)、氧化锂(Li2O)、氧化铝(Al2O3)、氧化铅钪钽(Pb(Sc,Ta)O3))、铌酸铅锌[Pb(Zn1/3Nb2/3)O3]或它们的任何组合。栅极覆盖层GP可以包括例如氧化硅(SiO2)层、氮化硅(Si3N4)层和氮氧化硅(SiON)层中的至少一个。
绝缘层IL可以设置在基底100上，并且可以包括暴露有源图案ACT的第一源极/漏极区SD1的第一接触孔CNH1。由于第一接触孔CNH1的形成，第一源极/漏极区SD1的顶表面可以比第二源极/漏极区SD2的顶表面低。例如，绝缘层IL可以包括顺序地堆叠的第一绝缘层和第二绝缘层。第二绝缘层的介电常数可以比第一绝缘层的介电常数大。例如，第一绝缘层可以包括氧化硅(SiO2)层，第二绝缘层可以包括氮氧化硅(SiON)层。
彼此平行地沿第一方向D1延伸的线结构LST可以设置在绝缘层IL上。线结构LST可以沿第二方向D2布置，并且当在平面图中观看时，线结构LST可以与栅电极GE垂直地相交(见图1)。此外，线结构LST可以与沿第三方向D3延伸的有源图案ACT相交。一对间隔件SP可以分别设置在每个线结构LST的两个侧壁上。每个间隔件SP可以包括例如氧化硅(SiO2)层、氮化硅(Si3N4)层和氮氧化硅(SiON)层中的至少一个。
每个线结构LST可以包括顺序地堆叠的导电图案CP、阻挡图案BP、位线BL和掩模图案MP。导电图案CP可以包括接触部CNP，接触部CNP填充第一接触孔CNH1并连接到第一源极/漏极区SD1。例如，接触部CNP可以穿透绝缘层IL，并且可以朝向基底100的底表面延伸。接触部CNP的底表面可以比基底100的顶表面(即，有源图案ACT的顶表面)低。接触部CNP的底表面可以比绝缘层IL的底表面低，并且可以比稍后将要描述的接触件CNT的底部低。接触部CNP的底表面可以与第一源极/漏极区SD1直接接触。例如，导电图案CP可以穿透绝缘层IL，以连接到第一源极/漏极区SD1。例如，导电图案CP的与第一源极/漏极区SD1接触的底表面可以比将要描述的由第一金属图案BOP和第二金属图案BAP形成的金属接触件的底部低。
置于位线BL与导电图案CP之间的阻挡图案BP可以抑制或防止位线BL中的金属材料扩散到导电图案CP中。位线BL可以通过阻挡图案BP和导电图案CP电连接到第一源极/漏极区SD1。
导电图案CP可以包括掺杂的半导体材料(例如，掺杂的硅(Si)、掺杂的锗(Ge)等)。阻挡图案BP可以包括导电金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))。位线BL可以包括金属材料(例如，钛(Ti)、钽(Ta)、钨(W)、铜(Cu)或铝(Al))。
多个绝缘栅IFS可以设置在栅极覆盖层GP上。每个绝缘栅IFS可以穿透绝缘层IL，并且可以延伸至栅极覆盖层GP的上部中。绝缘栅IFS可以由绝缘层(诸如，以氧化硅(SiO2)层、氮化硅(Si3N4)层或氮氧化硅(SiON)层为例)形成。
再次参照图1，当在平面图中观看时，绝缘栅IFS可以均为孤立的形状，并且可以沿第一方向D1和第二方向D2二维地布置。例如，绝缘栅IFS可以在沿第二方向延伸的栅极覆盖层GP上沿第二方向D2布置。绝缘栅IFS和线结构LST可以沿第二方向D2交替地布置。
接触件CNT可以穿透绝缘层IL，以分别电连接到第二源极/漏极区SD2。每个接触件CNT可以填充通过部分地蚀刻第二源极/漏极区SD2的上部而形成的第二接触孔CNH2。例如，可以通过穿透绝缘层IL并使第二源极/漏极区SD2的上部和器件隔离层ST的在第二源极/漏极区SD2周围的上部凹陷来形成第二接触孔CNH2。
再次参照图1，接触件CNT可以沿第一方向D1和第二方向D2二维地布置。例如，接触件CNT和线结构LST可以沿第二方向D2交替地布置。接触件CNT和绝缘栅IFS可以沿第一方向D1交替地布置。例如，接触件CNT可以以矩阵形式布置。
将参照图2A和图3更详细地描述根据本发明构思的界面层OCL和接触件CNT。界面层OCL可以设置在接触件CNT与被第二接触孔CNH2暴露的第二源极/漏极区SD2之间。界面层OCL可以直接覆盖第二源极/漏极区SD2的暴露的表面。例如，界面层OCL可以覆盖第二源极/漏极区SD2的被第二接触孔CNH2暴露的凹陷的顶表面RTS(见图3)。接触件CNT可以通过界面层OCL连接到第二源极/漏极区SD2。界面层OCL可以在接触件CNT的金属与第二源极/漏极区SD2的半导体之间形成欧姆接触。例如，在本发明构思的实施例中，界面层OCL可以直接形成在有源图案ACT上，并且可以直接应用在有源图案ACT的硅(Si)与接触件CNT的金属之间，而无需在界面层OCL与有源图案ACT之间添加多晶硅(p-Si)层。
在本发明构思的实施例中，界面层OCL可以包括由二维地布置的原子形成的单个层。所述单个层的原子可以彼此共价地结合。例如，界面层OCL可以包括单个原子层或其中堆叠有多个原子层的多个层。所述多个层可以具有其中竖直地堆叠有2个至100个原子层的结构。这里，所述多个层的原子层可以通过范德华吸引力彼此结合。界面层OCL可以包括碳(C)的同素异形体(例如，石墨烯)或磷(P)的同素异形体(例如，磷烯(phosphorene))。可以使用诸如以原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺为例的沉积工艺来形成界面层OCL。界面层OCL可以具有大于0nm且小于大约200nm的厚度。例如，界面层OCL可以具有在大约1nm至大约5nm的范围内的厚度。如在这里使用的术语“大约”包括所陈述的值，并且意味着在如由本领域普通技术人员考虑到所讨论的测量和与特定量的测量相关的误差(即，测量系统的局限性)所确定的特定值的可接受的偏差范围内。例如，“大约”可以意味着在一个或更多个标准偏差内，或者在所陈述的值的±30％、20％、10％、5％内。
在本发明构思的实施例中，界面层OCL可以包括金属半导体化合物，例如，金属硅化物。
接触件CNT可以包括下部LWP、在下部LWP上的上部UPP和在上部UPP上的垫(pad，或称为“焊盘”)部PAP。下部LWP可以设置在第二接触孔CNH2中，并且可以与界面层OCL接触。换言之，接触件CNT的下部LWP和界面层OCL可以设置在第二接触孔CNH2中。下部LWP可以通过界面层OCL电连接到第二源极/漏极区SD2，并且可以位于比基底100的顶表面(即，有源图案ACT的顶表面)低的水平处。下部LWP还可以位于比绝缘层IL的底表面低的水平处。例如，根据本发明构思的实施例的接触件CNT可以是通过使用石墨烯或磷烯作为界面层OCL将接触件CNT和第二源极/漏极区SD2直接连接而具有减小的电阻的掩埋接触件。
上部UPP可以设置在彼此相邻的线结构LST之间。例如，上部UPP可以与彼此面对的一对间隔件SP直接接触。例如，上部UPP可以设置在下部LWP上，并且可以沿着间隔件SP竖直地延伸。上部UPP可以通过间隔件SP与同其相邻的线结构LST间隔开。例如，接触件CNT可以电连接到第二源极/漏极区SD2，并且可以与位线BL间隔开，间隔件SP置于接触件CNT与位线BL之间。
垫部PAP可以不与上部UPP对齐。换言之，垫部PAP的顶表面的中心可以沿第二方向D2从上部UPP的中心偏移(见图2A)。
绝缘图案INP可以设置在掩模图案MP上，并且可以限定垫部PAP的平面形状。相邻的垫部PAP可以通过绝缘图案INP彼此分离。绝缘图案INP的顶表面可以与垫部PAP的顶表面基本共面。
接触件CNT可以包括第一金属图案BOP和第二金属图案BAP，第二金属图案BAP围绕第一金属图案BOP的表面。第一金属图案BOP可以包括金属材料(例如，钛(Ti)、钽(Ta)、钨(W)、铜(Cu)或铝(Al))。第二金属图案BAP可以用作用于防止第一金属图案BOP中的金属元素的扩散的阻挡件。第二金属图案BAP可以包括导电金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))。第二金属图案BAP可以设置在第一金属图案BOP与界面层OCL之间。根据本实施例的接触件CNT可以是由第一金属图案BOP和第二金属图案BAP形成的金属接触件，而没有半导体材料。
根据本发明构思的实施例，连接到第二源极/漏极区SD2的接触件CNT可以是由金属材料形成的金属接触件。因为金属的电阻率比掺杂的半导体材料的电阻率低，所以根据本实施例的接触件CNT可以具有相对低的电阻。因此，可以提供具有增强的电特性的半导体存储器装置。此外，当石墨烯或磷烯用作置于接触件CNT的金属材料与第二源极/漏极区SD2的半导体材料之间的界面层OCL时，可以通过石墨烯或磷烯而形成低电阻欧姆接触。因此，可以进一步增强半导体存储器装置的电特性。
如稍后将要描述的图22中示出的，根据本发明构思的对比示例，可以在第二接触孔CNH2中形成与第二源极/漏极区SD2接触的半导体图案。可以在半导体图案上形成硅化物，并且可以在硅化物上形成金属接触件。这可能是因为硅化物不能形成在第二接触孔CNH2的比基底100的顶表面低的底部上。因此，可以使用半导体图案来确保硅化物形成所处的高度。在这种情况下，与在本实施例中使用石墨烯或磷烯作为欧姆接触件相比，使用硅化物与半导体图案组合作为接触件会在半导体装置的电特性上提供较高的电阻和较低的性能。此外，对比示例的半导体图案和/或硅化物接触件的尺寸的任何减小会进一步增大电阻，进而降低半导体装置的电性能。
根据本实施例，接触件CNT的金属和第二源极/漏极区SD2的半导体可以彼此不直接接触，但可以使用界面层OCL(例如，石墨烯)以欧姆接触的形式彼此连接。因此，第二源极/漏极区(半导体)SD2和接触件(金属)CNT可以彼此连接，而无需附加的硅化物。因为省略了硅化物，所以接触件CNT的金属的底部可以深入地形成至比基底100的顶表面低的水平。例如，接触件CNT的第一金属图案BOP的底部可以比基底100的顶表面低。
根据本发明构思的实施例，DRAM装置的掩埋接触件(即，上述接触件CNT)可以由金属形成，而没有半导体材料，因此，可以使掩埋接触件的电阻相对地减小。接触件CNT的平面尺寸可以由于接触件CNT的电阻的减小而减小，因此，可以使半导体存储器装置高度地集成。
数据存储元件DS可以设置在接触件CNT的垫部PAP上。例如，数据存储元件DS可以包括分别设置在垫部PAP上的第一电极LEL，并且可以分别连接到垫部PAP。数据存储元件DS还可以包括形成在第一电极LEL上的第二电极TEL以及置于第二电极TEL与第一电极LEL之间的介电层HDL。第一电极LEL、介电层HDL和第二电极TEL可以构成用于存储数据的电容器。
每个第一电极LEL可以具有实心柱形状。然而，本发明构思不限于此。在本发明构思的实施例中，每个第一电极LEL可以具有具备封闭的底端的中空圆柱形状。第一电极LEL可以沿着第一方向D1或第二方向D2以之字形形式布置，并且因此可以以蜂窝形式布置。可选地，第一电极LEL可以沿着第一方向D1和第二方向D2以矩阵形式布置。
每个第一电极LEL可以由掺杂有掺杂剂的硅(Si)、金属(例如，钨(W))或导电金属化合物(例如，氮化钛(TiN))形成。介电层HDL可以包括高k介电材料，例如，氧化铪(HfO2)、氧化铪硅(HfSiO4)、氧化铪锆(HfZrO4)、氧化铪钽(Hf2Ta2O9)、氧化铪铝(HfAlO3)、氧化镧(La2O3)、氧化镧铝(LaAlO3)、氧化锆(ZrO2)、氧化锆硅(ZrSiO4)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化钡锶钛(BaSrTi2O6)、氧化钡钛(BaTiO3)、氧化锶钛(SrTiO3)、氧化钇(Y2O3)、氧化锂(Li2O)、氧化铝(Al2O3)、氧化铅钪钽(Pb(Sc,Ta)TiO3)、铌酸铅锌[Pb(Zn1/3Nb2/3)O3]或它们的任何组合。第二电极TEL可以包括掺杂的硅(Si)、钌(Ru)、氧化钌(RuO)、铂(Pt)、氧化铂(PtO)、铱(Ir)、氧化铱(IrO)、氧化锶钌(SRO(SrRuO))、氧化钡锶钌(BSRO((Ba,Sr)RuO))、氧化钙钌(CRO(CaRuO))、氧化钡钌(BRO(BaRuO))、氧化镧锶钴(La(Sr,Co)O)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、氮化钛铝(TiAlN)、氮化钛硅(TiSiN)、氮化钽铝(TaAlN)、氮化钽硅(TaSiN)或它们的任何组合。
图4是示出根据本发明构思的实施例的图3的接触件的另一示例的透视图。在本实施例中，为了容易和便于解释的目的，将省略对与图1至图3的实施例中相同的技术特征的描述。换言之，在下文中将主要描述本实施例与图1至图3的实施例之间的不同之处。
参照图4，与图3不同，接触件CNT可以由单个金属图案形成，而没有第一金属图案BOP与第二金属图案BAP之间的区分。界面层OCL可以围绕接触件CNT的表面。界面层OCL可以设置在第二源极/漏极区SD2与接触件CNT之间。换言之，接触件CNT可以通过界面层OCL连接到第二源极/漏极区SD2。例如，接触件CNT可以包括金属材料(例如，钛(Ti)、钽(Ta)、钨(W)、铜(Cu)或铝(Al))或导电金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))。根据本实施例，接触件CNT的金属和第二源极/漏极区SD2的半导体可以使用界面层OCL(例如，石墨烯)以欧姆接触的形式而彼此连接。因此，可以使掩埋接触件的电阻相对地减小。因此，接触件CNT的平面尺寸可以由于接触件CNT的电阻的减小而减小，因此，可以使半导体存储器装置高度地集成。
图5、图7、图9、图11、图13、图15、图17和图19是示出根据本发明构思的实施例的用于制造半导体存储器装置的方法的平面图。图6A、图8A、图10A、图12A、图14A、图16A、图18A和图20A分别是沿着图5、图7、图9、图11、图13、图15、图17和图19的线A-A'截取的剖视图。图6B、图8B、图10B、图12B、图14B、图16B、图18B和图20B分别是沿着图5、图7、图9、图11、图13、图15、图17和图19的线B-B'截取的剖视图。图6C、图8C、图10C、图12C、图14C、图16C、图18C和图20C分别是沿着图5、图7、图9、图11、图13、图15、图17和图19的线C-C'截取的剖视图。图6D、图8D、图10D、图12D、图14D、图16D、图18D和图20D分别是沿着图5、图7、图9、图11、图13、图15、图17和图19的线D-D'截取的剖视图。
参照图5和图6A至图6D，可以将基底100的上部图案化，以形成有源图案ACT。每个有源图案ACT可以沿与基底100的顶表面平行的第三方向D3延伸。换言之，当在平面图中观看时，每个有源图案ACT可以具有沿第三方向D3具备长轴的孤立的条形状。可以沿第一方向D1和第二方向D2二维地布置有源图案ACT。可以使一些有源图案ACT沿第三方向D3彼此间隔开。
可以在有源图案ACT之间限定第一沟槽TR1和第二沟槽TR2。例如，可以通过各向异性蚀刻工艺去除基底100的上部来形成第一沟槽TR1和第二沟槽TR2。可以在沿第二方向D2彼此相邻的一对有源图案ACT之间限定第一沟槽TR1。可以在沿第三方向D3彼此相邻的一对有源图案ACT之间限定第二沟槽TR2。
可以在第一沟槽TR1和第二沟槽TR2中形成器件隔离层ST。器件隔离层ST可以完全地填充第一沟槽TR1和第二沟槽TR2，并且可以覆盖有源图案ACT。可以对器件隔离层ST执行平坦化工艺，直到暴露有源图案ACT的顶表面。例如，可以使用化学机械平坦化(CMP)工艺等将器件隔离层ST的顶表面平坦化。
参照图7和图8A至8D，可以将有源图案ACT和器件隔离层ST图案化，以形成第三沟槽TR3。当在平面图中观看时，每个第三沟槽TR3可以具有沿第二方向D2延伸的线形状。
形成第三沟槽TR3的步骤可以包括：形成包括开口的硬掩模图案，以及通过使用硬掩模图案作为蚀刻掩模来蚀刻通过开口暴露的有源图案ACT和器件隔离层ST。可以将第三沟槽TR3形成为比第一沟槽TR1浅。当形成第三沟槽TR3时，可以适当地控制有源图案ACT和器件隔离层ST的蚀刻条件，使得可以比有源图案ACT更多地蚀刻器件隔离层ST。因此，第三沟槽TR3可以具有不平坦的底部。例如，第三沟槽TR3的底部可以在器件隔离层ST上较深而在有源图案ACT上较浅(见图8D)。
参照图9和图10A至图10D，可以在每个第三沟槽TR3中顺序地形成栅极介电层GI、栅电极GE和栅极覆盖层GP。详细地，可以在第三沟槽TR3中共形地形成栅极介电层GI。可以通过例如热氧化工艺、化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺来形成栅极介电层GI。例如，栅极介电层GI可以包括氧化硅(SiO2)层、氮化硅(Si3N4)层、氮氧化硅(SiON)层和/或高k介电层。
可以在栅极介电层GI上形成填充第三沟槽TR3的导电层，以形成栅电极GE。导电层可以包括导电金属氮化物和/或金属材料。
可以使栅极介电层GI和栅电极GE凹陷，并且可以在凹陷的栅电极GE上形成栅极覆盖层GP。栅极覆盖层GP可以包括诸如以氮化硅(Si3N4)层为例的绝缘层。栅极覆盖层GP的顶表面可以与有源图案ACT的顶表面基本共面。
可以对有源图案ACT执行离子注入工艺，以在每个有源图案ACT的上部中形成第一源极/漏极区SD1和一对第二源极/漏极区SD2。例如，可以使用栅极覆盖层GP和器件隔离层ST作为掩模来将杂质掺杂到有源图案ACT的上部中，有源图案ACT的所述上部可以随后形成第一源极/漏极区SD1和第二源极/漏极区SD2。一对第二源极/漏极区SD2可以沿第三方向D3彼此间隔开，第一源极/漏极区SD1置于一对第二源极/漏极区SD2之间。例如，可以用相同的杂质对第一源极/漏极区SD1和第二源极/漏极区SD2进行掺杂。
根据本发明构思的实施例，可以通过离子注入工艺在有源图案ACT中形成第一源极/漏极区SD1和第二源极/漏极区SD2。因此，第一源极/漏极区SD1和第二源极/漏极区SD2的掺杂分布可以是基本恒定的。结果，根据本发明构思，可以抑制或防止由源极/漏极区的掺杂分散(doping dispersion)而引起的栅致漏极泄漏(GIDL)。
可以在位于栅电极GE下方的有源图案ACT中限定沟道区CH。当在平面图中观看时，可以在第一源极/漏极区SD1与第二源极/漏极区SD2之间设置沟道区CH。可以在沟道区CH的顶表面和两个侧壁上设置栅电极GE(见图10B)。因此，沟道区CH可以比第一源极/漏极区SD1和第二源极/漏极区SD2低(见图10C)。
参照图11和图12A至图12D，可以在基底100的整个顶表面上形成绝缘层IL。因此，可以在有源图案ACT的顶表面、器件隔离层ST的顶表面和栅极覆盖层GP的顶表面上形成绝缘层IL。例如，绝缘层IL可以具有其中堆叠有氧化硅(SiO2)层和氮氧化硅(SiON)层的多层结构。可以将绝缘层IL图案化，以形成分别暴露有源图案ACT的第一源极/漏极区SD1的第一接触孔CNH1。可以使用光刻工艺和蚀刻工艺来将绝缘层IL图案化并形成第一接触孔CNH1。当在平面图中观看时，可以将第一接触孔CNH1形成为具有彼此间隔开的岛形状，并且可以在每个有源图案ACT的中心部分处形成每个第一接触孔CNH1(见图11)。当形成第一接触孔CNH1时，可以使第一源极/漏极区SD1的上部凹陷，并且还可以使器件隔离层ST的在第一源极/漏极区SD1周围的上部凹陷。
参照图13和图14A至图14D，可以在绝缘层IL上顺序地形成第一导电层CL1、阻挡层BAL和第二导电层CL2。第一导电层CL1可以填充第一接触孔CNH1。换言之，第一导电层CL1可以与有源图案ACT的第一源极/漏极区SD1接触。可以通过绝缘层IL使第一导电层CL1与有源图案ACT的第二源极/漏极区SD2竖直地间隔开。第一导电层CL1可以包括掺杂的半导体材料。在本发明构思的实施例中，第一导电层CL1可以包括掺杂的多晶硅(p-Si)。
可以在第一导电层CL1与第二导电层CL2之间设置阻挡层BAL。阻挡层BAL可以包括导电金属氮化物。第二导电层CL2可以包括金属材料。阻挡层BAL可以抑制或防止第二导电层CL2中的金属材料扩散到第一导电层CL1中。
参照图15和图16A至图16D，可以在绝缘层IL上形成彼此平行地沿第一方向D1延伸的线结构LST。可以沿第二方向D2布置线结构LST。
详细地，可以在第二导电层CL2上形成掩模图案MP。掩模图案MP可以具有沿第一方向D1延伸的线形状。例如，掩模图案MP可以包括氮化硅(Si3N4)或氮氧化硅(SiON)。可以使用光刻工艺和蚀刻工艺来形成掩模图案MP。
可以使用掩模图案MP作为蚀刻掩模来顺序地蚀刻第二导电层CL2、阻挡层BAL和第一导电层CL1，以在每个掩模图案MP下方形成位线BL、阻挡图案BP和导电图案CP。蚀刻工艺可以部分地暴露绝缘层IL的顶表面并且还可以部分地暴露第一接触孔CNH1的内侧壁和底表面。掩模图案MP、位线BL、阻挡图案BP和导电图案CP可以彼此竖直地叠置。当在平面图中观看时，位线BL可以延伸以与栅电极GE相交。此外，当在平面图中观看时，位线BL可以延伸以与有源图案ACT相交。
导电图案CP可以包括分别填充第一接触孔CNH1的接触部CNP。可以通过接触部CNP将导电图案CP连接到第一源极/漏极区SD1。换言之，可以通过阻挡图案BP和导电图案CP将位线BL电连接到第一源极/漏极区SD1。
可以在每个线结构LST的两个侧壁上形成一对间隔件SP，并且一对间隔件SP可以由例如氮化硅(Si3N4)层形成。形成间隔件SP的步骤可以包括：在基底100上共形地形成间隔件层，以及各向异性地蚀刻间隔件层。间隔件SP可以填充第一接触孔CNH1的除了接触部CNP之外的剩余部分。
参照图17和图18A至图18D，可以使用间隔件SP和掩模图案MP作为蚀刻掩模对基底100执行各向异性蚀刻工艺以形成分别暴露第二源极/漏极区SD2的第二接触孔CNH2。第二接触孔CNH2可以使用间隔件SP和掩模图案MP来自对准。可以在各向异性蚀刻工艺期间蚀刻绝缘层IL。可以在各向异性蚀刻工艺期间通过过蚀刻来蚀刻有源图案ACT的上部和器件隔离层ST的上部。可以沿第一方向D1和第二方向D2二维地布置第二接触孔CNH2。例如，可以沿第二方向D2交替地布置第二接触孔CNH2和掩模图案MP。可以沿第一方向D1交替地布置第二接触孔CNH2和栅极覆盖层GP。在本发明构思的实施例中，可以以矩阵形式布置第二接触孔CNH2。
第二接触孔CNH2可以穿透绝缘层IL，并且可以向下延伸至比基底100的顶表面低的水平。可以通过第二接触孔CNH2使第二源极/漏极区SD2的上部凹陷。还可以通过第二接触孔CNH2使器件隔离层ST的在第二源极/漏极区SD2周围的上部凹陷。例如，可以使包括第二源极/漏极区SD2的有源图案ACT以及器件隔离层ST凹陷以限定第二接触孔CNH2。此外，可以对第二接触孔CNH2执行清洗工艺和/或表面处理工艺。
参照图19和图20A至图20D，可以在栅极覆盖层GP上形成多个绝缘栅IFS。例如，可以在沿第二方向D2延伸的栅极覆盖层GP上沿第二方向D2布置绝缘栅IFS。可以在线结构LST之间形成绝缘栅IFS。例如，可以沿第二方向D2交替地布置绝缘栅IFS和线结构LST。绝缘栅IFS可以不与第二接触孔CNH2叠置，但可以暴露第二接触孔CNH2。
可以在第二源极/漏极区SD2的通过第二接触孔CNH2暴露的表面上形成界面层OCL。在本发明构思的实施例中，可以仅在第二源极/漏极区SD2的暴露的表面上选择性地形成界面层OCL。在本发明构思的实施例中，可以在被第二接触孔CNH2暴露的所有的层上共形地形成界面层OCL(见图21)。
可以使用诸如ALD工艺或CVD工艺的沉积工艺来形成界面层OCL。例如，界面层OCL可以包括石墨烯。例如，界面层OCL可以包括通过使第二源极/漏极区SD2的表面与金属反应而形成的金属硅化物。
可以在基底100的整个顶表面上顺序地形成第二金属层BTL和第一金属层MTL。可以通过沉积工艺来共形地形成第二金属层BTL。可以将第一金属层MTL形成为完全地填充第二接触孔CNH2。第一金属层MTL可以覆盖所有的线结构LST。因此，第一金属层MTL的顶表面可以比线结构LST的顶表面高。
第一金属层MTL可以由金属材料(例如，钛(Ti)、钽(Ta)、钨(W)、铜(Cu)或铝(Al))形成。第二金属层BTL可以包括用于防止第一金属层MTL中的金属元素的扩散的阻挡层。第二金属层BTL可以由导电金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))形成。
再次参照图1和图2A至图2D，可以将第一金属层MTL和第二金属层BTL图案化以形成暴露绝缘栅IFS的凹陷。例如，凹陷可以将第一金属层MTL和第二金属层BTL划分为多个孤立的结构，并且可以围绕接触件CNT的垫部PAP。可以形成绝缘图案INP以填充凹陷。可以将第一金属层MTL和第二金属层BTL图案化以形成多个接触件CNT。可以通过绝缘栅IFS和绝缘图案INP使相邻的接触件CNT彼此分离。例如，可以沿第二方向D2交替地布置接触件CNT与线结构LST和绝缘图案INP，并且可以沿第一方向D1交替地布置接触件CNT与绝缘栅IFS和绝缘图案INP。
可以分别在接触件CNT的垫部PAP上形成第一电极LEL。可以在第一电极LEL上共形地形成介电层HDL。可以在介电层HDL上形成第二电极TEL，使得可以将介电层HDL置于第二电极TEL与第一电极LEL之间。第一电极LEL、介电层HDL和第二电极TEL可以构成数据存储元件DS，例如，电容器。此外，可以在第二电极TEL上形成堆叠的互连层。
图21和图22是示出各自根据本发明构思的实施例的半导体存储器装置的沿着图1的线A-A'截取的剖视图。图23是示出图22的接触件的透视图。在给出的实施例中，为了容易和便于解释的目的，将省略对与图1至图3的实施例中相同的技术特征的描述。换言之，在下文中将主要描述给出的实施例与图1至图3的实施例之间的不同之处。
参照图21，在本发明构思的实施例中，界面层OCL可以围绕接触件CNT的表面。例如，界面层OCL可以覆盖间隔件SP的表面以及第二源极/漏极区SD2的表面。换言之，界面层OCL可以共形地覆盖被第二接触孔CNH2暴露的层的表面。
界面层OCL可以在竖直方向(即，第四方向D4)上沿着间隔件SP从第二源极/漏极区SD2延伸。界面层OCL可以覆盖间隔件SP的顶表面以及掩模图案MP的顶表面的至少一部分。第二金属图案BAP和第一金属图案BOP可以顺序地设置在界面层OCL上。在本实施例中，接触件CNT和第二源极/漏极区SD2可以使用界面层OCL(例如，石墨烯)以欧姆接触的形式彼此连接。因此，可以使掩埋接触件的电阻相对地减小，因此，可以增强装置的电特性。
参照图22和图23，在本发明构思的实施例中，接触件CNT可以包括半导体图案CSP、金属接触件MCT以及置于半导体图案CSP与金属接触件MCT之间的界面层OCL。半导体图案CSP可以设置在第二接触孔CNH2中，并且可以与第二源极/漏极区SD2直接接触。例如，半导体图案CSP可以与第二源极/漏极区SD2的凹陷的顶表面RTS接触。在本发明构思的实施例中，半导体图案CSP的顶表面可以比基底100的顶表面(即，有源图案ACT的顶表面)低。在本发明构思的实施例中，半导体图案CSP的顶表面可以比基底100的顶表面高，并且可以比绝缘层IL的顶表面低。半导体图案CSP可以包括掺杂的半导体材料(例如，掺杂的硅(Si)、掺杂的锗(Ge)等)。
界面层OCL可以直接覆盖半导体图案CSP的顶表面。界面层OCL可以在金属接触件MCT与半导体图案CSP之间形成欧姆接触。例如，在本发明构思的实施例中，界面层OCL可以包括石墨烯或磷烯。例如，界面层OCL可以包括金属半导体化合物。界面层OCL可以具有大于0nm且小于大约200nm的厚度。例如，界面层OCL可以具有在大约1nm至大约5nm的范围内的厚度。
金属接触件MCT可以包括第一金属图案BOP和第二金属图案BAP，第二金属图案BAP围绕第一金属图案BOP的表面。金属接触件MCT可以包括上部UPP和垫部PAP，上部UPP沿第四方向D4从界面层OCL延伸，垫部PAP在上部UPP上。数据存储元件DS可以设置在垫部PAP上。
根据本发明构思的半导体存储器装置，金属接触件可以通过使用能够形成欧姆接触的界面层来直接连接到有源图案。因此，可以实现或形成具有相对低的电阻的接触件。可以减小接触件的电阻，因此，可以增强装置的电特性。因为接触件具有相对低的电阻，所以可以减小接触件的尺寸，因此，可以使装置高度地集成。
尽管已经参照示例实施例描述了本发明构思，但对本领域技术人员将清楚的是，在不脱离本发明构思的精神和范围的情况下，可以做出各种改变和修改。因此，应理解的是，以上实施例不是限制性的，而是说明性的。因此，本发明构思的范围将由权利要求和它们的等同物的最宽可允许解释确定，并且不应受前述描述的约束或限制。

Claims (19)

1.一种半导体存储器装置，其特征在于，所述半导体存储装置包括：
基底，具有第一有源图案，第一有源图案包括第一源极/漏极区和第二源极/漏极区；
栅电极，与第一有源图案相交并且沿第一方向延伸；
位线，与第一有源图案相交并且沿与第一方向交叉的第二方向延伸，位线电连接到第一源极/漏极区；
间隔件，设置在位线的侧壁上；
接触件，电连接到第二源极/漏极区，接触件与位线间隔开，间隔件置于接触件与位线之间；
界面层，设置在第二源极/漏极区与接触件之间，界面层在第二源极/漏极区与接触件之间形成欧姆接触；以及
数据存储元件，设置在接触件上，
其中，与界面层接触的接触件的底部比基底的顶表面低，并且
其中，接触件包括：第一金属图案；以及第二金属图案，设置在第一金属图案与界面层之间，其中，第一金属图案由金属形成，并且第二金属图案由导电金属氮化物形成；
或者，接触件由单个金属图案形成。
2.根据权利要求1所述的半导体存储器装置，其特征在于，第一金属图案的底部比基底的所述顶表面低。
3.根据权利要求1所述的半导体存储器装置，其特征在于，界面层由石墨烯或磷烯形成，并且
其中，界面层的厚度在1nm至5nm的范围内。
4.根据权利要求1所述的半导体存储器装置，其特征在于，接触件包括：
下部，位于比基底的所述顶表面低的水平处；
上部，设置在所述下部上并且沿着间隔件竖直地延伸；以及
垫部，设置在所述上部上，并且数据存储元件设置在所述垫部上。
5.根据权利要求1所述的半导体存储器装置，其特征在于，所述半导体存储器装置还包括：
器件隔离层，填充限定第一有源图案的第一沟槽，
其中，第一有源图案和器件隔离层凹陷以限定接触孔，并且
其中，接触件的下部以及界面层设置在接触孔中。
6.根据权利要求5所述的半导体存储器装置，其特征在于，基底还具有第二有源图案，
其中，第一有源图案和第二有源图案中的每个沿第三方向具有长轴，第三方向与第一方向和第二方向交叉，
其中，第一有源图案和第二有源图案沿第三方向彼此相邻，
其中，器件隔离层填充位于第一有源图案与第二有源图案之间的第二沟槽，并且
其中，第二沟槽比第一沟槽深。
7.根据权利要求1所述的半导体存储器装置，其特征在于，所述半导体存储器装置还包括：
导电图案，设置在位线下方，
其中，导电图案连接到第一有源图案的第一源极/漏极区，并且
其中，导电图案的与第一源极/漏极区接触的底表面比接触件的所述底部低。
8.根据权利要求1所述的半导体存储器装置，其特征在于，数据存储元件包括：
第一电极，设置在接触件的垫部上；
第二电极，设置在第一电极上；以及
介电层，设置在第一电极与第二电极之间。
9.根据权利要求1所述的半导体存储器装置，其特征在于，所述半导体存储器装置还包括：
掩模图案，设置在位线上，
其中，界面层沿着间隔件从第二源极/漏极区竖直地延伸，以覆盖掩模图案的顶表面的至少一部分。
10.一种半导体存储器装置，其特征在于，所述半导体存储器装置包括：
基底，具有有源图案，有源图案包括第一源极/漏极区和第二源极/漏极区；
栅电极，与有源图案相交并且沿第一方向延伸；
线结构，与有源图案相交并且沿与第一方向交叉的第二方向延伸，线结构包括电连接到第一源极/漏极区的位线；
间隔件，设置在线结构的侧壁上；
金属接触件，电连接到第二源极/漏极区，金属接触件与位线间隔开，间隔件置于金属接触件与位线之间；
界面层，设置在第二源极/漏极区与金属接触件之间；以及
数据存储元件，设置在金属接触件上，
其中，界面层由石墨烯或磷烯形成。
11.根据权利要求10所述的半导体存储器装置，其特征在于，第二源极/漏极区具有凹陷为比基底的顶表面低的顶表面，并且
其中，界面层覆盖第二源极/漏极区的凹陷的顶表面。
12.根据权利要求10所述的半导体存储器装置，其特征在于，所述半导体存储器装置还包括：
半导体图案，设置在第二源极/漏极区与界面层之间，
其中，第二源极/漏极区具有凹陷为比基底的顶表面低的顶表面，并且
其中，半导体图案与第二源极/漏极区的凹陷的顶表面接触。
13.根据权利要求10所述的半导体存储器装置，其特征在于，线结构还包括位于位线上的掩模图案，并且
其中，界面层沿着间隔件从第二源极/漏极区竖直地延伸，以覆盖掩模图案的顶表面的至少一部分。
14.根据权利要求10所述的半导体存储器装置，其特征在于，金属接触件包括：
下部，位于比基底的顶表面低的水平处；
上部，设置在所述下部上并且沿着间隔件竖直地延伸；以及
垫部，设置在所述上部上，并且数据存储元件设置在所述垫部上。
15.一种半导体存储器装置，其特征在于，所述半导体存储器装置包括：
基底，具有沿第一方向具备长轴的有源图案，有源图案包括第一源极/漏极区以及沿第一方向彼此间隔开的一对第二源极/漏极区，第一源极/漏极区置于所述一对第二源极/漏极区之间；
器件隔离层，填充设置在基底中以限定有源图案的第一沟槽；
一对栅电极，与有源图案相交并且沿与第一方向交叉的第二方向延伸，所述一对栅电极中的每个栅电极设置在位于第一源极/漏极区与第二源极/漏极区之间的第二沟槽中，所述一对栅电极中的每个栅电极具有比有源图案的顶表面低的顶表面；
栅极介电层，设置在有源图案与所述一对栅电极中的每个栅电极之间；
栅极覆盖层，设置在所述一对栅电极中的每个栅电极上以填充第二沟槽；
绝缘层，设置在基底上；
线结构，在绝缘层上与有源图案相交并且沿第三方向延伸，第三方向与第一方向和第二方向交叉，线结构包括：导电图案，穿透绝缘层以连接到第一源极/漏极区；位线，设置在导电图案上；以及阻挡图案，设置在位线与导电图案之间；
一对间隔件，分别设置在线结构的两个侧壁上；
一对金属接触件，分别电连接到所述一对第二源极/漏极区，分别与所述一对间隔件接触，并且通过所述一对间隔件与线结构间隔开；
一对界面层，分别设置在所述一对第二源极/漏极区与所述一对金属接触件之间；
第一电极，分别设置在所述一对金属接触件上；
第二电极，位于第一电极上；以及
介电层，设置在第二电极与第一电极之间，
其中，所述一对第二源极/漏极区中的每个第二源极/漏极区具有比基底的顶表面低的凹陷的顶表面，
其中，所述一对界面层中的每个界面层覆盖所述凹陷的顶表面，并且
其中，所述一对界面层中的每个界面层分别在所述一对第二源极/漏极区中的每个第二源极/漏极区与所述一对金属接触件中的每个金属接触件之间形成欧姆接触。
16.根据权利要求15所述的半导体存储器装置，其特征在于，导电图案的与第一源极/漏极区接触的底表面比所述一对金属接触件中的每个金属接触件的底部低。
17.根据权利要求15所述的半导体存储器装置，其特征在于，线结构还包括位于位线上的掩模图案，并且
其中，所述一对界面层中的每个界面层分别沿着所述一对间隔件中的每个间隔件从所述凹陷的顶表面竖直地延伸，以覆盖掩模图案的顶表面的至少一部分。
18.根据权利要求15所述的半导体存储器装置，其特征在于，所述一对界面层中的每个界面层由石墨烯或磷烯形成。
19.根据权利要求15所述的半导体存储器装置，其特征在于，所述一对金属接触件中的每个金属接触件包括：
下部，位于比基底的所述顶表面低的水平处；
上部，设置在所述下部上并且沿着所述一对间隔件中的一个间隔件竖直地延伸；以及
垫部，设置在所述上部上，并且所述第一电极中的一个第一电极设置在所述垫部上。
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